JP2000163141A - 降圧電源回路 - Google Patents
降圧電源回路Info
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Abstract
(57)【要約】
【課題】 電池駆動システムにおけるスタンバイ時の消
費電流を低減する。 【解決手段】 外部電源で動作し、外部電源電圧を内部
電源電圧に降圧するレギュレータ回路を含む降圧電源回
路において、外部電源と内部電源ラインとの間に簡易降
圧回路７を付加して、システムクロック停止時にＳＴＯ
Ｐ信号によりレギュレータ回路を停止させ、簡易降圧回
路７により外部電源電圧を内部電源電圧に降圧させる。
簡易降圧回路７は、システムクロック停止時にオンする
トランジスタと、ダイオード接続された複数のトランジ
スタとを直列接続して構成される。
費電流を低減する。 【解決手段】 外部電源で動作し、外部電源電圧を内部
電源電圧に降圧するレギュレータ回路を含む降圧電源回
路において、外部電源と内部電源ラインとの間に簡易降
圧回路７を付加して、システムクロック停止時にＳＴＯ
Ｐ信号によりレギュレータ回路を停止させ、簡易降圧回
路７により外部電源電圧を内部電源電圧に降圧させる。
簡易降圧回路７は、システムクロック停止時にオンする
トランジスタと、ダイオード接続された複数のトランジ
スタとを直列接続して構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、システム待機時
の消費電流を低減する降圧電源回路に関する。
の消費電流を低減する降圧電源回路に関する。
【０００２】
【従来の技術】携帯電話機等の電池駆動システムでは低
消費電流化が求められている。そのためマイコン等の半
導体装置を搭載した携帯電話機等では、一度の充電で長
時間使えるようにするために、スタンバイ時（システム
待機時）には、システムクロックを停止して消費電流を
抑えること等が通常行われている。
消費電流化が求められている。そのためマイコン等の半
導体装置を搭載した携帯電話機等では、一度の充電で長
時間使えるようにするために、スタンバイ時（システム
待機時）には、システムクロックを停止して消費電流を
抑えること等が通常行われている。
【０００３】しかし、システムクロックが停止するスタ
ンバイ時においても、メモリやレジスタ等のデータを保
持する必要があり、そのため、メモリやレジスタ等に電
流を供給する電源回路を停止することができない。
ンバイ時においても、メモリやレジスタ等のデータを保
持する必要があり、そのため、メモリやレジスタ等に電
流を供給する電源回路を停止することができない。
【０００４】もし、電源回路の動作を停止して、内部回
路に電圧を供給しないようにすると、メモリやレジスタ
に記憶した内容が消失してしまい、半導体装置が再び動
作状態に復帰したとき、正常に動作しなかったり、ＳＴ
ＯＰモードに入る前の状態を何らかの方法で再設定させ
なければならない。このため、ＳＴＯＰモード時でも内
部回路には常時電圧を供給しなければならない。
路に電圧を供給しないようにすると、メモリやレジスタ
に記憶した内容が消失してしまい、半導体装置が再び動
作状態に復帰したとき、正常に動作しなかったり、ＳＴ
ＯＰモードに入る前の状態を何らかの方法で再設定させ
なければならない。このため、ＳＴＯＰモード時でも内
部回路には常時電圧を供給しなければならない。
【０００５】また、メモリやマイクロコンピュータなど
の半導体装置は、年々動作速度の向上や価格低減が求め
られており、半導体装置を構成するトランジスタのサイ
ズは微細化されてきている。トランジスタが微細化され
るに伴い、トランジスタの耐圧は低下してきている。こ
のため、半導体装置は、内部にレギュレータ回路からな
る降圧電源回路を備え、外部から供給される電源電圧を
内部で降圧して内部回路に供給するようにしている。
の半導体装置は、年々動作速度の向上や価格低減が求め
られており、半導体装置を構成するトランジスタのサイ
ズは微細化されてきている。トランジスタが微細化され
るに伴い、トランジスタの耐圧は低下してきている。こ
のため、半導体装置は、内部にレギュレータ回路からな
る降圧電源回路を備え、外部から供給される電源電圧を
内部で降圧して内部回路に供給するようにしている。
【０００６】図７は、半導体装置に用いられる従来の降
圧電源回路であるレギュレータ回路の構成の一例を示す
回路図であり、外部電源電圧（５Ｖ）を定電圧の内部電
源電圧（３Ｖ）に降圧して内部回路１４等に電流を供給
している。図７に示すレギュレータ回路２００は、基準
電圧を発生するリファレンス回路１１と、基準電圧を基
に内部電源電圧を発生するオペアンプ回路１２および帰
還抵抗Ｒ１３，Ｒ１４により構成されている。
圧電源回路であるレギュレータ回路の構成の一例を示す
回路図であり、外部電源電圧（５Ｖ）を定電圧の内部電
源電圧（３Ｖ）に降圧して内部回路１４等に電流を供給
している。図７に示すレギュレータ回路２００は、基準
電圧を発生するリファレンス回路１１と、基準電圧を基
に内部電源電圧を発生するオペアンプ回路１２および帰
還抵抗Ｒ１３，Ｒ１４により構成されている。
【０００７】オペアンプ回路１２は、その出力である内
部電源電圧ＶOUT を帰還抵抗Ｒ１３，Ｒ１４で分圧した
電圧と、基準電圧ＶBGR とを比較して、これらが等しく
なるように制御する。このため、内部電源電圧ＶOUT は
次式で表される。
部電源電圧ＶOUT を帰還抵抗Ｒ１３，Ｒ１４で分圧した
電圧と、基準電圧ＶBGR とを比較して、これらが等しく
なるように制御する。このため、内部電源電圧ＶOUT は
次式で表される。
【０００８】ＶOUT ＝（１＋Ｒ１３／Ｒ１４）×ＶBGR 内部電源電圧ＶOUT は、内部回路１４やシステムクロッ
ク回路１３等に供給される。システムクロック回路１３
は、システムクロックを生成して、内部回路１４などの
回路にクロックを供給する。内部回路１４は、このシス
テムクロックをもとに所望の動作を実行する。また、内
部回路１４は、システム利用者等から所望の処理要求が
しばらくないと、自ら待機状態になるとともに、ＳＴＯ
Ｐ信号をシステムクロック回路１３に出力して、クロッ
クの生成を停止させる。その後、内部回路１４は、シス
テム利用者等から所望の処理要求を受け付けると、ＳＴ
ＯＰ信号を解除し、システムクロック回路１３のクロッ
ク生成を再開させ、動作状態に復帰する。
ク回路１３等に供給される。システムクロック回路１３
は、システムクロックを生成して、内部回路１４などの
回路にクロックを供給する。内部回路１４は、このシス
テムクロックをもとに所望の動作を実行する。また、内
部回路１４は、システム利用者等から所望の処理要求が
しばらくないと、自ら待機状態になるとともに、ＳＴＯ
Ｐ信号をシステムクロック回路１３に出力して、クロッ
クの生成を停止させる。その後、内部回路１４は、シス
テム利用者等から所望の処理要求を受け付けると、ＳＴ
ＯＰ信号を解除し、システムクロック回路１３のクロッ
ク生成を再開させ、動作状態に復帰する。
【０００９】このように、システム待機中はシステムク
ロックを停止させるようにするので、内部回路１４とシ
ステムクロック回路１３で消費される電力を低減でき
る。
ロックを停止させるようにするので、内部回路１４とシ
ステムクロック回路１３で消費される電力を低減でき
る。
【００１０】図８は、図７に示す従来のレギュレータ回
路に用いられるリファレンス回路の一例を示す回路図で
ある。図８に示すリファレンス回路１１は、外部電源と
接地電位ＧＮＤとの間に、Ｐチャネル型ＭＯＳトランジ
スタ（以下、ＰＭＯＳトランジスタという）Ｑ１と、ド
レイン・ゲート間が接続されたＮチャネル型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳトランジスタという）Ｑ８
と、ＮＭＯＳトランジスタＱ８側をアノードとするダイ
オードＤ１１が直列に接続されて電流パスが形成されて
おり、外部電源と接地電位ＧＮＤとの間に、ドレイン・
ゲート間が接続されたＰＭＯＳトランジスタＱ２とＮＭ
ＯＳトランジスタＱ９と抵抗Ｒ１１と抵抗Ｒ１１側をア
ノードとするダイオードＤ１２が直列に接続されて電流
パス形成されており、さらに外部電源と接地電位ＧＮＤ
との間に、ＰＭＯＳトランジスタＱ３と抵抗Ｒ１２と抵
抗Ｒ１２側をアノードとするダイオードＤ１３が直列に
接続されて電流パスが形成されている。
路に用いられるリファレンス回路の一例を示す回路図で
ある。図８に示すリファレンス回路１１は、外部電源と
接地電位ＧＮＤとの間に、Ｐチャネル型ＭＯＳトランジ
スタ（以下、ＰＭＯＳトランジスタという）Ｑ１と、ド
レイン・ゲート間が接続されたＮチャネル型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳトランジスタという）Ｑ８
と、ＮＭＯＳトランジスタＱ８側をアノードとするダイ
オードＤ１１が直列に接続されて電流パスが形成されて
おり、外部電源と接地電位ＧＮＤとの間に、ドレイン・
ゲート間が接続されたＰＭＯＳトランジスタＱ２とＮＭ
ＯＳトランジスタＱ９と抵抗Ｒ１１と抵抗Ｒ１１側をア
ノードとするダイオードＤ１２が直列に接続されて電流
パス形成されており、さらに外部電源と接地電位ＧＮＤ
との間に、ＰＭＯＳトランジスタＱ３と抵抗Ｒ１２と抵
抗Ｒ１２側をアノードとするダイオードＤ１３が直列に
接続されて電流パスが形成されている。
【００１１】また、ＰＭＯＳトランジスタＱ１，Ｑ２，
Ｑ３のゲートがＱ２のドレインに共通接続され、カレン
トミラー回路を構成している。ＮＭＯＳトランジスタＱ
８，Ｑ９のゲートがＱ８のドレインに共通接続され、Ｐ
ＭＯＳトランジスタＱ３のドレインが出力端子ＲOUT に
接続され、この端子ＲOUT から基準電圧ＶBGR を発生す
る。
Ｑ３のゲートがＱ２のドレインに共通接続され、カレン
トミラー回路を構成している。ＮＭＯＳトランジスタＱ
８，Ｑ９のゲートがＱ８のドレインに共通接続され、Ｐ
ＭＯＳトランジスタＱ３のドレインが出力端子ＲOUT に
接続され、この端子ＲOUT から基準電圧ＶBGR を発生す
る。
【００１２】上述したように、外部電源と接地電位ＧＮ
Ｄとの間に電流パス（ＤＣパス）が形成されており、電
流パスを流れる電流を求めと、例えば、ダイオードのサ
イズ比をＤ１１：Ｄ１２：Ｄ１３＝１：ｎ１：ｎ２とす
る。ＰＭＯＳトランジスタＱ１，Ｑ２，Ｑ３をそれぞれ
同じサイズとすると、Ｉ0 ＝Ｉ 1 ＝Ｉ2 となり、ダイオ
ードＤ１１の順方向電圧をＶD11 、ダイオードＤ１２の
順方向電圧をＶD12 とすると、 ＶD11 ＝Ｒ１１・Ｉ1 ＋ＶD12 ＶD11 ＝（ｋＴ／ｑ）ｌｎ（Ｉ0 ／Ｉs0 ） ＶD12 ＝（ｋＴ／ｑ）ｌｎ（Ｉ0 ／ｎ１・Ｉs0 ） ｑ：電子の電荷量，ｋ：ボルツマン定数，Ｔ：絶対温
度，Ｉs0：ダイオードＤ１１の飽和電流 したがって、 Ｉ1 ＝（１／Ｒ１１）・（ｋＴ／ｑ）ｌｎ（ｎ１） ｎ１を２４、Ｒ１１を１１７ｋΩとすると、 Ｉ1 ＝７００ｎＡ＝Ｉ0 ＝Ｉ2 となり、リファレンス回路１１には、７００ｎＡ×３＝
２．１μＡの電流が流れることになる。
Ｄとの間に電流パス（ＤＣパス）が形成されており、電
流パスを流れる電流を求めと、例えば、ダイオードのサ
イズ比をＤ１１：Ｄ１２：Ｄ１３＝１：ｎ１：ｎ２とす
る。ＰＭＯＳトランジスタＱ１，Ｑ２，Ｑ３をそれぞれ
同じサイズとすると、Ｉ0 ＝Ｉ 1 ＝Ｉ2 となり、ダイオ
ードＤ１１の順方向電圧をＶD11 、ダイオードＤ１２の
順方向電圧をＶD12 とすると、 ＶD11 ＝Ｒ１１・Ｉ1 ＋ＶD12 ＶD11 ＝（ｋＴ／ｑ）ｌｎ（Ｉ0 ／Ｉs0 ） ＶD12 ＝（ｋＴ／ｑ）ｌｎ（Ｉ0 ／ｎ１・Ｉs0 ） ｑ：電子の電荷量，ｋ：ボルツマン定数，Ｔ：絶対温
度，Ｉs0：ダイオードＤ１１の飽和電流 したがって、 Ｉ1 ＝（１／Ｒ１１）・（ｋＴ／ｑ）ｌｎ（ｎ１） ｎ１を２４、Ｒ１１を１１７ｋΩとすると、 Ｉ1 ＝７００ｎＡ＝Ｉ0 ＝Ｉ2 となり、リファレンス回路１１には、７００ｎＡ×３＝
２．１μＡの電流が流れることになる。
【００１３】また、抵抗Ｒ１２を１．１４ＭΩとする
と、基準電圧ＶBGR は次式で表される。
と、基準電圧ＶBGR は次式で表される。
【００１４】 ＶBGR ＝ Ｉ2 ×Ｒ１２＋ＶD13 ＝ ０．７μＡ×１．１４ＭΩ＋０．７Ｖ ＝１．５Ｖ このように、リファレンス回路１１は、抵抗Ｒ１１，Ｒ
１２やダイオードＤ１１，Ｄ１２，Ｄ１３を最適に設定
することで、外部電源の電圧や周囲温度の変動に依存せ
ず安定した基準電圧ＶBGR を出力することができる。し
かし、この基準電圧ＶBGR を得るためには、絶えず所定
の電流３Ｉ1 を流し続けなければならず、一定の電力が
定常的に消費され続けることになる。
１２やダイオードＤ１１，Ｄ１２，Ｄ１３を最適に設定
することで、外部電源の電圧や周囲温度の変動に依存せ
ず安定した基準電圧ＶBGR を出力することができる。し
かし、この基準電圧ＶBGR を得るためには、絶えず所定
の電流３Ｉ1 を流し続けなければならず、一定の電力が
定常的に消費され続けることになる。
【００１５】図９は、帰還抵抗Ｒ１３，Ｒ１４を含めた
オペアンプ回路の一例を示す回路図である。図９に示す
オペアンプ回路１２は、外部電源と接地電位ＧＮＤとの
間に、ゲートが接地されたＰＭＯＳトランジスタＱ４と
ドレイン・ゲート間が接続されたＮＭＯＳトランジスタ
Ｑ１０が直列に接続されて電流パスが形成されており、
外部電源とＮＭＯＳトランジスタＱ１１のドレインとの
間にドレイン・ゲート間が接続されたＰＭＯＳトランジ
スタＱ５が接続され、外部電源とＮＭＯＳトランジスタ
Ｑ１２のドレインとの間にＰＭＯＳトランジスタＱ６が
接続され、差動対ＮＭＯＳトランジスタＱ１１，Ｑ１２
のソースと接地電位ＧＮＤとの間にＮＭＯＳトランジス
タＱ１３が接続されて電流パスが形成されており、ま
た、外部電源と接地電位ＧＮＤとの間に、ＰＭＯＳトラ
ンジスタＱ７とＮＭＯＳトランジスタＱ１４が直列に接
続されて電流パスが形成されており、さらに、外部電源
と接地電位ＧＮＤとの間に、ＮＭＯＳトランジスタＱ１
５と帰還抵抗Ｒ１３，Ｒ１４が直列に接続されて電流パ
スが形成されている。
オペアンプ回路の一例を示す回路図である。図９に示す
オペアンプ回路１２は、外部電源と接地電位ＧＮＤとの
間に、ゲートが接地されたＰＭＯＳトランジスタＱ４と
ドレイン・ゲート間が接続されたＮＭＯＳトランジスタ
Ｑ１０が直列に接続されて電流パスが形成されており、
外部電源とＮＭＯＳトランジスタＱ１１のドレインとの
間にドレイン・ゲート間が接続されたＰＭＯＳトランジ
スタＱ５が接続され、外部電源とＮＭＯＳトランジスタ
Ｑ１２のドレインとの間にＰＭＯＳトランジスタＱ６が
接続され、差動対ＮＭＯＳトランジスタＱ１１，Ｑ１２
のソースと接地電位ＧＮＤとの間にＮＭＯＳトランジス
タＱ１３が接続されて電流パスが形成されており、ま
た、外部電源と接地電位ＧＮＤとの間に、ＰＭＯＳトラ
ンジスタＱ７とＮＭＯＳトランジスタＱ１４が直列に接
続されて電流パスが形成されており、さらに、外部電源
と接地電位ＧＮＤとの間に、ＮＭＯＳトランジスタＱ１
５と帰還抵抗Ｒ１３，Ｒ１４が直列に接続されて電流パ
スが形成されている。
【００１６】ＰＭＯＳトランジスタＱ５，Ｑ６のゲート
が共通接続されており、ＮＭＯＳトランジスタＱ１０，
Ｑ１３，Ｑ１４のゲートが共通接続されている。さら
に、ＰＭＯＳトランジスタＱ７のゲートはＮＭＯＳトラ
ンジスタＱ１２のドレインに接続され、ＮＭＯＳトラン
ジスタＱ１５のゲートはＰＭＯＳトランジスタＱ７のド
レインに接続されている。ＮＭＯＳトランジスタＱ１１
のゲートは帰還抵抗Ｒ１３，Ｒ１４の接続点に接続さ
れ、ＮＭＯＳトランジスタＱ１２のゲートにはリファレ
ンス回路１１から基準電圧ＶBGR が供給されており、Ｎ
ＭＯＳトランジスタＱ１５のソースから内部電源電圧Ｖ
OUT を発生する。
が共通接続されており、ＮＭＯＳトランジスタＱ１０，
Ｑ１３，Ｑ１４のゲートが共通接続されている。さら
に、ＰＭＯＳトランジスタＱ７のゲートはＮＭＯＳトラ
ンジスタＱ１２のドレインに接続され、ＮＭＯＳトラン
ジスタＱ１５のゲートはＰＭＯＳトランジスタＱ７のド
レインに接続されている。ＮＭＯＳトランジスタＱ１１
のゲートは帰還抵抗Ｒ１３，Ｒ１４の接続点に接続さ
れ、ＮＭＯＳトランジスタＱ１２のゲートにはリファレ
ンス回路１１から基準電圧ＶBGR が供給されており、Ｎ
ＭＯＳトランジスタＱ１５のソースから内部電源電圧Ｖ
OUT を発生する。
【００１７】次に、図９に示すオペアンプ回路の動作を
説明する。
説明する。
【００１８】トランジスタＱ１３，Ｑ１４は定電流回路
を構成しており、トランジスタＱ１０に流れる電流に比
例した電流が流れる。
を構成しており、トランジスタＱ１０に流れる電流に比
例した電流が流れる。
【００１９】上述のように、外部電源と接地電位ＧＮＤ
との間に電流パス（ＤＣパス）が形成された回路構成と
なっており、電流パスを流れる電流を求めると、例え
ば、定電流源であるＰＭＯＳトランジスタＱ４のゲート
幅、ゲート長を調整してＩ3 ＝５μＡとなるようにし
て、ＮＭＯＳトランジスタＱ１０，Ｑ１３，Ｑ１４のサ
イズをそれぞれ同一とすると、Ｉ3 ＝Ｉ4 ＝Ｉ5 ＝５μ
Ａとなる。
との間に電流パス（ＤＣパス）が形成された回路構成と
なっており、電流パスを流れる電流を求めると、例え
ば、定電流源であるＰＭＯＳトランジスタＱ４のゲート
幅、ゲート長を調整してＩ3 ＝５μＡとなるようにし
て、ＮＭＯＳトランジスタＱ１０，Ｑ１３，Ｑ１４のサ
イズをそれぞれ同一とすると、Ｉ3 ＝Ｉ4 ＝Ｉ5 ＝５μ
Ａとなる。
【００２０】また、トランジスタＱ５，Ｑ６は差動対Ｎ
ＭＯＳトランジスタＱ１１，Ｑ１２の負荷を構成し、負
荷に発生した電圧をトランジスタＱ７，Ｑ１５でバッフ
ァ増幅して、所望の内部電源電圧を出力する。
ＭＯＳトランジスタＱ１１，Ｑ１２の負荷を構成し、負
荷に発生した電圧をトランジスタＱ７，Ｑ１５でバッフ
ァ増幅して、所望の内部電源電圧を出力する。
【００２１】オペアンプ回路１２は、その出力である内
部電源電圧ＶOUT を帰還抵抗Ｒ１３，Ｒ１４で分圧した
電圧と、基準電圧VBGRとを比較して、これらが等しくな
るように制御する。帰還抵抗Ｒ１３＝Ｒ１４＝０．５Ｍ
Ωとすると、内部電源電圧Ｖ OUT は次式で表される。
部電源電圧ＶOUT を帰還抵抗Ｒ１３，Ｒ１４で分圧した
電圧と、基準電圧VBGRとを比較して、これらが等しくな
るように制御する。帰還抵抗Ｒ１３＝Ｒ１４＝０．５Ｍ
Ωとすると、内部電源電圧Ｖ OUT は次式で表される。
【００２２】 ＶOUT ＝（１＋Ｒ１３／Ｒ１４）×ＶBGR ＝（１＋１／１）×１．５ ＝ ３Ｖ また、内部電源電圧ＶOUT ＝３Ｖ、Ｒ１３＋Ｒ１４＝１
ＭΩであるので、Ｉ6＝３μＡとなり、オペアンプ回路
１２には、合計約１８μＡの電流が流れることになる。
ＭΩであるので、Ｉ6＝３μＡとなり、オペアンプ回路
１２には、合計約１８μＡの電流が流れることになる。
【００２３】すなわち、従来のレギュレータ回路２００
は、システムクロックが停止するスタンバイ時において
も、メモリやレジスタ等のデータを保持するため停止す
ることができないため、外部電源と接地電位ＧＮＤとの
間に形成された電流パス（ＤＣパス）を介して合計で約
数１０μＡ〜１００μＡの電流を消費している。
は、システムクロックが停止するスタンバイ時において
も、メモリやレジスタ等のデータを保持するため停止す
ることができないため、外部電源と接地電位ＧＮＤとの
間に形成された電流パス（ＤＣパス）を介して合計で約
数１０μＡ〜１００μＡの電流を消費している。
【００２４】
【発明が解決しようとする課題】上述したように、従来
のレギュレータ回路では、外部電源と接地電位ＧＮＤと
の間に電流パス（ＤＣパス）が形成されており、そのた
め、システムクロックが停止する（ＳＴＯＰ）モード時
においてもレギュレータ回路自身に約数１０μＡ〜１０
０μＡの電流が流れている。一方、スタンバイ時に内部
回路１４やシステムクロック回路１３などを構成するＮ
ＭＯＳまたはＰＭＯＳトランジスタに流れるチャネルリ
ーク電流やジャンクションリーク電流（以下、リーク電
流という）は、約１〜３μＡである。
のレギュレータ回路では、外部電源と接地電位ＧＮＤと
の間に電流パス（ＤＣパス）が形成されており、そのた
め、システムクロックが停止する（ＳＴＯＰ）モード時
においてもレギュレータ回路自身に約数１０μＡ〜１０
０μＡの電流が流れている。一方、スタンバイ時に内部
回路１４やシステムクロック回路１３などを構成するＮ
ＭＯＳまたはＰＭＯＳトランジスタに流れるチャネルリ
ーク電流やジャンクションリーク電流（以下、リーク電
流という）は、約１〜３μＡである。
【００２５】近年、トランジスタが微細化するととも
に、トランジスタの製造技術が向上したので、上述のリ
ーク電流は極めて小さく抑えることができるようになっ
た。内部回路１４やシステムクロック回路１３がスタン
バイ状態になると、出力電流ｉ OUT はゼロになるが、内
部回路１４やシステムクロック回路以外に流れる電流、
例えば、降圧電源回路２００内でＧＮＤに流れる電流Ｉ
0 〜Ｉ6 （以下、浪費電流という）はゼロにすることが
できない。この浪費電流は、降圧電源回路２００の特性
を維持するため必要不可欠な電流であり、従来より小さ
くなりつつあるものの、リーク電流の減少に比べて大き
く、上述のように近年では、この浪費電流は、リーク電
流に比べてかなり大きくなってきた。
に、トランジスタの製造技術が向上したので、上述のリ
ーク電流は極めて小さく抑えることができるようになっ
た。内部回路１４やシステムクロック回路１３がスタン
バイ状態になると、出力電流ｉ OUT はゼロになるが、内
部回路１４やシステムクロック回路以外に流れる電流、
例えば、降圧電源回路２００内でＧＮＤに流れる電流Ｉ
0 〜Ｉ6 （以下、浪費電流という）はゼロにすることが
できない。この浪費電流は、降圧電源回路２００の特性
を維持するため必要不可欠な電流であり、従来より小さ
くなりつつあるものの、リーク電流の減少に比べて大き
く、上述のように近年では、この浪費電流は、リーク電
流に比べてかなり大きくなってきた。
【００２６】電池駆動システムでは、この浪費電流を如
何に少なくして、電池の寿命を長くするかが大きな問題
となっている。
何に少なくして、電池の寿命を長くするかが大きな問題
となっている。
【００２７】この発明の目的は、システムクロック停止
時の消費電流を低減する降圧電源回路を提供することに
ある。
時の消費電流を低減する降圧電源回路を提供することに
ある。
【００２８】
【課題を解決するための手段】この発明は、外部電源で
動作し、外部電源電圧を内部電源電圧に降圧するレギュ
レータ回路を含む降圧電源回路において、外部電源と内
部電源との間に簡易降圧回路を付加して、システムクロ
ック停止時にレギュレータ回路を停止させ、簡易降圧回
路により外部電源電圧を内部電源電圧に降圧させること
を特徴とする。
動作し、外部電源電圧を内部電源電圧に降圧するレギュ
レータ回路を含む降圧電源回路において、外部電源と内
部電源との間に簡易降圧回路を付加して、システムクロ
ック停止時にレギュレータ回路を停止させ、簡易降圧回
路により外部電源電圧を内部電源電圧に降圧させること
を特徴とする。
【００２９】前記簡易降圧回路は、システム待機時にオ
ンするトランジスタと、１以上のダイオードとを直列に
接続して構成されていることを特徴とする。
ンするトランジスタと、１以上のダイオードとを直列に
接続して構成されていることを特徴とする。
【００３０】また、前記簡易降圧回路は、システム待機
時にオンするトランジスタと、ダイオード接続された１
以上のトランジスタとを直列に接続して構成されている
ことを特徴とする。
時にオンするトランジスタと、ダイオード接続された１
以上のトランジスタとを直列に接続して構成されている
ことを特徴とする。
【００３１】また、前記簡易降圧回路は、１以上のダイ
オードを直列に接続して構成されていることを特徴とす
る。
オードを直列に接続して構成されていることを特徴とす
る。
【００３２】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００３３】図１は、この発明の降圧電源回路の実施の
形態を示す回路図である。図１に示す降圧電源回路１０
０は、外部電源電圧Ｖｄｄ（５Ｖ）を降圧して内部電源
電圧ＶOUT （３Ｖ）とする回路であり、基準電圧ＶBGR
を発生するリファレンス回路１と、基準電圧ＶBGR を基
に内部電源電圧ＶOUT を発生するオペアンプ回路２と、
帰還抵抗Ｒ３，Ｒ４と、ＮＭＯＳトランジスタＮ１２
と、インバータＩＶ２と、簡易降圧回路３とにより構成
されている。リファレンス回路１と、オペアンプ回路２
と、帰還抵抗Ｒ３，Ｒ４は、レギュレータ回路１１０を
構成している。
形態を示す回路図である。図１に示す降圧電源回路１０
０は、外部電源電圧Ｖｄｄ（５Ｖ）を降圧して内部電源
電圧ＶOUT （３Ｖ）とする回路であり、基準電圧ＶBGR
を発生するリファレンス回路１と、基準電圧ＶBGR を基
に内部電源電圧ＶOUT を発生するオペアンプ回路２と、
帰還抵抗Ｒ３，Ｒ４と、ＮＭＯＳトランジスタＮ１２
と、インバータＩＶ２と、簡易降圧回路３とにより構成
されている。リファレンス回路１と、オペアンプ回路２
と、帰還抵抗Ｒ３，Ｒ４は、レギュレータ回路１１０を
構成している。
【００３４】リファレンス回路１は、外部電源と接地電
位ＧＮＤとの間に設けられており、簡易降圧回路３は、
外部電源と内部電源ラインとの間に設けられている。内
部電源ラインと接地電位ＧＮＤとの間には、抵抗Ｒ３と
抵抗Ｒ４とＮＭＯＳトランジスタＮ１２とが直列に接続
されて設けられている。
位ＧＮＤとの間に設けられており、簡易降圧回路３は、
外部電源と内部電源ラインとの間に設けられている。内
部電源ラインと接地電位ＧＮＤとの間には、抵抗Ｒ３と
抵抗Ｒ４とＮＭＯＳトランジスタＮ１２とが直列に接続
されて設けられている。
【００３５】オペアンプ回路２のＶｄｄ端子は、外部電
源に接続され、ＧＮＤ端子は、接地電位ＧＮＤに接続さ
れ、オペアンプ回路２の非反転入力端子＋は、リファレ
ンス回路１のＲOUT 端子に接続され、反転入力端子−
は、直列に接続された抵抗Ｒ３と抵抗Ｒ４の接続点に接
続され、オペアンプ回路２の出力ＯＵＴは内部電源ライ
ンに接続されている。
源に接続され、ＧＮＤ端子は、接地電位ＧＮＤに接続さ
れ、オペアンプ回路２の非反転入力端子＋は、リファレ
ンス回路１のＲOUT 端子に接続され、反転入力端子−
は、直列に接続された抵抗Ｒ３と抵抗Ｒ４の接続点に接
続され、オペアンプ回路２の出力ＯＵＴは内部電源ライ
ンに接続されている。
【００３６】また、オペアンプ回路２は、ＳＴＯＰ端子
を有し、ＳＴＯＰ信号が入力されると、出力端子ＯＵＴ
をフローティング状態にするとともに、オペアンプ回路
２内に流れる浪費電流を抑制するようにする。
を有し、ＳＴＯＰ信号が入力されると、出力端子ＯＵＴ
をフローティング状態にするとともに、オペアンプ回路
２内に流れる浪費電流を抑制するようにする。
【００３７】オペアンプ回路２は、抵抗Ｒ３と抵抗Ｒ４
の接続点から反転入力端子−に入力される内部電源電圧
ＶOUT の分割電圧と、リファレンス回路１から非反転入
力端子＋に入力される基準電圧ＶBGR とが同じになるよ
うに動作し、出力ＯＵＴから内部電源電圧ＶOUT を出力
する。
の接続点から反転入力端子−に入力される内部電源電圧
ＶOUT の分割電圧と、リファレンス回路１から非反転入
力端子＋に入力される基準電圧ＶBGR とが同じになるよ
うに動作し、出力ＯＵＴから内部電源電圧ＶOUT を出力
する。
【００３８】内部電源電圧ＶOUT は次式で表される。
【００３９】ＶOUT ＝（１＋Ｒ３／Ｒ４）×ＶBGR リファレンス回路１は、従来例と同様、出力端子ＲOUT
より基準電圧ＶBGR を出力する。また、リファレンス回
路１は、ＳＴＯＰ端子を有し、ＳＴＯＰ信号が入力され
ると、リファレンス回路１内に流れる浪費電流を抑制す
るようにする。
より基準電圧ＶBGR を出力する。また、リファレンス回
路１は、ＳＴＯＰ端子を有し、ＳＴＯＰ信号が入力され
ると、リファレンス回路１内に流れる浪費電流を抑制す
るようにする。
【００４０】簡易降圧回路３は、ＳＴＯＰバー端子を有
し、ＳＴＯＰ信号が入力されると、内部回路１４やシス
テムクロック回路１３に所定の内部電源電圧を供給す
る。ＳＴＯＰ信号が解除されると、簡易降圧回路３は内
部回路１４やシステムクロック回路１３に内部電源電圧
を供給することを停止する。ここで、簡易降圧回路３は
浪費電流を流すパスを有しておらず、外部電源から簡易
降圧回路３に供給される電流は、簡易降圧回路３から出
力される電流とほぼ等しい。また、簡易降圧回路３が供
給する内部電源電圧は、レギュレータ回路１１０が出力
する内部電源電圧と同じでなくてもよく、メモリやレジ
スタの記憶情報を保持するのに必要な電圧であればよ
い。
し、ＳＴＯＰ信号が入力されると、内部回路１４やシス
テムクロック回路１３に所定の内部電源電圧を供給す
る。ＳＴＯＰ信号が解除されると、簡易降圧回路３は内
部回路１４やシステムクロック回路１３に内部電源電圧
を供給することを停止する。ここで、簡易降圧回路３は
浪費電流を流すパスを有しておらず、外部電源から簡易
降圧回路３に供給される電流は、簡易降圧回路３から出
力される電流とほぼ等しい。また、簡易降圧回路３が供
給する内部電源電圧は、レギュレータ回路１１０が出力
する内部電源電圧と同じでなくてもよく、メモリやレジ
スタの記憶情報を保持するのに必要な電圧であればよ
い。
【００４１】帰還抵抗Ｒ３，Ｒ４は、従来例と同様、出
力端子ＯＵＴより出力される出力電圧ＶOUT を決定す
る。この帰還抵抗Ｒ３，Ｒ４にも浪費電流が流れるが、
この実施の形態では、帰還抵抗Ｒ３，Ｒ４と直列にＮＭ
ＯＳトランジスタＮ１２を接続し、帰還抵抗Ｒ４の一端
をトランジスタＮ１２を介して接地するようにした。ト
ランジスタＮ１２のゲートは、インバータＩＶ２を介し
てＳＴＯＰ信号が供給されているので、通常動作状態で
ＳＴＯＰ信号がローレベルのとき、インバータＩＶ２の
出力がハイレベルになり、トランジスタＮ１２がオンす
る。従って、レギュレータ回路１１０は、出力端子ＯＵ
Ｔより所定の内部電源電圧ＶOUT を出力する。
力端子ＯＵＴより出力される出力電圧ＶOUT を決定す
る。この帰還抵抗Ｒ３，Ｒ４にも浪費電流が流れるが、
この実施の形態では、帰還抵抗Ｒ３，Ｒ４と直列にＮＭ
ＯＳトランジスタＮ１２を接続し、帰還抵抗Ｒ４の一端
をトランジスタＮ１２を介して接地するようにした。ト
ランジスタＮ１２のゲートは、インバータＩＶ２を介し
てＳＴＯＰ信号が供給されているので、通常動作状態で
ＳＴＯＰ信号がローレベルのとき、インバータＩＶ２の
出力がハイレベルになり、トランジスタＮ１２がオンす
る。従って、レギュレータ回路１１０は、出力端子ＯＵ
Ｔより所定の内部電源電圧ＶOUT を出力する。
【００４２】一方、スタンバイ状態でＳＴＯＰ信号がハ
イレベルのとき、インバータＩＶ２の出力がローレベル
になり、トランジスタＮ１２がオフする。従って、帰還
抵抗Ｒ３，Ｒ４を介してＧＮＤに流れる浪費電流をゼロ
に抑えることができる。なお、内部回路１４やシステム
クロック回路１３は従来例と同じである。
イレベルのとき、インバータＩＶ２の出力がローレベル
になり、トランジスタＮ１２がオフする。従って、帰還
抵抗Ｒ３，Ｒ４を介してＧＮＤに流れる浪費電流をゼロ
に抑えることができる。なお、内部回路１４やシステム
クロック回路１３は従来例と同じである。
【００４３】ＳＴＯＰ信号は、内部回路１４または図示
しない外部回路から供給される信号であり、システム利
用者等から内部回路１４に対して所定の時間、所望の処
理要求が入力されなかった場合、内部回路１４等はＳＴ
ＯＰ信号を出力する。ＳＴＯＰ信号が入力されると、シ
ステムクロック回路１３は、クロックの生成を停止する
ので、内部回路１４やシステムクロック回路１３内を構
成する論理回路に流れる貫通電流が流れなくなり、シス
テムの消費電力は低減される。
しない外部回路から供給される信号であり、システム利
用者等から内部回路１４に対して所定の時間、所望の処
理要求が入力されなかった場合、内部回路１４等はＳＴ
ＯＰ信号を出力する。ＳＴＯＰ信号が入力されると、シ
ステムクロック回路１３は、クロックの生成を停止する
ので、内部回路１４やシステムクロック回路１３内を構
成する論理回路に流れる貫通電流が流れなくなり、シス
テムの消費電力は低減される。
【００４４】ＳＴＯＰ信号は、リファレンス回路１およ
びオペアンプ回路２のＳＴＯＰ端子に接続され、また、
インバータＩＶ２を介してＮＭＯＳトランジスタＮ１２
のゲートおよび簡易降圧回路３のＳＴＯＰバー端子に接
続されている。ここで、ＳＴＯＰバー信号は、ＳＴＯＰ
信号の反転信号を表す。
びオペアンプ回路２のＳＴＯＰ端子に接続され、また、
インバータＩＶ２を介してＮＭＯＳトランジスタＮ１２
のゲートおよび簡易降圧回路３のＳＴＯＰバー端子に接
続されている。ここで、ＳＴＯＰバー信号は、ＳＴＯＰ
信号の反転信号を表す。
【００４５】図２は、簡易降圧回路の具体例を示す回路
図である。簡易降圧回路３は、外部電源と内部電源との
間に、ＰＭＯＳトランジスタＰ１０と、ＰＭＯＳトラン
ジスタＰ１０側をアノードとするダイオードＤ４，Ｄ
５，Ｄ６とを直列に接続して構成されている。ＰＭＯＳ
トランジスタＰ１０のゲートにはＳＴＯＰバー信号が入
力される。
図である。簡易降圧回路３は、外部電源と内部電源との
間に、ＰＭＯＳトランジスタＰ１０と、ＰＭＯＳトラン
ジスタＰ１０側をアノードとするダイオードＤ４，Ｄ
５，Ｄ６とを直列に接続して構成されている。ＰＭＯＳ
トランジスタＰ１０のゲートにはＳＴＯＰバー信号が入
力される。
【００４６】次に、この実施の形態の動作について図１
および図２を参照して説明する。
および図２を参照して説明する。
【００４７】マイコン等の半導体装置のシステム運用時
には、リファレンス回路１と、オペアンプ回路２と、帰
還抵抗Ｒ３，Ｒ４とにより構成されるレギュレータ回路
により、外部電源電圧（５Ｖ）を降圧して定電圧の内部
電源電圧（３Ｖ）が半導体措置に供給される。
には、リファレンス回路１と、オペアンプ回路２と、帰
還抵抗Ｒ３，Ｒ４とにより構成されるレギュレータ回路
により、外部電源電圧（５Ｖ）を降圧して定電圧の内部
電源電圧（３Ｖ）が半導体措置に供給される。
【００４８】システムクロックが停止するスタンバイ時
には、ＳＴＯＰ信号をリファレンス回路１とオペアンプ
回路２のＳＴＯＰ端子に与え、インバータＩＶ２を介し
てＳＴＯＰバー信号をＮＭＯＳトランジスタＮ１２のゲ
ートに与えることによりレギュレータ回路を停止させ
る。さらに、ＳＴＯＰバー信号を簡易降圧回路３のＰＭ
ＯＳトランジスタＰ１０のゲートに与えることによっ
て、簡易降圧回路３を駆動させる。簡易降圧回路３のＰ
ＭＯＳトランジスタＰ１０のゲートに与えられるＳＴＯ
Ｐバー信号がローレベルになると、ＰＭＯＳトランジス
タＰ１０がオンとなり、外部電源側から内部電源側に電
流が流れ出す。ダイオードＤ４，Ｄ５，Ｄ６それぞれの
順方向電圧ＶF を０．７Ｖとすると、直列に接続された
３個のダイオードＤ４，Ｄ５，Ｄ６で約２．１Ｖの降圧
電圧を得ることができる。したがって、、簡易降圧回路
３は、システムクロック停止時には、外部電源電圧（５
Ｖ）を内部電源電圧（３Ｖ）に降圧することができる。
には、ＳＴＯＰ信号をリファレンス回路１とオペアンプ
回路２のＳＴＯＰ端子に与え、インバータＩＶ２を介し
てＳＴＯＰバー信号をＮＭＯＳトランジスタＮ１２のゲ
ートに与えることによりレギュレータ回路を停止させ
る。さらに、ＳＴＯＰバー信号を簡易降圧回路３のＰＭ
ＯＳトランジスタＰ１０のゲートに与えることによっ
て、簡易降圧回路３を駆動させる。簡易降圧回路３のＰ
ＭＯＳトランジスタＰ１０のゲートに与えられるＳＴＯ
Ｐバー信号がローレベルになると、ＰＭＯＳトランジス
タＰ１０がオンとなり、外部電源側から内部電源側に電
流が流れ出す。ダイオードＤ４，Ｄ５，Ｄ６それぞれの
順方向電圧ＶF を０．７Ｖとすると、直列に接続された
３個のダイオードＤ４，Ｄ５，Ｄ６で約２．１Ｖの降圧
電圧を得ることができる。したがって、、簡易降圧回路
３は、システムクロック停止時には、外部電源電圧（５
Ｖ）を内部電源電圧（３Ｖ）に降圧することができる。
【００４９】スタンバイ状態が解除され、ＳＴＯＰバー
信号がハイレベルになると、トランジスタＰ１０がオフ
するので、簡易降圧回路３は内部回路１４等へ電流を供
給するのを停止する。
信号がハイレベルになると、トランジスタＰ１０がオフ
するので、簡易降圧回路３は内部回路１４等へ電流を供
給するのを停止する。
【００５０】システム運用時には、マイコン等の内部回
路１４を駆動するため、正確な定電圧駆動が要求される
が、システムクロックの停止時には、メモリやレジスタ
等のデータを保持するだけなので、正確な定電圧を要求
されない。簡易降圧回路３による降下電圧で充分にメモ
リやレジスタ等のデータを保持することが可能である。
路１４を駆動するため、正確な定電圧駆動が要求される
が、システムクロックの停止時には、メモリやレジスタ
等のデータを保持するだけなので、正確な定電圧を要求
されない。簡易降圧回路３による降下電圧で充分にメモ
リやレジスタ等のデータを保持することが可能である。
【００５１】この簡易降圧回路３は、接地電位ＧＮＤへ
の電流パスが形成されていないので、スタンバイ時に電
流を全く浪費することがない。
の電流パスが形成されていないので、スタンバイ時に電
流を全く浪費することがない。
【００５２】次に、簡易降圧回路の他の具体例を図３、
図４に示す。図３における簡易降圧回路３は、外部電源
と接地電位ＧＮＤとの間に、ＰＭＯＳトランジスタＰ１
１と、ダイオード接続されたＰＭＯＳトランジスタＰ１
２〜Ｐ１４を３段直列に接続して構成されており、図２
において３段直列に接続されたダイオードＤ４，Ｄ５，
Ｄ６のそれぞれをダイオード接続されたＰＭＯＳトラン
ジスタに置き換えたものである。ダイオード接続された
ＰＭＯＳトランジスタのしきい値電圧ＶT を０．７Ｖと
すると、３段で約２．１Ｖの降圧電圧を得ることができ
る。
図４に示す。図３における簡易降圧回路３は、外部電源
と接地電位ＧＮＤとの間に、ＰＭＯＳトランジスタＰ１
１と、ダイオード接続されたＰＭＯＳトランジスタＰ１
２〜Ｐ１４を３段直列に接続して構成されており、図２
において３段直列に接続されたダイオードＤ４，Ｄ５，
Ｄ６のそれぞれをダイオード接続されたＰＭＯＳトラン
ジスタに置き換えたものである。ダイオード接続された
ＰＭＯＳトランジスタのしきい値電圧ＶT を０．７Ｖと
すると、３段で約２．１Ｖの降圧電圧を得ることができ
る。
【００５３】図３に示す簡易降圧回路３は、図２の簡易
降圧回路と同様、内部回路１４がスタンバイ状態にな
り、ＳＴＯＰバー信号がローレベルになると、トランジ
スタＰ１０がオンするので、簡易降圧回路３は内部回路
１４等へ電流の供給を開始する。一方、スタンバイ状態
が解除され、ＳＴＯＰバー信号がハイレベルになると、
トランジスタＰ１０がオフするので、簡易降圧回路３は
内部回路１４等へ電流の供給を停止する。
降圧回路と同様、内部回路１４がスタンバイ状態にな
り、ＳＴＯＰバー信号がローレベルになると、トランジ
スタＰ１０がオンするので、簡易降圧回路３は内部回路
１４等へ電流の供給を開始する。一方、スタンバイ状態
が解除され、ＳＴＯＰバー信号がハイレベルになると、
トランジスタＰ１０がオフするので、簡易降圧回路３は
内部回路１４等へ電流の供給を停止する。
【００５４】この簡易降圧回路３は、接地電位ＧＮＤへ
の電流パスが形成されていないので、スタンバイ時に電
流を全く浪費することがない。
の電流パスが形成されていないので、スタンバイ時に電
流を全く浪費することがない。
【００５５】図４は、図２におけるＰＭＯＳトランジス
タＰ１０をダイオードに置き換えて、４段全てをダイオ
ードにしたものである。
タＰ１０をダイオードに置き換えて、４段全てをダイオ
ードにしたものである。
【００５６】図４に示す簡易降圧回路は、ＳＴＯＰ信号
によりレギュレータ回路が停止すると、内部電源電圧が
降下して外部電源と内部電源との間の電位差が、ダイオ
ード４段分の順方向電圧ＶF である２．８Ｖ以上に拡大
することによりダイオードが導通することを利用したも
のであり、ＳＴＯＰ信号を用いることなしに簡易降圧回
路を駆動させることができる。
によりレギュレータ回路が停止すると、内部電源電圧が
降下して外部電源と内部電源との間の電位差が、ダイオ
ード４段分の順方向電圧ＶF である２．８Ｖ以上に拡大
することによりダイオードが導通することを利用したも
のであり、ＳＴＯＰ信号を用いることなしに簡易降圧回
路を駆動させることができる。
【００５７】一方、スタンバイ状態が解除され、ＳＴＯ
Ｐ信号がローレベルになると、内部電源電圧ＶOUT が上
昇し、簡易降圧回路３を構成するダイオードが逆バイア
スになるので、簡易降圧回路３は内部回路１４等へ電流
の供給を停止する。
Ｐ信号がローレベルになると、内部電源電圧ＶOUT が上
昇し、簡易降圧回路３を構成するダイオードが逆バイア
スになるので、簡易降圧回路３は内部回路１４等へ電流
の供給を停止する。
【００５８】なお、簡易降圧回路３は、ダイオードだけ
でなく、一定の電圧を降下することができて、内部回路
以外に流れる電流が抑制できるものであればよく、例え
ば、ダイオードや抵抗等であってもよい。
でなく、一定の電圧を降下することができて、内部回路
以外に流れる電流が抑制できるものであればよく、例え
ば、ダイオードや抵抗等であってもよい。
【００５９】この簡易降圧回路３は、接地電位ＧＮＤへ
の電流パスが形成されていないので、スタンバイ時に電
流を全く浪費することがない。
の電流パスが形成されていないので、スタンバイ時に電
流を全く浪費することがない。
【００６０】図５は、ＳＴＯＰ端子を備えるリファレン
ス回路の一例を示す回路図である。図５に示すリファレ
ンス回路は、外部電源と接地電位ＧＮＤとの間には、Ｐ
ＭＯＳトランジスタＰ１とドレイン・ゲート間が接続さ
れたＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタ
Ｎ１側をアノードとするダイオードＤ１が直列に接続さ
れており、外部電源と接地電位ＧＮＤとの間には、ドレ
イン・ゲート間が接続されたＰＭＯＳトランジスタＰ２
とＮＭＯＳトランジスタＮ２と抵抗Ｒ１と抵抗Ｒ１側を
アノードとするダイオードＤ１が直列に接続されてお
り、また、外部電源と接地電位ＧＮＤとの間には、ＰＭ
ＯＳトランジスタＰ３と抵抗Ｒ２と抵抗Ｒ２側をアノー
ドとするダイオードＤ３が直列に接続されている。
ス回路の一例を示す回路図である。図５に示すリファレ
ンス回路は、外部電源と接地電位ＧＮＤとの間には、Ｐ
ＭＯＳトランジスタＰ１とドレイン・ゲート間が接続さ
れたＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタ
Ｎ１側をアノードとするダイオードＤ１が直列に接続さ
れており、外部電源と接地電位ＧＮＤとの間には、ドレ
イン・ゲート間が接続されたＰＭＯＳトランジスタＰ２
とＮＭＯＳトランジスタＮ２と抵抗Ｒ１と抵抗Ｒ１側を
アノードとするダイオードＤ１が直列に接続されてお
り、また、外部電源と接地電位ＧＮＤとの間には、ＰＭ
ＯＳトランジスタＰ３と抵抗Ｒ２と抵抗Ｒ２側をアノー
ドとするダイオードＤ３が直列に接続されている。
【００６１】さらに、ＮＭＯＳトランジスタＮ１のゲー
トと接地電位ＧＮＤとの間には、ＳＴＯＰ信号によって
ＮＭＯＳトランジスタＮ１，Ｎ２のゲート電位を０Ｖに
するためのＮＭＯＳトランジスタＮ３が接続され、外部
電源とＰＭＯＳトランジスタＰ２のゲートとの間には、
ＳＴＯＰバー信号によってＰＭＯＳトランジスタＰ１，
Ｐ２のゲートを外部電源電圧ＶｄｄにするためのＰＭＯ
ＳトランジスタＰ４が接続されている。
トと接地電位ＧＮＤとの間には、ＳＴＯＰ信号によって
ＮＭＯＳトランジスタＮ１，Ｎ２のゲート電位を０Ｖに
するためのＮＭＯＳトランジスタＮ３が接続され、外部
電源とＰＭＯＳトランジスタＰ２のゲートとの間には、
ＳＴＯＰバー信号によってＰＭＯＳトランジスタＰ１，
Ｐ２のゲートを外部電源電圧ＶｄｄにするためのＰＭＯ
ＳトランジスタＰ４が接続されている。
【００６２】図５のトランジスタＰ１，Ｐ２，Ｐ３，
Ｎ，Ｎ２は、図８に示すリファレンス回路のトランジス
タＱ１，Ｑ２，Ｑ３，Ｑ８，Ｑ９にそれぞれ対応するの
で、詳細な基準電圧の生成動作の説明は省略する。
Ｎ，Ｎ２は、図８に示すリファレンス回路のトランジス
タＱ１，Ｑ２，Ｑ３，Ｑ８，Ｑ９にそれぞれ対応するの
で、詳細な基準電圧の生成動作の説明は省略する。
【００６３】ＮＭＯＳトランジスタＮ３のゲートにはＳ
ＴＯＰ信号が与えられ、ＰＭＯＳトランジスタＰ４のゲ
ートにはインバータＩＶ１を介してＳＴＯＰバー信号が
与えられる。
ＴＯＰ信号が与えられ、ＰＭＯＳトランジスタＰ４のゲ
ートにはインバータＩＶ１を介してＳＴＯＰバー信号が
与えられる。
【００６４】また、ＰＭＯＳトランジスタＰ１，Ｐ２，
Ｐ３のゲートがＰ２のドレインに共通接続され、カレン
トミラー回路を構成する。ＮＭＯＳトランジスタＮ１，
Ｎ２のゲートがＮ１のドレインに共通接続され、カレン
トミラー回路を構成する。ＰＭＯＳトランジスタＰ３の
ドレインは、出力端子ＲOUT に接続され、出力端子Ｒ
OUT から基準電圧ＶBGR を発生する。
Ｐ３のゲートがＰ２のドレインに共通接続され、カレン
トミラー回路を構成する。ＮＭＯＳトランジスタＮ１，
Ｎ２のゲートがＮ１のドレインに共通接続され、カレン
トミラー回路を構成する。ＰＭＯＳトランジスタＰ３の
ドレインは、出力端子ＲOUT に接続され、出力端子Ｒ
OUT から基準電圧ＶBGR を発生する。
【００６５】ＮＭＯＳトランジスタＮ３のゲートにＳＴ
ＯＰ信号としてハイレベルが与えられると、Ｎ３のドレ
イン端子をローレベルにすることによってＮＭＯＳトラ
ンジスタＮ１，Ｎ２のゲート電位が０Ｖになることによ
って、ＮＭＯＳトランジスタＮ１，Ｎ２はオフになる。
ＰＭＯＳトランジスタＰ４のゲートにインバータＩＶ１
を介してＳＴＯＰバー信号としてローレベルが与えられ
ると、ＰＭＯＳトランジスタＰ１，Ｐ２のゲートが外部
電源電圧となり、ＰＭＯＳトランジスタＰ１，Ｐ２がオ
フになる。
ＯＰ信号としてハイレベルが与えられると、Ｎ３のドレ
イン端子をローレベルにすることによってＮＭＯＳトラ
ンジスタＮ１，Ｎ２のゲート電位が０Ｖになることによ
って、ＮＭＯＳトランジスタＮ１，Ｎ２はオフになる。
ＰＭＯＳトランジスタＰ４のゲートにインバータＩＶ１
を介してＳＴＯＰバー信号としてローレベルが与えられ
ると、ＰＭＯＳトランジスタＰ１，Ｐ２のゲートが外部
電源電圧となり、ＰＭＯＳトランジスタＰ１，Ｐ２がオ
フになる。
【００６６】トランジスタＰ１とＰ３は、Ｐ２のドレイ
ン電流に比例した電流が流れるので、トランジスタＰ２
がオフすると、トランジスタＰ３もオフする。ここで、
トランジスタＮ３は必ずしも設けなくても、トランジス
タＰ４を設けるだけで、ＳＴＯＰ信号によってリファレ
ンス回路１に流れる電流を制御できる。
ン電流に比例した電流が流れるので、トランジスタＰ２
がオフすると、トランジスタＰ３もオフする。ここで、
トランジスタＮ３は必ずしも設けなくても、トランジス
タＰ４を設けるだけで、ＳＴＯＰ信号によってリファレ
ンス回路１に流れる電流を制御できる。
【００６７】したがって、リファレンス回路１は、スタ
ンバイ時には、ＳＴＯＰ信号としてハイレベルが入力さ
れることにより完全に動作を停止し、電流を消費するこ
とがない。このとき、基準電圧ＶBGR は、ほぼ０Ｖとな
る。
ンバイ時には、ＳＴＯＰ信号としてハイレベルが入力さ
れることにより完全に動作を停止し、電流を消費するこ
とがない。このとき、基準電圧ＶBGR は、ほぼ０Ｖとな
る。
【００６８】図６は、ＳＴＯＰ端子を備えるオペアンプ
回路の一例を示す回路図である。図６に示すオペアンプ
回路は、外部電源と接地電位ＧＮＤとの間に、ＰＭＯＳ
トランジスタＰ５と、ゲートがドレインに接続されたＮ
ＭＯＳトランジスタＮ５が直列に接続されており、外部
電源とＮＭＯＳトランジスタＮ６のドレインとの間に、
ゲートがドレインに接続されたＰＭＯＳトランジスタＰ
６が接続され、外部電源とＮＭＯＳトランジスタＮ７の
ドレインとの間にＰＭＯＳトランジスタＰ７が接続さ
れ、差動対ＮＭＯＳトランジスタＮ６，Ｎ７のソースと
接地電位ＧＮＤとの間にＮＭＯＳトランジスタＮ８が接
続されており、また、外部電源と接地電位ＧＮＤとの間
に、ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタ
Ｎ９が直列に接続されており、さらに、外部電源と接地
電位ＧＮＤとの間に、ＮＭＯＳトランジスタＮ１１と帰
還抵抗Ｒ３，Ｒ４とＮＭＯＳトランジスタＮ１２が直列
に接続されている。
回路の一例を示す回路図である。図６に示すオペアンプ
回路は、外部電源と接地電位ＧＮＤとの間に、ＰＭＯＳ
トランジスタＰ５と、ゲートがドレインに接続されたＮ
ＭＯＳトランジスタＮ５が直列に接続されており、外部
電源とＮＭＯＳトランジスタＮ６のドレインとの間に、
ゲートがドレインに接続されたＰＭＯＳトランジスタＰ
６が接続され、外部電源とＮＭＯＳトランジスタＮ７の
ドレインとの間にＰＭＯＳトランジスタＰ７が接続さ
れ、差動対ＮＭＯＳトランジスタＮ６，Ｎ７のソースと
接地電位ＧＮＤとの間にＮＭＯＳトランジスタＮ８が接
続されており、また、外部電源と接地電位ＧＮＤとの間
に、ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタ
Ｎ９が直列に接続されており、さらに、外部電源と接地
電位ＧＮＤとの間に、ＮＭＯＳトランジスタＮ１１と帰
還抵抗Ｒ３，Ｒ４とＮＭＯＳトランジスタＮ１２が直列
に接続されている。
【００６９】また、ＮＭＯＳトランジスタＮ５のドレイ
ンとソース間には、ＳＴＯＰ信号によってＮＭＯＳトラ
ンジスタＮ５，Ｎ８，Ｎ９のゲート電位を０Ｖにするた
めのＮＭＯＳトランジスタＮ４が接続され、ＮＭＯＳト
ランジスタＮ１１のゲートと接地電位ＧＮＤとの間に
は、ＳＴＯＰ信号によってＮＭＯＳトランジスタＮ１１
のゲート電位を０ＶにするためのＮＭＯＳトランジスタ
Ｎ１０が接続され、ＰＭＯＳトランジスタＰ９のソース
とゲートとの間には、ＳＴＯＰバー信号によってＰＭＯ
ＳトランジスタＰ９のゲートを外部電源電圧にするため
のＰＭＯＳトランジスタＰ８が接続されている。
ンとソース間には、ＳＴＯＰ信号によってＮＭＯＳトラ
ンジスタＮ５，Ｎ８，Ｎ９のゲート電位を０Ｖにするた
めのＮＭＯＳトランジスタＮ４が接続され、ＮＭＯＳト
ランジスタＮ１１のゲートと接地電位ＧＮＤとの間に
は、ＳＴＯＰ信号によってＮＭＯＳトランジスタＮ１１
のゲート電位を０ＶにするためのＮＭＯＳトランジスタ
Ｎ１０が接続され、ＰＭＯＳトランジスタＰ９のソース
とゲートとの間には、ＳＴＯＰバー信号によってＰＭＯ
ＳトランジスタＰ９のゲートを外部電源電圧にするため
のＰＭＯＳトランジスタＰ８が接続されている。
【００７０】さらに、ＰＭＯＳトランジスタＰ６，Ｐ７
のゲートはＰ６のドレインに共通接続され、カレントミ
ラー回路を構成している。ＮＭＯＳトランジスタＮ５，
Ｎ８，Ｎ９のゲートはＮ５のドレインに共通接続され、
カレントミラー回路を構成している。ＰＭＯＳトランジ
スタＰ９のゲートはＮＭＯＳトランジスタＮ７のドレイ
ンに接続され、ＮＭＯＳトランジスタＮ１１のゲートは
ＰＭＯＳトランジスタＰ９のドレインに接続されてい
る。
のゲートはＰ６のドレインに共通接続され、カレントミ
ラー回路を構成している。ＮＭＯＳトランジスタＮ５，
Ｎ８，Ｎ９のゲートはＮ５のドレインに共通接続され、
カレントミラー回路を構成している。ＰＭＯＳトランジ
スタＰ９のゲートはＮＭＯＳトランジスタＮ７のドレイ
ンに接続され、ＮＭＯＳトランジスタＮ１１のゲートは
ＰＭＯＳトランジスタＰ９のドレインに接続されてい
る。
【００７１】ＮＭＯＳトランジスタＮ６のゲートには抵
抗Ｒ３と抵抗Ｒ４の接続点から、内部電源電圧ＶOUT を
抵抗Ｒ１，Ｒ２で分割された電圧が供給され、ＮＭＯＳ
トランジスタＮ７のゲートにはリファレンス回路１から
基準電圧ＶBGR が供給されており、抵抗Ｒ１，Ｒ２で分
割された電圧と基準電圧ＶBGR とが同じになるように差
動対ＰＭＯＳトランジスタＮ６，Ｎ７が動作し、Ｐ９，
Ｎ１１でバッファ増幅され、ＮＭＯＳトランジスタＮ１
１のソースから内部電源電圧ＶOUT を出力している。
抗Ｒ３と抵抗Ｒ４の接続点から、内部電源電圧ＶOUT を
抵抗Ｒ１，Ｒ２で分割された電圧が供給され、ＮＭＯＳ
トランジスタＮ７のゲートにはリファレンス回路１から
基準電圧ＶBGR が供給されており、抵抗Ｒ１，Ｒ２で分
割された電圧と基準電圧ＶBGR とが同じになるように差
動対ＰＭＯＳトランジスタＮ６，Ｎ７が動作し、Ｐ９，
Ｎ１１でバッファ増幅され、ＮＭＯＳトランジスタＮ１
１のソースから内部電源電圧ＶOUT を出力している。
【００７２】ＮＭＯＳトランジスタＮ４，Ｎ１０および
ＰＭＯＳトランジスタＰ５のゲートにはＳＴＯＰ信号が
与えられ、ＮＭＯＳトランジスタＮ１２のゲートにはイ
ンバータＩＶ２を介してＳＴＯＰバー信号が与えられ、
ＰＭＯＳトランジスタＰ８のゲートにはインバータＩＶ
３を介してＳＴＯＰバー信号が与えられる。
ＰＭＯＳトランジスタＰ５のゲートにはＳＴＯＰ信号が
与えられ、ＮＭＯＳトランジスタＮ１２のゲートにはイ
ンバータＩＶ２を介してＳＴＯＰバー信号が与えられ、
ＰＭＯＳトランジスタＰ８のゲートにはインバータＩＶ
３を介してＳＴＯＰバー信号が与えられる。
【００７３】ＰＭＯＳトランジスタＰ５にＳＴＯＰ信号
としてハイレベルが与えられると、ＰＭＯＳトランジス
タＰ５はオフになり、ＮＭＯＳトランジスタＮ４のゲー
トにＳＴＯＰ信号としてハイレベルが与えられると、ド
レイン端子−ＧＮＤ間を短絡することによってＮＭＯＳ
トランジスタＮ５，Ｎ８，Ｎ９のゲート電位が０Ｖにな
る。トランジスタＰ５がオフしてトランジスタＮ５に電
流が流れなくなると、これと比例した電流が流れるトラ
ンジスタＮ８，Ｎ９にも電流が流れなくなる。ＮＭＯＳ
トランジスタＮ１０のゲートにＳＴＯＰ信号としてハイ
レベルが与えられると、ＮＭＯＳトランジスタＮ１１の
ゲート電位が０Ｖになり、ＮＭＯＳトランジスタＮ１１
はオフになる。ＰＭＯＳトランジスタＰ８のゲートにイ
ンバータＩＶ３を介してＳＴＯＰバー信号としてローレ
ベルが与えられると、Ｐ８がオンするので、ＰＭＯＳト
ランジスタＰ９のゲート電位が外部電源電圧となり、Ｐ
ＭＯＳトランジスタＰ９がオフになる。ＮＭＯＳトラン
ジスタＮ１２のゲートにインバータＩＶ２を介してＳＴ
ＯＰバー信号としてローレベルが与えられると、ＮＭＯ
ＳトランジスタＮ１２はオフになる。
としてハイレベルが与えられると、ＰＭＯＳトランジス
タＰ５はオフになり、ＮＭＯＳトランジスタＮ４のゲー
トにＳＴＯＰ信号としてハイレベルが与えられると、ド
レイン端子−ＧＮＤ間を短絡することによってＮＭＯＳ
トランジスタＮ５，Ｎ８，Ｎ９のゲート電位が０Ｖにな
る。トランジスタＰ５がオフしてトランジスタＮ５に電
流が流れなくなると、これと比例した電流が流れるトラ
ンジスタＮ８，Ｎ９にも電流が流れなくなる。ＮＭＯＳ
トランジスタＮ１０のゲートにＳＴＯＰ信号としてハイ
レベルが与えられると、ＮＭＯＳトランジスタＮ１１の
ゲート電位が０Ｖになり、ＮＭＯＳトランジスタＮ１１
はオフになる。ＰＭＯＳトランジスタＰ８のゲートにイ
ンバータＩＶ３を介してＳＴＯＰバー信号としてローレ
ベルが与えられると、Ｐ８がオンするので、ＰＭＯＳト
ランジスタＰ９のゲート電位が外部電源電圧となり、Ｐ
ＭＯＳトランジスタＰ９がオフになる。ＮＭＯＳトラン
ジスタＮ１２のゲートにインバータＩＶ２を介してＳＴ
ＯＰバー信号としてローレベルが与えられると、ＮＭＯ
ＳトランジスタＮ１２はオフになる。
【００７４】したがって、オペアンプ回路２は、スタン
バイ時には、ＳＴＯＰ信号が入力されることにより完全
に動作を停止し、電流を消費することがない。
バイ時には、ＳＴＯＰ信号が入力されることにより完全
に動作を停止し、電流を消費することがない。
【００７５】なお、この実施の形態では、外部電源電圧
（５Ｖ）を降圧して内部電源電圧（３Ｖ）とする場合に
ついて説明したが、この発明は、外部電源電圧（５
Ｖ）、内部電源電圧（３Ｖ）の場合に限るものではな
く、外部電源電圧が高圧で内部電源電圧が低圧である全
ての場合に適用することができる。その場合、外部電源
と内部電源との電位差に応じて、ダイオード接続された
ＰＭＯＳトランジスタの段数およびダイオードの数を変
更するものとする。
（５Ｖ）を降圧して内部電源電圧（３Ｖ）とする場合に
ついて説明したが、この発明は、外部電源電圧（５
Ｖ）、内部電源電圧（３Ｖ）の場合に限るものではな
く、外部電源電圧が高圧で内部電源電圧が低圧である全
ての場合に適用することができる。その場合、外部電源
と内部電源との電位差に応じて、ダイオード接続された
ＰＭＯＳトランジスタの段数およびダイオードの数を変
更するものとする。
【００７６】以上の説明では、システムクロックを停止
するスタンバイ状態のときＳＴＯＰ信号を活性化して降
圧電源回路を切り替える例を示したが、これに限定され
ることはない。例えば、簡易降圧回路を用いて、システ
ムクロックを動作させ、さらに内部回路で特定のキーが
入力されることを検出する処理をさせてもよい。そし
て、特定のキーが入力されたことを検出したら、レギュ
レータ回路から電流を供給するようにすることで、キー
入力待ち状態における消費電力を低減することができ
る。
するスタンバイ状態のときＳＴＯＰ信号を活性化して降
圧電源回路を切り替える例を示したが、これに限定され
ることはない。例えば、簡易降圧回路を用いて、システ
ムクロックを動作させ、さらに内部回路で特定のキーが
入力されることを検出する処理をさせてもよい。そし
て、特定のキーが入力されたことを検出したら、レギュ
レータ回路から電流を供給するようにすることで、キー
入力待ち状態における消費電力を低減することができ
る。
【００７７】
【発明の効果】以上説明したように、この発明は、外部
電源と内部電源ラインとの間に簡易降圧回路を設け、第
２動作モード時に、外部電源電圧を内部電源電圧に降圧
するレギュレータ回路を停止させて、接地電位ＧＮＤと
の間に形成された電流パス（ＤＣパス）に流れる浪費電
流を遮断し、簡易降圧回路により外部電源電圧を内部電
源電圧に降圧することにより、第２動作モード時の消費
電流を低減することができる。
電源と内部電源ラインとの間に簡易降圧回路を設け、第
２動作モード時に、外部電源電圧を内部電源電圧に降圧
するレギュレータ回路を停止させて、接地電位ＧＮＤと
の間に形成された電流パス（ＤＣパス）に流れる浪費電
流を遮断し、簡易降圧回路により外部電源電圧を内部電
源電圧に降圧することにより、第２動作モード時の消費
電流を低減することができる。
【００７８】さらに、簡易降圧回路は、内部回路に電流
を供給する以外に流れる浪費電流の電流パスを有してい
ないので、降圧動作以外に消費電力を増加させることが
ない。
を供給する以外に流れる浪費電流の電流パスを有してい
ないので、降圧動作以外に消費電力を増加させることが
ない。
【図１】この発明の降圧電源回路の実施の形態を示す回
路図である。
路図である。
【図２】簡易降圧回路の具体例を示す回路図である。
【図３】簡易降圧回路の他の具体例を示す回路図であ
る。
る。
【図４】簡易降圧回路の他の具体例を示す回路図であ
る。
る。
【図５】ＳＴＯＰ端子を備えるリファレンス回路の一例
を示す回路図である。
を示す回路図である。
【図６】ＳＴＯＰ端子を備えるオペアンプ回路の一例を
示す回路図である。
示す回路図である。
【図７】従来のレギュレータ回路を示す回路図である。
【図８】従来のリファレンス回路の回路図である。
【図９】従来のオペアンプ回路の回路図である。
１，１１ リファレンス回路 ２，１２ オペアンプ回路 ３ 簡易降圧回路 １３ システムクロック回路 １４ 内部回路 １００，２００ 降圧電源回路 １１０ レギュレータ回路 Ｒ１，Ｒ２，Ｒ１１，Ｒ１２ 抵抗 Ｒ３，Ｒ４，Ｒ１３，Ｒ１４ 帰還抵抗 Ｄ１〜Ｄ６，Ｄ１１〜Ｄ１３ ダイオード ＩＶ１〜ＩＶ３ インバータ Ｐ１〜Ｐ１４，Ｑ１〜Ｑ７ ＰＭＯＳトランジスタ Ｎ１〜Ｎ１２、Ｑ８〜Ｑ１５ ＮＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/407 Ｈ０３Ｆ 3/345 Ｂ Ｈ０３Ｆ 3/345 Ｇ１１Ｃ 11/34 ３５４Ｆ Ｆターム(参考） 5B019 HB10 JA10 5B024 AA01 BA29 CA07 5H420 BB12 CC02 DD02 EA14 EA23 EA39 EA48 EB18 EB37 FF03 FF25 HJ01 NA17 NA27 NA38 NB02 NB12 NB20 NB23 NB25 NB37 NC06 NC22 NC26 NE02 5H430 BB01 BB05 BB09 BB11 EE06 EE09 EE17 FF02 FF13 GG08 HH03 HH05 KK11 5J091 AA01 AA58 CA36 FA01 FA18 HA10 HA17 HA19 HA25 KA00 KA01 KA02 KA04 KA09 KA11 MA11 MA21 TA01
Claims (15)
- 【請求項１】外部電源で動作し、外部電源電圧を内部電
源電圧に降圧するレギュレータ回路を含む降圧電源回路
において、 外部電源と内部電源との間に簡易降圧回路を備え、シス
テム待機時にレギュレータ回路を停止させ、簡易降圧回
路により外部電源電圧を内部電源電圧に降圧することを
特徴とする降圧電源回路。 - 【請求項２】前記簡易降圧回路は、システム待機時にオ
ンするトランジスタと、１以上のダイオードとを直列に
接続して構成されていることを特徴とする請求項１に記
載の降圧電源回路。 - 【請求項３】前記簡易降圧回路は、システム待機時にオ
ンするトランジスタと、ダイオード接続された１以上の
トランジスタとを直列に接続して構成されていることを
特徴とする請求項１に記載の降圧電源回路。 - 【請求項４】前記簡易降圧回路は、１以上のダイオード
を直列に接続して構成されていることを特徴とする請求
項１に記載の降圧電源回路。 - 【請求項５】請求項１〜４のいずれかに記載の降圧電源
回路を含むことを特徴とする半導体装置。 - 【請求項６】システム運用時には、レギュレータ回路に
より外部電源電圧を内部電源電圧に降圧し、システム待
機時には、レギュレータ回路を停止させ、外部電源と内
部電源との間に設けられた簡易降圧回路により外部電源
電圧を内部電源電圧に降圧することを特徴とする電圧降
圧方法。 - 【請求項７】前記簡易降圧回路は、システム待機時にオ
ンするトランジスタと、１以上のダイオードとを直列に
接続して構成されていることを特徴とする請求項６に記
載の電圧降圧方法。 - 【請求項８】前記簡易降圧回路は、システム待機時にオ
ンするトランジスタと、ダイオード接続された１以上の
トランジスタとを直列に接続して構成されていることを
特徴とする請求項６に記載の電圧降圧方法。 - 【請求項９】前記簡易降圧回路は、１以上のダイオード
を直列に接続して構成されていることを特徴とする請求
項６に記載の電圧降圧方法。 - 【請求項１０】第１と第２動作モードを有し、外部電源
電圧を内部電源電圧に降圧して内部回路に電力を供給す
る降圧電源回路であって、 第２動作モード時に内部回路以外に流れる浪費電流を第
１動作モードに比べて低減したことを特徴とする降圧電
源回路。 - 【請求項１１】第１と第２動作モードを有し、外部電源
電圧を内部電源電圧に降圧して内部回路に電力を供給す
る第１と第２の降圧回路を有する降圧電源回路であっ
て、 前記第１の降圧回路は、第１動作モード時に所定の安定
した電圧を出力し、第２動作モード時に前記内部回路以
外に流れる浪費電流を第１動作モードより少なくする手
段を有し、 前記第２の降圧回路は、前記内部回路以外に流れる浪費
電流を前記第１の降圧回路より少なくし、第２動作モー
ド時に所定の電圧を前記内部回路に出力する手段を備え
たことを特徴とする降圧電源回路。 - 【請求項１２】前記第２の降圧回路は、第１動作モード
時に前記内部回路に流れる電流を停止する手段を備えた
ことを特徴とする請求項１１に記載の降圧電源回路。 - 【請求項１３】前記第２の降圧回路は、前記外部電源か
ら供給される電流を前記内部回路にのみ供給することを
特徴とする請求項１０〜１２のいずれかに記載の降圧電
源回路。 - 【請求項１４】前記内部回路は、前記第１動作モードで
所望の動作を行い、前記第２動作モードで所望の動作を
停止する手段を有することを特徴とする請求項１０〜１
３のいずれかに記載の降圧電源回路。 - 【請求項１５】前記内部回路は、クロック信号を生成
し、内部回路に供給する手段を有し、前記第２動作モー
ドでクロック信号の生成を停止する手段を有することを
特徴とする請求項１０〜１４のいずれかに記載の降圧電
源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10335418A JP2000163141A (ja) | 1998-11-26 | 1998-11-26 | 降圧電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10335418A JP2000163141A (ja) | 1998-11-26 | 1998-11-26 | 降圧電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000163141A true JP2000163141A (ja) | 2000-06-16 |
Family
ID=18288342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10335418A Pending JP2000163141A (ja) | 1998-11-26 | 1998-11-26 | 降圧電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000163141A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003029854A (ja) * | 2001-07-13 | 2003-01-31 | Matsushita Electric Ind Co Ltd | 電圧降圧回路 |
| JP2006074993A (ja) * | 2004-09-02 | 2006-03-16 | Samsung Electronics Co Ltd | リップル−フリー内部電圧を発生する半導体装置 |
| JP2006164098A (ja) * | 2004-12-10 | 2006-06-22 | Denso Corp | 電源回路 |
| JP2006260193A (ja) * | 2005-03-17 | 2006-09-28 | Ricoh Co Ltd | ボルテージレギュレータ回路 |
| JP2007537543A (ja) * | 2004-05-14 | 2007-12-20 | ズィーモス テクノロジー，インコーポレイテッド | 内部電圧発生器方式及び電力管理方法 |
| JP2008033971A (ja) * | 2007-10-22 | 2008-02-14 | Ricoh Co Ltd | 定電圧電源装置 |
| JP2008070977A (ja) * | 2006-09-12 | 2008-03-27 | Fujitsu Ltd | 電源降圧回路及び半導体装置 |
| JP2010160682A (ja) * | 2009-01-08 | 2010-07-22 | Renesas Electronics Corp | 基準電圧生成回路 |
| JP2014048698A (ja) * | 2012-08-29 | 2014-03-17 | Rohm Co Ltd | リーク電流吸収回路、電圧生成回路、および電源装置 |
| JP2015153074A (ja) * | 2014-02-13 | 2015-08-24 | 株式会社東芝 | 半導体装置 |
| JP7528751B2 (ja) | 2020-12-01 | 2024-08-06 | セイコーエプソン株式会社 | 駆動回路、及び液体吐出装置 |
| JP7552311B2 (ja) | 2020-12-01 | 2024-09-18 | セイコーエプソン株式会社 | 駆動回路、及び液体吐出装置 |
-
1998
- 1998-11-26 JP JP10335418A patent/JP2000163141A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4627932B2 (ja) * | 2001-07-13 | 2011-02-09 | パナソニック株式会社 | 電圧降圧回路 |
| JP2003029854A (ja) * | 2001-07-13 | 2003-01-31 | Matsushita Electric Ind Co Ltd | 電圧降圧回路 |
| JP2007537543A (ja) * | 2004-05-14 | 2007-12-20 | ズィーモス テクノロジー，インコーポレイテッド | 内部電圧発生器方式及び電力管理方法 |
| JP2006074993A (ja) * | 2004-09-02 | 2006-03-16 | Samsung Electronics Co Ltd | リップル−フリー内部電圧を発生する半導体装置 |
| JP2006164098A (ja) * | 2004-12-10 | 2006-06-22 | Denso Corp | 電源回路 |
| JP2006260193A (ja) * | 2005-03-17 | 2006-09-28 | Ricoh Co Ltd | ボルテージレギュレータ回路 |
| JP4582705B2 (ja) * | 2005-03-17 | 2010-11-17 | 株式会社リコー | ボルテージレギュレータ回路 |
| JP2008070977A (ja) * | 2006-09-12 | 2008-03-27 | Fujitsu Ltd | 電源降圧回路及び半導体装置 |
| JP2008033971A (ja) * | 2007-10-22 | 2008-02-14 | Ricoh Co Ltd | 定電圧電源装置 |
| JP4642827B2 (ja) * | 2007-10-22 | 2011-03-02 | 株式会社リコー | 定電圧電源装置 |
| JP2010160682A (ja) * | 2009-01-08 | 2010-07-22 | Renesas Electronics Corp | 基準電圧生成回路 |
| JP2014048698A (ja) * | 2012-08-29 | 2014-03-17 | Rohm Co Ltd | リーク電流吸収回路、電圧生成回路、および電源装置 |
| JP2015153074A (ja) * | 2014-02-13 | 2015-08-24 | 株式会社東芝 | 半導体装置 |
| JP7528751B2 (ja) | 2020-12-01 | 2024-08-06 | セイコーエプソン株式会社 | 駆動回路、及び液体吐出装置 |
| JP7552311B2 (ja) | 2020-12-01 | 2024-09-18 | セイコーエプソン株式会社 | 駆動回路、及び液体吐出装置 |
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