JP2003029854A - 電圧降圧回路 - Google Patents
電圧降圧回路Info
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Abstract
(57)【要約】
【課題】 アクティブ状態からスタンバイ状態に切り替
わる瞬間でも、ＣＭＯＳ負荷回路のデータ保持動作を確
保し、かつスタンバイ時の電圧降圧回路の消費電力を大
幅に低減する。 【解決手段】 電源接続端子３と出力端子２間にスタン
バイ時に導通するダイオードＤｉ１を挿入し、出力端子
２と接地間に高抵抗値の抵抗Ｒ１を挿入する。スタンバ
イ状態への切り替わりの瞬間にＣＭＯＳ負荷回路１に負
荷電流が流れても、その電流はダイオードに流れるの
で、出力電圧の変動は僅かであり、ＣＭＯＳ負荷回路の
データ保持動作を確保できる。また、スタンバイ時はＮ
ｃｈ−ＭＯＳトランジスタＭＯＳ２がオフになり、高抵
抗Ｒ１のみに電流が流れるので、消費電力を大幅に抑え
ることができる。
わる瞬間でも、ＣＭＯＳ負荷回路のデータ保持動作を確
保し、かつスタンバイ時の電圧降圧回路の消費電力を大
幅に低減する。 【解決手段】 電源接続端子３と出力端子２間にスタン
バイ時に導通するダイオードＤｉ１を挿入し、出力端子
２と接地間に高抵抗値の抵抗Ｒ１を挿入する。スタンバ
イ状態への切り替わりの瞬間にＣＭＯＳ負荷回路１に負
荷電流が流れても、その電流はダイオードに流れるの
で、出力電圧の変動は僅かであり、ＣＭＯＳ負荷回路の
データ保持動作を確保できる。また、スタンバイ時はＮ
ｃｈ−ＭＯＳトランジスタＭＯＳ２がオフになり、高抵
抗Ｒ１のみに電流が流れるので、消費電力を大幅に抑え
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、民生用の携帯電話
に使用するＣＭＯＳロジックのための電圧降圧回路に関
するものである。
に使用するＣＭＯＳロジックのための電圧降圧回路に関
するものである。
【０００２】
【従来の技術】従来の民生用の携帯電話に使用するＣＭ
ＯＳロジックのための電圧降圧回路については、特開平
０９−１９８１５１号公報に開示されており、図４は従
来の電圧降圧回路を示したものである。１はＣＭＯＳ負
荷回路であり、出力端子２に接続される。３は電源接続
端子、４はスタンバイ制御端子、５は信号発生回路、６
はオペアンプ、７は参照電圧発生回路、８はバイアス電
圧発生回路、ＭＯＳ１およびＭＯＳ４はＰｃｈ−ＭＯＳ
トランジスタ、Ｒ１，Ｒ２，Ｒ３は抵抗、Ｃ１はコンデ
ンサである。
ＯＳロジックのための電圧降圧回路については、特開平
０９−１９８１５１号公報に開示されており、図４は従
来の電圧降圧回路を示したものである。１はＣＭＯＳ負
荷回路であり、出力端子２に接続される。３は電源接続
端子、４はスタンバイ制御端子、５は信号発生回路、６
はオペアンプ、７は参照電圧発生回路、８はバイアス電
圧発生回路、ＭＯＳ１およびＭＯＳ４はＰｃｈ−ＭＯＳ
トランジスタ、Ｒ１，Ｒ２，Ｒ３は抵抗、Ｃ１はコンデ
ンサである。
【０００３】このように構成された従来例は、アクティ
ブ時は、スタンバイ制御端子４と信号発生回路５から発
生された電圧によって、バイアス電圧発生回路８と参照
電圧発生回路７とオペアンプ６に電流が流れるため、出
力端子２には、参照電圧発生回路７の電圧（ＶＲＥＦ）
より、（１）式に示したような、抵抗Ｒ２とＲ３で昇圧
された電圧Ｖｏが発生する。 Ｖｏ＝ＶＲＥＦ×（Ｒ２＋Ｒ３）／Ｒ３ ・・・（１） 一方、スタンバイ時は、スタンバイ制御端子４と信号発
生回路５から発生された電圧によって、バイアス電圧発
生回路８と参照電圧発生回路７とオペアンプ６には電流
が流れず、また、Ｐｃｈ−ＭＯＳトランジスタＭＯＳ４
がオンになるため、出力端子２には、（２）式に示した
ような、電源電圧ＶＤＤが抵抗Ｒ１とＲ２とＲ３によっ
て分圧された電圧Ｖｏが発生する。 Ｖｏ＝ＶＤＤ×（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ２＋Ｒ３）・・・（２） ただし、ＭＯＳ４のオン抵抗はゼロであると仮定する。
ブ時は、スタンバイ制御端子４と信号発生回路５から発
生された電圧によって、バイアス電圧発生回路８と参照
電圧発生回路７とオペアンプ６に電流が流れるため、出
力端子２には、参照電圧発生回路７の電圧（ＶＲＥＦ）
より、（１）式に示したような、抵抗Ｒ２とＲ３で昇圧
された電圧Ｖｏが発生する。 Ｖｏ＝ＶＲＥＦ×（Ｒ２＋Ｒ３）／Ｒ３ ・・・（１） 一方、スタンバイ時は、スタンバイ制御端子４と信号発
生回路５から発生された電圧によって、バイアス電圧発
生回路８と参照電圧発生回路７とオペアンプ６には電流
が流れず、また、Ｐｃｈ−ＭＯＳトランジスタＭＯＳ４
がオンになるため、出力端子２には、（２）式に示した
ような、電源電圧ＶＤＤが抵抗Ｒ１とＲ２とＲ３によっ
て分圧された電圧Ｖｏが発生する。 Ｖｏ＝ＶＤＤ×（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ２＋Ｒ３）・・・（２） ただし、ＭＯＳ４のオン抵抗はゼロであると仮定する。
【０００４】図５に示したように、スタンバイ制御電圧
が０Ｖの時スタンバイ状態、スタンバイ制御電圧がＶＤ
Ｄ（５Ｖ）の時アクティブ状態であるとすると、出力電
圧はどちらの状態であっても３Ｖが得られる。電源電圧
ＶＤＤ（５Ｖ）から降圧された出力電圧（３Ｖ）は、Ｃ
ＭＯＳ負荷回路１の電源電圧となるため、スタンバイ時
でもＣＭＯＳ負荷回路のデータ保持動作を確保したま
ま、ＣＭＯＳ負荷回路の消費電力を下げることができ
る。
が０Ｖの時スタンバイ状態、スタンバイ制御電圧がＶＤ
Ｄ（５Ｖ）の時アクティブ状態であるとすると、出力電
圧はどちらの状態であっても３Ｖが得られる。電源電圧
ＶＤＤ（５Ｖ）から降圧された出力電圧（３Ｖ）は、Ｃ
ＭＯＳ負荷回路１の電源電圧となるため、スタンバイ時
でもＣＭＯＳ負荷回路のデータ保持動作を確保したま
ま、ＣＭＯＳ負荷回路の消費電力を下げることができ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
電圧降圧回路では、アクティブ状態からスタンバイ状態
に切り替わる瞬間に、ＣＭＯＳ負荷回路１が電圧降圧回
路よりも遅れてスタンバイ状態になった場合、電圧降圧
回路がスタンバイ状態なのにＣＭＯＳ負荷電流がＰｃｈ
−ＭＯＳトランジスタＭＯＳ４と抵抗Ｒ１に一瞬流れて
しまい、その期間だけ、図５のように、出力電圧が３Ｖ
より下がる。出力電圧が０Ｖ付近まで下がると、ＣＭＯ
Ｓ負荷回路のデータ保持動作が確保できなくなってしま
い、データがリセットされてしまう可能性がでてくる。
電圧降圧回路では、アクティブ状態からスタンバイ状態
に切り替わる瞬間に、ＣＭＯＳ負荷回路１が電圧降圧回
路よりも遅れてスタンバイ状態になった場合、電圧降圧
回路がスタンバイ状態なのにＣＭＯＳ負荷電流がＰｃｈ
−ＭＯＳトランジスタＭＯＳ４と抵抗Ｒ１に一瞬流れて
しまい、その期間だけ、図５のように、出力電圧が３Ｖ
より下がる。出力電圧が０Ｖ付近まで下がると、ＣＭＯ
Ｓ負荷回路のデータ保持動作が確保できなくなってしま
い、データがリセットされてしまう可能性がでてくる。
【０００６】また、上記理由より、抵抗Ｒ１，Ｒ２およ
びＲ３はあまり大きな抵抗値にできないため、スタンバ
イ時に電圧降圧回路に流れる電流は数μＡから数１０μ
Ａといった値となってしまう。
びＲ３はあまり大きな抵抗値にできないため、スタンバ
イ時に電圧降圧回路に流れる電流は数μＡから数１０μ
Ａといった値となってしまう。
【０００７】本発明は、上記従来の２つの問題点を同時
に解決するものであり、アクティブ状態からスタンバイ
状態、あるいは、スタンバイ状態からアクティブ状態に
切り替わる瞬間でも、ＣＭＯＳ負荷回路のデータ保持動
作を確保しつつ、ＣＭＯＳ負荷回路の消費電流も下げ、
またスタンバイ時に電圧降圧回路に流れる電流も１μＡ
以下にすることのできる電圧降圧回路を提供することを
目的とする。
に解決するものであり、アクティブ状態からスタンバイ
状態、あるいは、スタンバイ状態からアクティブ状態に
切り替わる瞬間でも、ＣＭＯＳ負荷回路のデータ保持動
作を確保しつつ、ＣＭＯＳ負荷回路の消費電流も下げ、
またスタンバイ時に電圧降圧回路に流れる電流も１μＡ
以下にすることのできる電圧降圧回路を提供することを
目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、本発明の電圧降圧回路においては、スタンバイ時に
導通するダイオードを電源接続端子と出力端子間に挿入
し、また、出力端子と接地間に抵抗を挿入する。このた
め、スタンバイ状態への切り替わりの瞬間にＣＭＯＳ負
荷回路に負荷電流が流れたとしても、その電流はダイオ
ードに流れるので、出力電圧の変動は僅かであり、ＣＭ
ＯＳ負荷回路のデータ保持動作を確保することができ
る。
に、本発明の電圧降圧回路においては、スタンバイ時に
導通するダイオードを電源接続端子と出力端子間に挿入
し、また、出力端子と接地間に抵抗を挿入する。このた
め、スタンバイ状態への切り替わりの瞬間にＣＭＯＳ負
荷回路に負荷電流が流れたとしても、その電流はダイオ
ードに流れるので、出力電圧の変動は僅かであり、ＣＭ
ＯＳ負荷回路のデータ保持動作を確保することができ
る。
【０００９】また、スタンバイ時にオフになるＮｃｈ−
ＭＯＳトランジスタを用いて、スタンバイ状態でのオペ
アンプ回路の電流を流れなくしているため、出力端子と
接地間に挿入している抵抗を高抵抗値にすれば、スタン
バイ時は、その高抵抗にだけ電流が流れるので、消費電
力を大幅に抑えることができる。
ＭＯＳトランジスタを用いて、スタンバイ状態でのオペ
アンプ回路の電流を流れなくしているため、出力端子と
接地間に挿入している抵抗を高抵抗値にすれば、スタン
バイ時は、その高抵抗にだけ電流が流れるので、消費電
力を大幅に抑えることができる。
【００１０】
【発明の実施の形態】本発明の請求項１に記載の電圧降
圧回路は、ＣＭＯＳ負荷回路が接続される出力端子と電
源接続端子との間に接続され、スタンバイ時のみ導通す
るダイオードとＰｃｈ−ＭＯＳトランジスタからなる並
列回路と、前記出力端子と接地との間に接続され、前記
ダイオードに定常電流を流すための第１の抵抗と第２の
抵抗，第３の抵抗およびスタンバイ時にオフになるＮｃ
ｈ−ＭＯＳトランジスタの直列回路からなる並列回路
と、スタンバイ制御端子から印加される電圧により電源
電圧あるいは０Ｖを発生する信号発生回路と、前記信号
発生回路により制御され、出力端が前記Ｐｃｈ−ＭＯＳ
トランジスタのゲートに接続されるとともに、一方の入
力端が前記第２の抵抗と第３の抵抗の接続点に接続さ
れ、前記Ｐｃｈ−ＭＯＳトランジスタを制御して出力電
圧を発生させるオペアンプと、前記オペアンプの他方の
入力端に接続され、参照電圧を発生する参照電圧発生回
路と、前記オペアンプおよび参照電圧発生回路の定電流
値を決めるバイアス電圧発生回路と、前記オペアンプの
出力端と前記Ｐｃｈ−ＭＯＳトランジスタのドレインと
の間に接続され前記オペアンプの位相を補償するための
コンデンサとを備えていることを特徴とするものであ
る。
圧回路は、ＣＭＯＳ負荷回路が接続される出力端子と電
源接続端子との間に接続され、スタンバイ時のみ導通す
るダイオードとＰｃｈ−ＭＯＳトランジスタからなる並
列回路と、前記出力端子と接地との間に接続され、前記
ダイオードに定常電流を流すための第１の抵抗と第２の
抵抗，第３の抵抗およびスタンバイ時にオフになるＮｃ
ｈ−ＭＯＳトランジスタの直列回路からなる並列回路
と、スタンバイ制御端子から印加される電圧により電源
電圧あるいは０Ｖを発生する信号発生回路と、前記信号
発生回路により制御され、出力端が前記Ｐｃｈ−ＭＯＳ
トランジスタのゲートに接続されるとともに、一方の入
力端が前記第２の抵抗と第３の抵抗の接続点に接続さ
れ、前記Ｐｃｈ−ＭＯＳトランジスタを制御して出力電
圧を発生させるオペアンプと、前記オペアンプの他方の
入力端に接続され、参照電圧を発生する参照電圧発生回
路と、前記オペアンプおよび参照電圧発生回路の定電流
値を決めるバイアス電圧発生回路と、前記オペアンプの
出力端と前記Ｐｃｈ−ＭＯＳトランジスタのドレインと
の間に接続され前記オペアンプの位相を補償するための
コンデンサとを備えていることを特徴とするものであ
る。
【００１１】この構成によると、スタンバイ時に導通す
るダイオードを電源接続端子と出力端子との間に挿入
し、また、出力端子と接地間に抵抗を挿入しているた
め、スタンバイ状態への切り替わりの瞬間にＣＭＯＳ負
荷回路に負荷電流が流れたとしても、その電流はダイオ
ードに流れるので、出力電圧の変動は僅かであり、ＣＭ
ＯＳ負荷回路のデータ保持動作を確保することができる
という作用を有する。
るダイオードを電源接続端子と出力端子との間に挿入
し、また、出力端子と接地間に抵抗を挿入しているた
め、スタンバイ状態への切り替わりの瞬間にＣＭＯＳ負
荷回路に負荷電流が流れたとしても、その電流はダイオ
ードに流れるので、出力電圧の変動は僅かであり、ＣＭ
ＯＳ負荷回路のデータ保持動作を確保することができる
という作用を有する。
【００１２】また、本発明の請求項２に記載の電圧降圧
回路は、請求項１の構成において、第1の抵抗が、高抵
抗値を有することを特徴とするものである。
回路は、請求項１の構成において、第1の抵抗が、高抵
抗値を有することを特徴とするものである。
【００１３】この構成によると、前記作用に加えて、ス
タンバイ時にオフになるＮｃｈ−ＭＯＳトランジスタを
用いて、スタンバイ状態でのオペアンプ回路の電流を流
れなくしており、さらに、出力端子と接地間に挿入して
いる抵抗を高抵抗値としているので、前記作用に加え
て、スタンバイ時は、その高抵抗だけに電流が流れるた
め、消費電力を大幅に抑えることができるという作用を
有する。
タンバイ時にオフになるＮｃｈ−ＭＯＳトランジスタを
用いて、スタンバイ状態でのオペアンプ回路の電流を流
れなくしており、さらに、出力端子と接地間に挿入して
いる抵抗を高抵抗値としているので、前記作用に加え
て、スタンバイ時は、その高抵抗だけに電流が流れるた
め、消費電力を大幅に抑えることができるという作用を
有する。
【００１４】以下、発明の実施の形態について、図面を
参照しながら詳細に説明する。図１は本発明の一実施の
形態における電圧降圧回路のブロック図である。なお、
図４の従来例と同一構成要素には同一の符号を付してあ
る。従来例と異なる部分は、ＣＭＯＳ負荷回路１が接続
される出力端子２と電源接続端子３との間に、スタンバ
イ時のみ導通するダイオードＤｉ１とＰｃｈ−ＭＯＳト
ランジスタＭＯＳ１からなる並列回路が接続され、また
出力端子２と接地との間に、ダイオードＤｉ１に定常電
流を流すための第１の抵抗Ｒ１と、第２の抵抗Ｒ２，第
３の抵抗Ｒ３およびスタンバイ時にオフになるＮｃｈ−
ＭＯＳトランジスタＭＯＳ２の直列回路からなる並列回
路が接続されていることである。
参照しながら詳細に説明する。図１は本発明の一実施の
形態における電圧降圧回路のブロック図である。なお、
図４の従来例と同一構成要素には同一の符号を付してあ
る。従来例と異なる部分は、ＣＭＯＳ負荷回路１が接続
される出力端子２と電源接続端子３との間に、スタンバ
イ時のみ導通するダイオードＤｉ１とＰｃｈ−ＭＯＳト
ランジスタＭＯＳ１からなる並列回路が接続され、また
出力端子２と接地との間に、ダイオードＤｉ１に定常電
流を流すための第１の抵抗Ｒ１と、第２の抵抗Ｒ２，第
３の抵抗Ｒ３およびスタンバイ時にオフになるＮｃｈ−
ＭＯＳトランジスタＭＯＳ２の直列回路からなる並列回
路が接続されていることである。
【００１５】また、図２は、図１の具体的回路を示した
ものである。図２において、Ｄｉ１はスタンバイ時に電
源電圧ＶＤＤ（２．８Ｖ）から出力電圧２．１Ｖを作る
ダイオード、Ｒ１はＤｉ１に定常電流を流しておくため
の抵抗で、高抵抗値を有する。Ｒ２はアクティブ時にオ
ペアンプの参照電圧から出力電圧を得るために昇圧する
抵抗、Ｒ３はオペアンプの出力部の電流を流す抵抗、Ｒ
４はオペアンプの位相補償のための抵抗、Ｃ１はオペア
ンプの位相補償のためのコンデンサ、ＭＯＳ２はスタン
バイ時にオフになるＮｃｈ−ＭＯＳトランジスタ、Ｒ
５，Ｒ６はオペアンプを構成する抵抗、Ｔｒ１，Ｔｒ２
はオペアンプを構成するＰＮＰトランジスタ、Ｔｒ３，
Ｔｒ４はオペアンプを構成するＮＰＮトランジスタ、Ｉ
１はオペアンプに定電流を流す定電流源、ＭＯＳ３はス
タンバイ時にＭＯＳ１をオフにするためのＰｃｈ−ＭＯ
Ｓトランジスタ、Ｉ２はオペアンプの参照電圧を作る定
電流源、Ｒ７はオペアンプの参照電圧を作る抵抗であ
る。この実施の形態では、アクティブ状態では、電源電
圧ＶＤＤ（２．８Ｖ）から、出力電圧として、ＣＭＯＳ
負荷回路１の電源電圧（２．５Ｖ）を作成している。
ものである。図２において、Ｄｉ１はスタンバイ時に電
源電圧ＶＤＤ（２．８Ｖ）から出力電圧２．１Ｖを作る
ダイオード、Ｒ１はＤｉ１に定常電流を流しておくため
の抵抗で、高抵抗値を有する。Ｒ２はアクティブ時にオ
ペアンプの参照電圧から出力電圧を得るために昇圧する
抵抗、Ｒ３はオペアンプの出力部の電流を流す抵抗、Ｒ
４はオペアンプの位相補償のための抵抗、Ｃ１はオペア
ンプの位相補償のためのコンデンサ、ＭＯＳ２はスタン
バイ時にオフになるＮｃｈ−ＭＯＳトランジスタ、Ｒ
５，Ｒ６はオペアンプを構成する抵抗、Ｔｒ１，Ｔｒ２
はオペアンプを構成するＰＮＰトランジスタ、Ｔｒ３，
Ｔｒ４はオペアンプを構成するＮＰＮトランジスタ、Ｉ
１はオペアンプに定電流を流す定電流源、ＭＯＳ３はス
タンバイ時にＭＯＳ１をオフにするためのＰｃｈ−ＭＯ
Ｓトランジスタ、Ｉ２はオペアンプの参照電圧を作る定
電流源、Ｒ７はオペアンプの参照電圧を作る抵抗であ
る。この実施の形態では、アクティブ状態では、電源電
圧ＶＤＤ（２．８Ｖ）から、出力電圧として、ＣＭＯＳ
負荷回路１の電源電圧（２．５Ｖ）を作成している。
【００１６】次に、本実施の形態における電圧降圧回路
の動作を説明する。まず、回路がアクティブ状態の場
合、定電流源Ｉ１とＩ２に定電流が流れるため、抵抗Ｒ
７に参照電圧ＶＲＥＦ（２．０Ｖ）が発生する。ＭＯＳ
２がオン、ＭＯＳ３がオフになっているため、オペアン
プが動作して、抵抗Ｒ２とＲ３間はＶＲＥＦと同電位の
２．０Ｖとなる。出力電圧（Ｖｏ）は、ＭＯＳ２のオン
抵抗をゼロと近似すると、（３）式のようになる。 Ｖｏ＝ＶＲＥＦ×（Ｒ２＋Ｒ３）／Ｒ３ ＝２．０×（１２．５ｋ＋５０ｋ）／５０ｋ ＝２．５Ｖ ・・・（３） また、スタンバイ状態の場合、定電流源Ｉ１とＩ２に電
流が流れず、ＭＯＳ２がオフ、ＭＯＳ３がオンになるた
め、オペアンプが動作していない状態となる。ＭＯＳ１
のゲート電圧はＶＤＤ（２．８Ｖ）となり、ＭＯＳ１も
オフになるため、出力電圧（Ｖｏ）はダイオードと抵抗
（Ｒ１）で決まり、（４）式のようになる。 Ｖｏ＝ＶＤＤ−Ｖｄ ＝２．８−約０．７ ＝約２．１Ｖ ・・・（４） アクティブ時のＶｏとスタンバイ時のＶｏは０．４Ｖ程
度異なるが、出力電圧はＣＭＯＳ負荷回路１の電源電圧
になるため、出力電圧が２．１Ｖ程度であれば、ＣＭＯ
Ｓ負荷回路内のデータは保持されリセットされることは
ない。
の動作を説明する。まず、回路がアクティブ状態の場
合、定電流源Ｉ１とＩ２に定電流が流れるため、抵抗Ｒ
７に参照電圧ＶＲＥＦ（２．０Ｖ）が発生する。ＭＯＳ
２がオン、ＭＯＳ３がオフになっているため、オペアン
プが動作して、抵抗Ｒ２とＲ３間はＶＲＥＦと同電位の
２．０Ｖとなる。出力電圧（Ｖｏ）は、ＭＯＳ２のオン
抵抗をゼロと近似すると、（３）式のようになる。 Ｖｏ＝ＶＲＥＦ×（Ｒ２＋Ｒ３）／Ｒ３ ＝２．０×（１２．５ｋ＋５０ｋ）／５０ｋ ＝２．５Ｖ ・・・（３） また、スタンバイ状態の場合、定電流源Ｉ１とＩ２に電
流が流れず、ＭＯＳ２がオフ、ＭＯＳ３がオンになるた
め、オペアンプが動作していない状態となる。ＭＯＳ１
のゲート電圧はＶＤＤ（２．８Ｖ）となり、ＭＯＳ１も
オフになるため、出力電圧（Ｖｏ）はダイオードと抵抗
（Ｒ１）で決まり、（４）式のようになる。 Ｖｏ＝ＶＤＤ−Ｖｄ ＝２．８−約０．７ ＝約２．１Ｖ ・・・（４） アクティブ時のＶｏとスタンバイ時のＶｏは０．４Ｖ程
度異なるが、出力電圧はＣＭＯＳ負荷回路１の電源電圧
になるため、出力電圧が２．１Ｖ程度であれば、ＣＭＯ
Ｓ負荷回路内のデータは保持されリセットされることは
ない。
【００１７】アクティブ状態からスタンバイ状態に切り
替わる瞬間に、ＣＭＯＳ負荷回路１が電圧降圧回路より
も遅れてスタンバイ状態になった場合、電圧降圧回路が
スタンバイ状態なのにＣＭＯＳ負荷電流は流れるが、本
実施の形態における電圧降圧回路ではダイオードＤｉ１
に流れるため、図３のように、出力電圧の変動は０．１
Ｖ程度であり、過渡的にも出力電圧はゼロ付近にまで落
ちることがない。従って、切り替わりの瞬間でも、ＣＭ
ＯＳ負荷回路内のデータは保持されリセットされること
はない。
替わる瞬間に、ＣＭＯＳ負荷回路１が電圧降圧回路より
も遅れてスタンバイ状態になった場合、電圧降圧回路が
スタンバイ状態なのにＣＭＯＳ負荷電流は流れるが、本
実施の形態における電圧降圧回路ではダイオードＤｉ１
に流れるため、図３のように、出力電圧の変動は０．１
Ｖ程度であり、過渡的にも出力電圧はゼロ付近にまで落
ちることがない。従って、切り替わりの瞬間でも、ＣＭ
ＯＳ負荷回路内のデータは保持されリセットされること
はない。
【００１８】また、ダイオードＤｉ１に定常的に流す電
流は、ごく僅かでもダイオードは導通するので、本実施
の形態では、抵抗Ｒ１を２５００ｋΩとしている。Ｒ１
を高抵抗にできるため、図３のように、アクティブ時は
約１００μＡ流れている電圧降圧回路においても、スタ
ンバイ時は消費電流を１μＡ以下にすることができる。
流は、ごく僅かでもダイオードは導通するので、本実施
の形態では、抵抗Ｒ１を２５００ｋΩとしている。Ｒ１
を高抵抗にできるため、図３のように、アクティブ時は
約１００μＡ流れている電圧降圧回路においても、スタ
ンバイ時は消費電流を１μＡ以下にすることができる。
【００１９】このように、本実施の形態によれば、スタ
ンバイ時でもＣＭＯＳ負荷回路のデータ保持動作を確保
しつつ、低消費電力化を実現している。
ンバイ時でもＣＭＯＳ負荷回路のデータ保持動作を確保
しつつ、低消費電力化を実現している。
【００２０】
【発明の効果】以上説明したように、本発明の請求項１
に記載の電圧降圧回路によれば、スタンバイ時に導通す
るダイオードを電源接続端子と出力端子間に挿入し、ま
た、出力端子と接地間に抵抗を挿入しているため、スタ
ンバイ状態への切り替わりの瞬間にＣＭＯＳ負荷回路に
負荷電流が流れたとしても、その電流はダイオードに流
れるので、出力電圧の変動は僅かであり、ＣＭＯＳ負荷
回路の低消費電力化を図りつつ、ＣＭＯＳ負荷回路のデ
ータ保持動作を確保することができる。
に記載の電圧降圧回路によれば、スタンバイ時に導通す
るダイオードを電源接続端子と出力端子間に挿入し、ま
た、出力端子と接地間に抵抗を挿入しているため、スタ
ンバイ状態への切り替わりの瞬間にＣＭＯＳ負荷回路に
負荷電流が流れたとしても、その電流はダイオードに流
れるので、出力電圧の変動は僅かであり、ＣＭＯＳ負荷
回路の低消費電力化を図りつつ、ＣＭＯＳ負荷回路のデ
ータ保持動作を確保することができる。
【００２１】また、本発明の請求項２に記載の電圧降圧
回路によれば、スタンバイ時にオフになるＮｃｈ−ＭＯ
Ｓトランジスタを用いて、スタンバイ状態でのオペアン
プ回路の電流を流れなくしているため、出力端子と接地
間に挿入している抵抗を高抵抗値とすれば、スタンバイ
時は、その高抵抗にだけ電流が流れるので、電圧降圧回
路自体の消費電力も大幅に抑えることができる。
回路によれば、スタンバイ時にオフになるＮｃｈ−ＭＯ
Ｓトランジスタを用いて、スタンバイ状態でのオペアン
プ回路の電流を流れなくしているため、出力端子と接地
間に挿入している抵抗を高抵抗値とすれば、スタンバイ
時は、その高抵抗にだけ電流が流れるので、電圧降圧回
路自体の消費電力も大幅に抑えることができる。
【図１】本発明の一実施の形態における電圧降圧回路の
ブロック図
ブロック図
【図２】図１の詳細回路図
【図３】本発明一実施の形態における電圧降圧回路の動
作波形図
作波形図
【図４】従来の電圧降圧回路のブロック図
【図５】従来の電圧降圧回路の動作波形図
１ ＣＭＯＳ負荷回路
２ 出力端子
３ 電源接続端子
４ スタンバイ制御端子
５ 信号発生回路
６ オペアンプ
７ 参照電圧発生回路
８ バイアス電圧発生回路
Ｄｉ１ ダイオード
ＭＯＳ１ Ｐｃｈ−ＭＯＳトランジスタ
ＭＯＳ２ Ｎｃｈ−ＭＯＳトランジスタ
Ｒ１，Ｒ２，Ｒ３ 抵抗
Ｃ１ コンデンサ
─────────────────────────────────────────────────────
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０３Ｋ 17/16
Ｆターム(参考） 5F038 BB05 BB08 EZ20
5H420 BB12 CC02 DD02 EA14 EA24
EA39 EB15 EB37 FF03 FF25
NA12 NA17 NB02 NB12 NC02
NC03 NC12 NC23 NC26 NC32
NC38 NE02 NE26 NE27
5H430 BB05 BB09 BB11 EE04 EE12
FF04 FF13 GG08 GG09 HH03
KK16
5J055 AX12 AX27 BX16 CX27 DX22
DX56 EX07 EY01 EY10 EY12
EY21 EZ03 EZ09 EZ61 FX05
FX38 GX01 GX02
Claims (2)
- 【請求項１】 ＣＭＯＳ負荷回路（１）が接続される出
力端子（２）と電源接続端子（３）との間に接続され、
スタンバイ時のみ導通するダイオード（Ｄｉ１）とＰｃ
ｈ−ＭＯＳトランジスタ（ＭＯＳ１）からなる並列回路
と、 前記出力端子（２）と接地との間に接続され、前記ダイ
オード（Ｄｉ１）に定常電流を流すための第１の抵抗
（Ｒ１）と第２の抵抗（Ｒ２），第３の抵抗（Ｒ３）お
よびスタンバイ時にオフになるＮｃｈ−ＭＯＳトランジ
スタ（ＭＯＳ２）の直列回路からなる並列回路と、 スタンバイ制御端子（４）から印加される電圧により電
源電圧あるいは０Ｖを発生する信号発生回路（５）と、 前記信号発生回路（５）により制御され、出力端が前記
Ｐｃｈ−ＭＯＳトランジスタ（ＭＯＳ１）のゲートに接
続されるとともに、一方の入力端が前記第２の抵抗（Ｒ
２）と第３の抵抗（Ｒ３）の接続点に接続され、前記Ｐ
ｃｈ−ＭＯＳトランジスタ（ＭＯＳ１）を制御して出力
電圧を発生させるオペアンプ（６）と、 前記オペアンプ（６）の他方の入力端に接続され、参照
電圧を発生する参照電圧発生回路（７）と、 前記オペアンプ（６）および参照電圧発生回路（７）の
定電流値を決めるバイアス電圧発生回路（８）と、 前記オペアンプ（６）の出力端と前記Ｐｃｈ−ＭＯＳト
ランジスタ（ＭＯＳ１）のドレインとの間に接続され前
記オペアンプの位相を補償するためのコンデンサ（Ｃ
１）とを備えていることを特徴とする電圧降圧回路。 - 【請求項２】 第1の抵抗（Ｒ１）は、高抵抗値を有す
ることを特徴とする請求項１記載の電圧降圧回路。
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