JP2002287833A - 定電圧電源 - Google Patents
定電圧電源Info
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Abstract
(57)【要約】
【課題】 負荷の状態に応じてＶＲで消費する電流を制
御することができる定電圧電源を提供する。 【解決手段】 高速ＶＲ５ａと低速ＶＲ５ｂはトランジ
スタのサイズは異なるが同じ構成をもち、高速ＶＲ５ａ
では電流供給能力が大きいトランジスタのサイズが用い
られている。高速ＶＲ５ａと低速ＶＲ５ｂの出力端子１
５ａ，１５ｂは、切替え手段１７を介して、負荷３に接
続される。負荷３は、消費電流が数十ｍＡのアクティブ
モードと数十μＡのスリープモードの切替えを有する。
負荷３には、切替え手段１７に切替え信号を出力する切
替え論理回路（切替えＬＯＧＩＣ）１９が接続されてお
り、切替え論理回路１９は負荷３がアクティブモードの
ときは高速ＶＲ５ａ、負荷３がスリープモードのときは
低速ＶＲ５ｂを選択する。
御することができる定電圧電源を提供する。 【解決手段】 高速ＶＲ５ａと低速ＶＲ５ｂはトランジ
スタのサイズは異なるが同じ構成をもち、高速ＶＲ５ａ
では電流供給能力が大きいトランジスタのサイズが用い
られている。高速ＶＲ５ａと低速ＶＲ５ｂの出力端子１
５ａ，１５ｂは、切替え手段１７を介して、負荷３に接
続される。負荷３は、消費電流が数十ｍＡのアクティブ
モードと数十μＡのスリープモードの切替えを有する。
負荷３には、切替え手段１７に切替え信号を出力する切
替え論理回路（切替えＬＯＧＩＣ）１９が接続されてお
り、切替え論理回路１９は負荷３がアクティブモードの
ときは高速ＶＲ５ａ、負荷３がスリープモードのときは
低速ＶＲ５ｂを選択する。
Description
【０００１】
【発明の属する技術分野】本発明は、定電圧電源に関
し、特に、動作状態と待機状態との切替えを有する負荷
に電源を供給する定電圧電源に関するものである。
し、特に、動作状態と待機状態との切替えを有する負荷
に電源を供給する定電圧電源に関するものである。
【０００２】
【従来の技術】携帯電話等の電源として、定電圧回路
（Voltage Regulator、以下、ＶＲと略記する）を備え
て安定した電圧を供給する定電圧電源が使用されてい
る。定電圧電源は、ＰＳＲＲ（リップル除去率）及び負
荷過渡応答性を向上させるべく、消費電流が大きい定電
圧回路（高速ＶＲ）を備えている。
（Voltage Regulator、以下、ＶＲと略記する）を備え
て安定した電圧を供給する定電圧電源が使用されてい
る。定電圧電源は、ＰＳＲＲ（リップル除去率）及び負
荷過渡応答性を向上させるべく、消費電流が大きい定電
圧回路（高速ＶＲ）を備えている。
【０００３】
【発明が解決しようとする課題】そのため、例えば携帯
電話など、負荷がアクティブモード（動作状態）とスリ
ープモード（待機状態）とを有する機器に適用された場
合、高いＰＳＲＲ及び負荷過渡応答性を必要としないス
リープモードでは消費電流の無駄が大きくなる。本発明
は消費電流の無駄を抑えることのできる定電圧電源を提
供することを目的とするものである。
電話など、負荷がアクティブモード（動作状態）とスリ
ープモード（待機状態）とを有する機器に適用された場
合、高いＰＳＲＲ及び負荷過渡応答性を必要としないス
リープモードでは消費電流の無駄が大きくなる。本発明
は消費電流の無駄を抑えることのできる定電圧電源を提
供することを目的とするものである。
【０００４】
【課題を解決するための手段】本発明では、高速ＶＲ
と、ＰＳＲＲ及び負荷過渡応答性は劣るが、消費電流を
抑制したＶＲ（低速ＶＲ）とを備え、負荷の状態に応じ
てＶＲを切り替えるようにした。
と、ＰＳＲＲ及び負荷過渡応答性は劣るが、消費電流を
抑制したＶＲ（低速ＶＲ）とを備え、負荷の状態に応じ
てＶＲを切り替えるようにした。
【０００５】すなわち、本発明は、第１のオペアンプの
一方の入力端子に基準電圧を印加し、他方の入力端子に
は出力電圧を分圧した電圧を印加し、第１のオペアンプ
の出力により、第１のオペアンプの出力端子に接続され
た第１の出力トランジスタを制御する第１の定電圧回路
と、第２のオペアンプの一方の入力端子に基準電圧を印
加し、他方の入力端子には出力電圧を分圧した電圧を印
加し、第２のオペアンプの出力により、第２のオペアン
プの出力端子に接続された第２の出力トランジスタを制
御する第２の定電圧回路と、第１の定電圧回路と第２の
定電圧回路とを切り替える切替え手段とを備え、第２の
定電圧回路は第１の定電圧回路に比べて消費電流が少な
くなるように構成されたものである。
一方の入力端子に基準電圧を印加し、他方の入力端子に
は出力電圧を分圧した電圧を印加し、第１のオペアンプ
の出力により、第１のオペアンプの出力端子に接続され
た第１の出力トランジスタを制御する第１の定電圧回路
と、第２のオペアンプの一方の入力端子に基準電圧を印
加し、他方の入力端子には出力電圧を分圧した電圧を印
加し、第２のオペアンプの出力により、第２のオペアン
プの出力端子に接続された第２の出力トランジスタを制
御する第２の定電圧回路と、第１の定電圧回路と第２の
定電圧回路とを切り替える切替え手段とを備え、第２の
定電圧回路は第１の定電圧回路に比べて消費電流が少な
くなるように構成されたものである。
【０００６】低速ＶＲでは、消費電流の抑制によりＰＳ
ＲＲや負荷過渡応答性は低下するが、負荷がスリープモ
ードでは問題はない。定電圧回路の消費電流を負荷が動
作状態のときは大きくし、負荷が待機状態のときは小さ
くするようにしたので、消費電流を抑制することができ
る。
ＲＲや負荷過渡応答性は低下するが、負荷がスリープモ
ードでは問題はない。定電圧回路の消費電流を負荷が動
作状態のときは大きくし、負荷が待機状態のときは小さ
くするようにしたので、消費電流を抑制することができ
る。
【０００７】
【発明の実施の形態】第１の定電圧回路と第２の定電圧
回路の消費電流を異ならせるために、第１のオペアンプ
と第２のオペアンプは同じ回路構成をなし、第１のオペ
アンプは第２のオペアンプよりも電流供給能力の大きい
トランジスタを使用していることが好ましい。その結
果、第１のオペアンプ及び第２のオペアンプ、ひいては
定電圧電源の構成が簡単になる。
回路の消費電流を異ならせるために、第１のオペアンプ
と第２のオペアンプは同じ回路構成をなし、第１のオペ
アンプは第２のオペアンプよりも電流供給能力の大きい
トランジスタを使用していることが好ましい。その結
果、第１のオペアンプ及び第２のオペアンプ、ひいては
定電圧電源の構成が簡単になる。
【０００８】また、第１の定電圧回路と第２の定電圧回
路の消費電流を異ならせるために、第１のオペアンプは
第２のオペアンプに比べて出力段に電流供給能力の大き
いバッファトランジスタを備えていることが好ましい。
その結果、第１のオペアンプと第２のオペアンプはバッ
ファトランジスタを除いた部分を同一とすることができ
るので、製造が容易になる。
路の消費電流を異ならせるために、第１のオペアンプは
第２のオペアンプに比べて出力段に電流供給能力の大き
いバッファトランジスタを備えていることが好ましい。
その結果、第１のオペアンプと第２のオペアンプはバッ
ファトランジスタを除いた部分を同一とすることができ
るので、製造が容易になる。
【０００９】第１の定電圧回路及び第２の定電圧回路に
はそれぞれ貫通電流を断続する断続回路が設けられてお
り、負荷が動作状態のときは第１の定電圧回路の断続回
路がオン、第２の定電圧回路の断続回路がオフとなり、
負荷が待機状態のときは第１の定電圧回路の断続回路が
オフ、第２の定電圧回路の断続回路がオンとなるように
制御されることが好ましい。その結果、第１、第２の定
電圧回路の非選択時における消費電流をさらに抑制する
ことができる。
はそれぞれ貫通電流を断続する断続回路が設けられてお
り、負荷が動作状態のときは第１の定電圧回路の断続回
路がオン、第２の定電圧回路の断続回路がオフとなり、
負荷が待機状態のときは第１の定電圧回路の断続回路が
オフ、第２の定電圧回路の断続回路がオンとなるように
制御されることが好ましい。その結果、第１、第２の定
電圧回路の非選択時における消費電流をさらに抑制する
ことができる。
【００１０】
【実施例】本発明の第１の実施例を図１を参照して説明
する。電源１からの電源を負荷３に安定して供給すべ
く、高速ＶＲ５ａと低速ＶＲ５ｂが設けられている。例
えば高速ＶＲ５ａと低速ＶＲ５ｂはトランジスタのサイ
ズは異なるが同じ構成をもち、高速ＶＲ５ａでは電流供
給能力が大きいトランジスタのサイズが用いられてい
る。高速ＶＲ５ａと低速ＶＲ５ｂは、電源１が接続され
る入力端子（Ｖｂａｔ）７ａ又は７ｂ、基準電圧部（Ｖ
ｒｅｆ）９ａ又は９ｂ、オペアンプ（ＯＰＡＭＰ）１１
ａ又は１１ｂ、ＰチャネルＭＯＳトランジスタからなる
出力トランジスタ（ＤＲＶ）１３ａ又は１３ｂ、分圧抵
抗Ｒ１，Ｒ２又はＲ３，Ｒ４及び出力端子（Ｖｏｕｔ）
１５ａ又は１５ｂを備えている。
する。電源１からの電源を負荷３に安定して供給すべ
く、高速ＶＲ５ａと低速ＶＲ５ｂが設けられている。例
えば高速ＶＲ５ａと低速ＶＲ５ｂはトランジスタのサイ
ズは異なるが同じ構成をもち、高速ＶＲ５ａでは電流供
給能力が大きいトランジスタのサイズが用いられてい
る。高速ＶＲ５ａと低速ＶＲ５ｂは、電源１が接続され
る入力端子（Ｖｂａｔ）７ａ又は７ｂ、基準電圧部（Ｖ
ｒｅｆ）９ａ又は９ｂ、オペアンプ（ＯＰＡＭＰ）１１
ａ又は１１ｂ、ＰチャネルＭＯＳトランジスタからなる
出力トランジスタ（ＤＲＶ）１３ａ又は１３ｂ、分圧抵
抗Ｒ１，Ｒ２又はＲ３，Ｒ４及び出力端子（Ｖｏｕｔ）
１５ａ又は１５ｂを備えている。
【００１１】高速ＶＲ５ａのオペアンプ１１ａでは、出
力端子が出力トランジスタ１３ａのゲート電極に接続さ
れ、反転入力端子に基準電圧部９ａから基準電圧Ｖｒｅ
ｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを抵
抗Ｒ１とＲ２で分圧した電圧が印加され、出力電圧Ｖｏ
ｕｔが抵抗Ｒ１とＲ２により分圧された電圧が基準電圧
に等しくなるように制御される。破線でそれぞれ囲まれ
た高速ＶＲ５ａと低速ＶＲ５ｂは、別々のチップ上に形
成されている。
力端子が出力トランジスタ１３ａのゲート電極に接続さ
れ、反転入力端子に基準電圧部９ａから基準電圧Ｖｒｅ
ｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを抵
抗Ｒ１とＲ２で分圧した電圧が印加され、出力電圧Ｖｏ
ｕｔが抵抗Ｒ１とＲ２により分圧された電圧が基準電圧
に等しくなるように制御される。破線でそれぞれ囲まれ
た高速ＶＲ５ａと低速ＶＲ５ｂは、別々のチップ上に形
成されている。
【００１２】高速ＶＲ５ａと低速ＶＲ５ｂの出力端子１
５ａ，１５ｂは、切替え手段１７を介して、負荷３に接
続される。負荷３は、消費電流が数十ｍＡのアクティブ
モードと数十μＡのスリープモードの切替えを有する。
負荷３には、切替え手段１７に切替え信号を出力する切
替え論理回路（切替えＬＯＧＩＣ）１９が接続されてい
る。切替え論理回路１９は、負荷３がアクティブモード
のときには切替え信号”Ｈ”を、スリープモードのとき
には切替え信号”Ｌ”を切替え手段１７に出力する。切
替え手段１７は、切替え信号”Ｈ”が入力されると高速
ＶＲ５ａの出力端子１５ａと負荷３を接続し、切替え信
号”Ｌ”が入力されると低速ＶＲ５ａの出力端子１５ｂ
と負荷３を接続する。このようにして、負荷３の状態に
応じて高速ＶＲ５ａ又は低速ＶＲ５ｂを選択する。高速
ＶＲ５ａ及び低速ＶＲ５ｂは非選択時にはスタンバイ状
態になり、そのときの消費電流は１μＡ以下である。
５ａ，１５ｂは、切替え手段１７を介して、負荷３に接
続される。負荷３は、消費電流が数十ｍＡのアクティブ
モードと数十μＡのスリープモードの切替えを有する。
負荷３には、切替え手段１７に切替え信号を出力する切
替え論理回路（切替えＬＯＧＩＣ）１９が接続されてい
る。切替え論理回路１９は、負荷３がアクティブモード
のときには切替え信号”Ｈ”を、スリープモードのとき
には切替え信号”Ｌ”を切替え手段１７に出力する。切
替え手段１７は、切替え信号”Ｈ”が入力されると高速
ＶＲ５ａの出力端子１５ａと負荷３を接続し、切替え信
号”Ｌ”が入力されると低速ＶＲ５ａの出力端子１５ｂ
と負荷３を接続する。このようにして、負荷３の状態に
応じて高速ＶＲ５ａ又は低速ＶＲ５ｂを選択する。高速
ＶＲ５ａ及び低速ＶＲ５ｂは非選択時にはスタンバイ状
態になり、そのときの消費電流は１μＡ以下である。
【００１３】このように、負荷３がアクティブモードの
ときは高速ＶＲ５ａを選択し、スリープモードのときは
低速ＶＲ５ｂを選択することにより、消費電流を抑制す
ることができる。図１の構成において、高速ＶＲ５ａ、
低速ＶＲ５ｂ及び切替え手段１７を１チップに搭載する
こともできる。また、高速ＶＲ５ａと低速ＶＲ５ｂにそ
れぞれ断続回路を設け、負荷３がアクティブモードのと
きには高速ＶＲ５ａの断続回路がオン、低速ＶＲ５ｂの
断続回路がオフとなり、負荷３がスリープモードのとき
には高速ＶＲ５ａの断続回路がオフ、低速ＶＲ５ｂの断
続回路がオンとなるように断続回路を切り替えるように
してもよい。
ときは高速ＶＲ５ａを選択し、スリープモードのときは
低速ＶＲ５ｂを選択することにより、消費電流を抑制す
ることができる。図１の構成において、高速ＶＲ５ａ、
低速ＶＲ５ｂ及び切替え手段１７を１チップに搭載する
こともできる。また、高速ＶＲ５ａと低速ＶＲ５ｂにそ
れぞれ断続回路を設け、負荷３がアクティブモードのと
きには高速ＶＲ５ａの断続回路がオン、低速ＶＲ５ｂの
断続回路がオフとなり、負荷３がスリープモードのとき
には高速ＶＲ５ａの断続回路がオフ、低速ＶＲ５ｂの断
続回路がオンとなるように断続回路を切り替えるように
してもよい。
【００１４】図１の実施例では、トランジスタのサイズ
を変えることにより高速ＶＲ５ａと低速ＶＲ５ｂのＰＳ
ＲＲ及び負荷過渡特性を設定しているが、本発明はこれ
に限定されるものではなく、分圧抵抗（帰還抵抗）Ｒ
１，Ｒ２とＲ３，Ｒ４の抵抗値の設定により高速ＶＲ５
ａと低速ＶＲ５ｂの消費電流、すなわちＰＳＲＲ及び負
荷過渡特性を設定するようにしてもよい。これにより、
スリープモード（待機状態）の出力電圧を変化させるこ
とができる。
を変えることにより高速ＶＲ５ａと低速ＶＲ５ｂのＰＳ
ＲＲ及び負荷過渡特性を設定しているが、本発明はこれ
に限定されるものではなく、分圧抵抗（帰還抵抗）Ｒ
１，Ｒ２とＲ３，Ｒ４の抵抗値の設定により高速ＶＲ５
ａと低速ＶＲ５ｂの消費電流、すなわちＰＳＲＲ及び負
荷過渡特性を設定するようにしてもよい。これにより、
スリープモード（待機状態）の出力電圧を変化させるこ
とができる。
【００１５】また、高速ＶＲ５ａのオペアンプ１１ａと
低速ＶＲ５ｂのオペアンプ１１ｂの回路構成を異ならせ
ることによりＰＳＲＲ及び負荷過渡特性を設定すること
もできる。図２にその例を示す。
低速ＶＲ５ｂのオペアンプ１１ｂの回路構成を異ならせ
ることによりＰＳＲＲ及び負荷過渡特性を設定すること
もできる。図２にその例を示す。
【００１６】図２はオペアンプを示し、（Ａ）は高速Ｖ
Ｒ５ａ用のもの、（Ｂ）は低速ＶＲ５ｂ用のものを示
す。これらのオペアンプを備えた定電圧電源の他の部分
の構成は図１の実施例と同じである。ただし、本発明を
構成するオペアンプはこれに限定されるものではなく、
差動増幅回路を含むものであれば適用することができ
る。
Ｒ５ａ用のもの、（Ｂ）は低速ＶＲ５ｂ用のものを示
す。これらのオペアンプを備えた定電圧電源の他の部分
の構成は図１の実施例と同じである。ただし、本発明を
構成するオペアンプはこれに限定されるものではなく、
差動増幅回路を含むものであれば適用することができ
る。
【００１７】（Ａ）を参照して高速ＶＲ５ａ用のオペア
ンプについて説明する。一対の差動入力用ＮＭＯＳトラ
ンジスタＮＣＨ３，ＮＣＨ４のドレインがそれぞれＰＭ
ＯＳトランジスタＰＣＨ１，ＰＣＨ２を介して電源１に
接続されている。ＰＭＯＳトランジスタＰＣＨ１，ＰＣ
Ｈ２のゲート電極が相互に接続され、いずれか一方の入
力用ＮＭＯＳトランジスタ、例えばＮＣＨ３のドレイン
に接続されることにより、ＰＭＯＳトランジスタＰＣＨ
１，ＰＣＨ２が負荷の役割を果たしている。入力用ＮＭ
ＯＳトランジスタＮＣＨ３のゲート電極には基準電圧部
９ａの電位が入力され、入力用ＮＭＯＳトランジスタＮ
ＣＨ４のゲート電極には帰還抵抗電位（分圧抵抗Ｒ１，
Ｒ２による電位）が入力される。入力用ＮＭＯＳトラン
ジスタＮＣＨ３，ＮＣＨ４のソースは相互に接続され、
ＮＭＯＳトランジスタＮＣＨ７を介してグラウンド又は
断続回路に接続されている。ＮＭＯＳトランジスタＮＣ
Ｈ７のゲート電極は基準電圧部９ａに接続されている。
ンプについて説明する。一対の差動入力用ＮＭＯＳトラ
ンジスタＮＣＨ３，ＮＣＨ４のドレインがそれぞれＰＭ
ＯＳトランジスタＰＣＨ１，ＰＣＨ２を介して電源１に
接続されている。ＰＭＯＳトランジスタＰＣＨ１，ＰＣ
Ｈ２のゲート電極が相互に接続され、いずれか一方の入
力用ＮＭＯＳトランジスタ、例えばＮＣＨ３のドレイン
に接続されることにより、ＰＭＯＳトランジスタＰＣＨ
１，ＰＣＨ２が負荷の役割を果たしている。入力用ＮＭ
ＯＳトランジスタＮＣＨ３のゲート電極には基準電圧部
９ａの電位が入力され、入力用ＮＭＯＳトランジスタＮ
ＣＨ４のゲート電極には帰還抵抗電位（分圧抵抗Ｒ１，
Ｒ２による電位）が入力される。入力用ＮＭＯＳトラン
ジスタＮＣＨ３，ＮＣＨ４のソースは相互に接続され、
ＮＭＯＳトランジスタＮＣＨ７を介してグラウンド又は
断続回路に接続されている。ＮＭＯＳトランジスタＮＣ
Ｈ７のゲート電極は基準電圧部９ａに接続されている。
【００１８】バッファ回路を構成するＰＭＯＳトランジ
スタＰＣＨ８が設けられており、そのソースが電源１に
接続されている。ＰＭＯＳトランジスタＰＣＨ８のゲー
ト電極はＰＭＯＳトランジスタＰＣＨ２、ＮＭＯＳトラ
ンジスタＮＣＨ４間の接続点ＮＯＤＥ１に接続されてい
る。ＰＭＯＳトランジスタＰＣＨ８のドレインは、ＮＭ
ＯＳトランジスタＮＣＨ９を介してグラウンド又は断続
回路に接続され、ＮＭＯＳトランジスタＮＣＨ９のゲー
ト電極は基準電圧部９ａに接続されている。ＰＭＯＳト
ランジスタＰＣＨ８とＮＭＯＳトランジスタＮＣＨ９の
接続点ＮＯＤＥ２がこのオペアンプの出力端子となって
出力トランジスタ１３ａに接続されている。
スタＰＣＨ８が設けられており、そのソースが電源１に
接続されている。ＰＭＯＳトランジスタＰＣＨ８のゲー
ト電極はＰＭＯＳトランジスタＰＣＨ２、ＮＭＯＳトラ
ンジスタＮＣＨ４間の接続点ＮＯＤＥ１に接続されてい
る。ＰＭＯＳトランジスタＰＣＨ８のドレインは、ＮＭ
ＯＳトランジスタＮＣＨ９を介してグラウンド又は断続
回路に接続され、ＮＭＯＳトランジスタＮＣＨ９のゲー
ト電極は基準電圧部９ａに接続されている。ＰＭＯＳト
ランジスタＰＣＨ８とＮＭＯＳトランジスタＮＣＨ９の
接続点ＮＯＤＥ２がこのオペアンプの出力端子となって
出力トランジスタ１３ａに接続されている。
【００１９】この高速ＶＲ５ａ用のオペアンプの動作を
説明する。帰還抵抗入力の電圧、すなわちＮＭＯＳトラ
ンジスタＮＣＨ４のゲート電圧が上がると、ＮＭＯＳト
ランジスタＮＣＨ４を流れる電流量が増加し、接続点Ｎ
ＯＤＥ１の電圧が下がり、ＰＭＯＳトランジスタＰＣＨ
８のゲート電圧が下がり、ＰＭＯＳトランジスタＰＣＨ
８を流れる電流量が増加し、接続点ＮＯＤＥ２での電流
量も増加する。ここで、ＮＭＯＳトランジスタＮＣＨ９
のゲート電圧は基準電圧部９ａからの一定電位であり、
ＮＭＯＳトランジスタＮＣＨ９のオン抵抗は一定なの
で、接続点ＮＯＤＥ２において電流量が増加すると電圧
が上昇する。すなわち、帰還抵抗入力の電圧が上がると
オペアンプの出力も上がる。
説明する。帰還抵抗入力の電圧、すなわちＮＭＯＳトラ
ンジスタＮＣＨ４のゲート電圧が上がると、ＮＭＯＳト
ランジスタＮＣＨ４を流れる電流量が増加し、接続点Ｎ
ＯＤＥ１の電圧が下がり、ＰＭＯＳトランジスタＰＣＨ
８のゲート電圧が下がり、ＰＭＯＳトランジスタＰＣＨ
８を流れる電流量が増加し、接続点ＮＯＤＥ２での電流
量も増加する。ここで、ＮＭＯＳトランジスタＮＣＨ９
のゲート電圧は基準電圧部９ａからの一定電位であり、
ＮＭＯＳトランジスタＮＣＨ９のオン抵抗は一定なの
で、接続点ＮＯＤＥ２において電流量が増加すると電圧
が上昇する。すなわち、帰還抵抗入力の電圧が上がると
オペアンプの出力も上がる。
【００２０】帰還抵抗入力の電圧、すなわちＮＭＯＳト
ランジスタＮＣＨ４のゲート電圧が下がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が減少し、接続点
ＮＯＤＥ１の電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ８のゲート電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ８を流れる電流量が減少し、接続点ＮＯＤＥ２での電
流量も減少する。ＮＭＯＳトランジスタＮＣＨ９のオン
抵抗は一定なので、接続点ＮＯＤＥ２において電流量が
減少すると電圧が下がる。すなわち、帰還抵抗入力の電
圧が下がるとオペアンプの出力も下がる。
ランジスタＮＣＨ４のゲート電圧が下がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が減少し、接続点
ＮＯＤＥ１の電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ８のゲート電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ８を流れる電流量が減少し、接続点ＮＯＤＥ２での電
流量も減少する。ＮＭＯＳトランジスタＮＣＨ９のオン
抵抗は一定なので、接続点ＮＯＤＥ２において電流量が
減少すると電圧が下がる。すなわち、帰還抵抗入力の電
圧が下がるとオペアンプの出力も下がる。
【００２１】次に、（Ｂ）を参照して低速ＶＲ５ｂ用の
オペアンプについて説明する。ＰＭＯＳトランジスタＰ
ＣＨ１，ＰＣＨ２及びＮＭＯＳトランジスタＮＣＨ３，
ＮＣＨ４，ＮＣＨ７は（Ａ）のものと同じサイズで、同
様の構成で配置され接続されている。このオペアンプで
は、ＰＭＯＳトランジスタＰＣＨ１とＰＣＨ２のゲート
電極がＰＭＯＳトランジスタＰＣＨ２とＮＭＯＳトラン
ジスタＮＣＨ４の接続点ＮＯＤＥ３に接続され、ＰＭＯ
ＳトランジスタＰＣＨ１、ＮＭＯＳトランジスタＮＣＨ
３間に設けられた接続点ＮＯＤＥ４が出力端子となって
出力トランジスタ１３ｂに接続されている。このオペア
ンプでは（Ａ）におけるバッファ回路のＰＭＯＳトラン
ジスタＰＣＨ８とＮＭＯＳトランジスタＮＣＨ９は設け
られていない。
オペアンプについて説明する。ＰＭＯＳトランジスタＰ
ＣＨ１，ＰＣＨ２及びＮＭＯＳトランジスタＮＣＨ３，
ＮＣＨ４，ＮＣＨ７は（Ａ）のものと同じサイズで、同
様の構成で配置され接続されている。このオペアンプで
は、ＰＭＯＳトランジスタＰＣＨ１とＰＣＨ２のゲート
電極がＰＭＯＳトランジスタＰＣＨ２とＮＭＯＳトラン
ジスタＮＣＨ４の接続点ＮＯＤＥ３に接続され、ＰＭＯ
ＳトランジスタＰＣＨ１、ＮＭＯＳトランジスタＮＣＨ
３間に設けられた接続点ＮＯＤＥ４が出力端子となって
出力トランジスタ１３ｂに接続されている。このオペア
ンプでは（Ａ）におけるバッファ回路のＰＭＯＳトラン
ジスタＰＣＨ８とＮＭＯＳトランジスタＮＣＨ９は設け
られていない。
【００２２】この低速ＶＲ５ｂ用のオペアンプの動作を
説明する。帰還抵抗入力の電圧、すなわちＮＭＯＳトラ
ンジスタＮＣＨ４のゲート電圧が上がると、ＮＭＯＳト
ランジスタＮＣＨ４を流れる電流量が増加し、接続点Ｎ
ＯＤＥ３の電圧が下がり、ＰＭＯＳトランジスタＰＣＨ
１，ＰＣＨ２のゲート電圧が下がり、ＰＭＯＳトランジ
スタＰＣＨ１，ＰＣＨ２を流れる電流量が増加し、接続
点ＮＯＤＥ４での電流量が増加する。ここで、ＮＭＯＳ
トランジスタＮＣＨ３，ＮＣＨ７のゲート電圧は基準電
圧部９ｂからの一定電位であり、ＮＭＯＳトランジスタ
ＮＣＨ３，ＮＣＨ７のオン抵抗は一定なので、接続点Ｎ
ＯＤＥ４において電流量が増加すると電圧が上昇する。
すなわち、帰還抵抗入力の電圧が上がるとオペアンプの
出力も上がる。
説明する。帰還抵抗入力の電圧、すなわちＮＭＯＳトラ
ンジスタＮＣＨ４のゲート電圧が上がると、ＮＭＯＳト
ランジスタＮＣＨ４を流れる電流量が増加し、接続点Ｎ
ＯＤＥ３の電圧が下がり、ＰＭＯＳトランジスタＰＣＨ
１，ＰＣＨ２のゲート電圧が下がり、ＰＭＯＳトランジ
スタＰＣＨ１，ＰＣＨ２を流れる電流量が増加し、接続
点ＮＯＤＥ４での電流量が増加する。ここで、ＮＭＯＳ
トランジスタＮＣＨ３，ＮＣＨ７のゲート電圧は基準電
圧部９ｂからの一定電位であり、ＮＭＯＳトランジスタ
ＮＣＨ３，ＮＣＨ７のオン抵抗は一定なので、接続点Ｎ
ＯＤＥ４において電流量が増加すると電圧が上昇する。
すなわち、帰還抵抗入力の電圧が上がるとオペアンプの
出力も上がる。
【００２３】帰還抵抗入力の電圧、すなわちＮＭＯＳト
ランジスタＮＣＨ４のゲート電圧が下がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が減少し、接続点
ＮＯＤＥ３の電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ１，ＰＣＨ２のゲート電圧が上がり、ＰＭＯＳトラン
ジスタＰＣＨ１，ＰＣＨ２を流れる電流量が減少し、接
続点ＮＯＤＥ４での電流量が減少する。ＮＭＯＳトラン
ジスタＮＣＨ３，ＮＣＨ７のオン抵抗は一定なので接続
点ＮＯＤＥ４において電流量が減少すると電圧が下が
る。すなわち、帰還抵抗入力の電圧が下がるとオペアン
プの出力も下がる。
ランジスタＮＣＨ４のゲート電圧が下がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が減少し、接続点
ＮＯＤＥ３の電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ１，ＰＣＨ２のゲート電圧が上がり、ＰＭＯＳトラン
ジスタＰＣＨ１，ＰＣＨ２を流れる電流量が減少し、接
続点ＮＯＤＥ４での電流量が減少する。ＮＭＯＳトラン
ジスタＮＣＨ３，ＮＣＨ７のオン抵抗は一定なので接続
点ＮＯＤＥ４において電流量が減少すると電圧が下が
る。すなわち、帰還抵抗入力の電圧が下がるとオペアン
プの出力も下がる。
【００２４】（Ａ）に示す高速ＶＲ５ａ用のオペアンプ
と（Ｂ）に示す低速ＶＲ５ｂ用のオペアンプを比較する
と、高速ＶＲ５ａ用のオペアンプにはバッファ回路とし
てのＰＭＯＳトランジスタＰＣＨ８が備えられており、
帰還抵抗入力の変動に追従するＮＯＤＥ１における電位
の変動をＰＭＯＳトランジスタＰＣＨ８により増幅して
オペアンプ出力としている。これにより、高速ＶＲ５ａ
用のオペアンプは低速ＶＲ５ｂ用のオペアンプに比べて
ＰＳＲＲ及び負荷過渡特性を向上させている。ただし、
高速ＶＲ５ａ用のオペアンプの消費電流はＰＭＯＳトラ
ンジスタＰＣＨ８で消費される電流の分だけ、低速ＶＲ
５ｂ用のオペアンプに比べて大きくなる。
と（Ｂ）に示す低速ＶＲ５ｂ用のオペアンプを比較する
と、高速ＶＲ５ａ用のオペアンプにはバッファ回路とし
てのＰＭＯＳトランジスタＰＣＨ８が備えられており、
帰還抵抗入力の変動に追従するＮＯＤＥ１における電位
の変動をＰＭＯＳトランジスタＰＣＨ８により増幅して
オペアンプ出力としている。これにより、高速ＶＲ５ａ
用のオペアンプは低速ＶＲ５ｂ用のオペアンプに比べて
ＰＳＲＲ及び負荷過渡特性を向上させている。ただし、
高速ＶＲ５ａ用のオペアンプの消費電流はＰＭＯＳトラ
ンジスタＰＣＨ８で消費される電流の分だけ、低速ＶＲ
５ｂ用のオペアンプに比べて大きくなる。
【００２５】
【発明の効果】本発明では、高速ＶＲと、ＰＳＲＲ及び
負荷過渡応答性は劣るが、消費電流を抑制した低速ＶＲ
とを備え、負荷の状態に応じてＶＲを切り替えるように
し、定電圧回路の消費電流を負荷が動作状態のときは大
きくし、負荷が待機状態のときは小さくするようにした
ので、消費電流を抑制することができる。
負荷過渡応答性は劣るが、消費電流を抑制した低速ＶＲ
とを備え、負荷の状態に応じてＶＲを切り替えるように
し、定電圧回路の消費電流を負荷が動作状態のときは大
きくし、負荷が待機状態のときは小さくするようにした
ので、消費電流を抑制することができる。
【図１】 第１の実施例の定電圧電源を示す回路図であ
る。
る。
【図２】 実施例で使用できるオペアンプの構成例を示
す回路図であり、（Ａ）は高速電圧安定用のオペアン
プ、（Ｂ）は低速電圧安定用のオペアンプを示す。
す回路図であり、（Ａ）は高速電圧安定用のオペアン
プ、（Ｂ）は低速電圧安定用のオペアンプを示す。
１ 電源 ３ 負荷 ５ａ，５ｂ 定電圧回路（ＶＲ） ７ａ，７ｂ 入力端子 ９ａ，９ｂ 基準電圧部 １１ａ，１１ｂ オペアンプ １３ａ，１３ｂ 出力トランジスタ １５ａ，１５ｂ 出力端子 １７ 切替え手段 １９ 切替え論理回路 Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗 ＰＣＨ１，ＰＣＨ２ ＰＭＯＳトランジスタ ＮＣＨ３，ＮＣＨ４ 差動入力用ＮＭＯＳトランジ
スタ
スタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H430 BB01 BB09 CC05 EE06 EE09 FF01 HH01 JJ07 LB02
Claims (4)
- 【請求項１】 第１のオペアンプの一方の入力端子に基
準電圧を印加し、他方の入力端子には出力電圧を分圧し
た電圧を印加し、前記第１のオペアンプの出力により、
前記第１のオペアンプの出力端子に接続された第１の出
力トランジスタを制御する第１の定電圧回路と、 第２のオペアンプの一方の入力端子に基準電圧を印加
し、他方の入力端子には出力電圧を分圧した電圧を印加
し、前記第２のオペアンプの出力により、前記第２のオ
ペアンプの出力端子に接続された第２の出力トランジス
タを制御する第２の定電圧回路と、 前記第１の定電圧回路と前記第２の定電圧回路とを切り
替える切替え手段とを備え、 前記第２の定電圧回路は前記第１の定電圧回路に比べて
消費電流が少なくなるように構成されている定電圧電
源。 - 【請求項２】 第１のオペアンプと第２のオペアンプは
同じ回路構成をなし、第１のオペアンプは第２のオペア
ンプよりも電流供給能力の大きいトランジスタを使用し
ている請求項１に記載の定電圧電源。 - 【請求項３】 第１のオペアンプは第２のオペアンプに
比べて出力段に電流供給能力の大きいバッファトランジ
スタを備えている請求項１に記載の定電圧電源。 - 【請求項４】 第１の定電圧回路及び第２の定電圧回路
にはそれぞれ貫通電流を断続する断続回路が設けられて
おり、 前記負荷が動作状態のときは第１の定電圧回路の断続回
路がオン、第２の定電圧回路の断続回路がオフとなり、
前記負荷が待機状態のときは第１の定電圧回路の断続回
路がオフ、第２の定電圧回路の断続回路がオンとなるよ
うに制御される請求項１から３のいずれかに記載の定電
圧電源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002039010A JP2002287833A (ja) | 1999-08-06 | 2002-02-15 | 定電圧電源 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22451199 | 1999-08-06 | ||
| JP11-224511 | 1999-08-06 | ||
| JP2002039010A JP2002287833A (ja) | 1999-08-06 | 2002-02-15 | 定電圧電源 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000221725A Division JP3394509B2 (ja) | 1999-08-06 | 2000-07-24 | 定電圧電源 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002287833A true JP2002287833A (ja) | 2002-10-04 |
Family
ID=26526106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002039010A Pending JP2002287833A (ja) | 1999-08-06 | 2002-02-15 | 定電圧電源 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002287833A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100823413B1 (ko) | 2005-11-07 | 2008-04-17 | 산요덴키가부시키가이샤 | 레귤레이터 회로 |
| KR100832827B1 (ko) | 2006-02-01 | 2008-05-28 | 가부시키가이샤 리코 | 정전압 회로 |
| JP2009036562A (ja) * | 2007-07-31 | 2009-02-19 | Nohmi Bosai Ltd | 煙感知器 |
| US7531852B2 (en) | 2004-06-14 | 2009-05-12 | Denso Corporation | Electronic unit with a substrate where an electronic circuit is fabricated |
| KR20110035962A (ko) | 2009-09-29 | 2011-04-06 | 세이코 인스트루 가부시키가이샤 | 전압 조정기 |
| US8575904B2 (en) | 2008-01-11 | 2013-11-05 | Ricoh Company, Ltd. | Semiconductor device and manufacturing method thereof |
-
2002
- 2002-02-15 JP JP2002039010A patent/JP2002287833A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7531852B2 (en) | 2004-06-14 | 2009-05-12 | Denso Corporation | Electronic unit with a substrate where an electronic circuit is fabricated |
| KR100823413B1 (ko) | 2005-11-07 | 2008-04-17 | 산요덴키가부시키가이샤 | 레귤레이터 회로 |
| KR100832827B1 (ko) | 2006-02-01 | 2008-05-28 | 가부시키가이샤 리코 | 정전압 회로 |
| JP2009036562A (ja) * | 2007-07-31 | 2009-02-19 | Nohmi Bosai Ltd | 煙感知器 |
| US8575904B2 (en) | 2008-01-11 | 2013-11-05 | Ricoh Company, Ltd. | Semiconductor device and manufacturing method thereof |
| KR20110035962A (ko) | 2009-09-29 | 2011-04-06 | 세이코 인스트루 가부시키가이샤 | 전압 조정기 |
| JP2011096210A (ja) * | 2009-09-29 | 2011-05-12 | Seiko Instruments Inc | ボルテージレギュレータ |
| US8436603B2 (en) | 2009-09-29 | 2013-05-07 | Seiko Instruments Inc. | Voltage regulator operable to switch between a two-stage structure operation and a three-stage structure operation |
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