KR20010039334A

KR20010039334A - 저전압 연산 증폭 장치

Info

Publication number: KR20010039334A
Application number: KR1019990047694A
Authority: KR
Inventors: 박기남
Original assignee: 박종섭; 현대전자산업 주식회사
Priority date: 1999-10-30
Filing date: 1999-10-30
Publication date: 2001-05-15

Abstract

본 발명은 부궤환 구조의 자동 바이어스 입력 트랜지스터 회로부를 구비하여 영입력 전류를 줄이고 전류 효율을 극대화하고, 저전압 구동이 가능한 연산 증폭 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 저전압 연산 증폭 장치에 있어서, 다수의 바이어싱 트랜지스터와 연산 증폭기를 포함하여 부궤환 루프를 형성하는 제1 및 제2 자동 바이어스 입력 트랜지스터 회로부; 및 상기 제1 및 제2 자동 바이어스 입력 트랜지스터 회로부 각각에 전류 미러 구조로 연결되는 다수의 트랜지스터를 구비하는 전류 미러링 수단을 포함하며, 상기 제1 자동 바이어스 입력 트랜지스터 회로부는, 차동 쌍 구조로 연결되는 상기 바이어싱 트랜지스터의 동작에 응답하여 상기 제2 자동 바이어스 입력 트랜지스터 회로부로 제1 바이어스 전압을 공급하고, 상기 부궤환 루프를 통한 부궤환 동작으로 상기 제2 자동 바이어스 입력 트랜지스터 회로부의 제1 연산 증폭기의 정입력단 신호를 제어하고, 상기 제2 자동 바이어스 입력 트랜지스터 회로부는, 차동 쌍 구조로 연결되는 상기 바이어싱 트랜지스터의 동작에 응답하여 상기 제1 자동 바이어스 입력 트랜지스터 회로부로 제2 바이어스 전압을 공급하고, 상기 부궤환 루프를 통한 부궤환 동작으로 상기 제1 자동 바이어스 입력 트랜지스터 회로부의 제2 연산 증폭기의 정입력단 신호를 제어하도록 구성된다.

Description

저전압 연산 증폭 장치{OPERATIONAL TRANSCONDUCTANCE AMPLIFIER FOR LOW VOLTAGE}

본 발명은 연산 증폭 장치에 관한 것으로, 특히 부궤환 회로를 사용하는 AB급 OTA(Operational Transconductance Amplifier)에 관한 것이다.

일반적으로, 종래의 연산 증폭기는 A급 증폭기로 설계된다. 이때, 커패시티브 로드(capacitive load)가 작으면 별 문제가 없으나, 비교적 큰 사이즈의 커패시티브 로드를 구동해야 하는 OTA로 쓰일 경우에는 충분한 전류의 공급을 위해 영입력 전류(quiescent current)를 많이 흘리도록 설계해야하기 때문에, 밧데리(battery)로 작동하는 휴대용 장비의 집적 회로(IC)에 적합하지 않다.

이런 문제점을 해결하기 위하여 새로운 구조의 AB급 연산 증폭기가 많이 발표되었으나, 대부분이 소스-커플드(source-coupled) NMOS 및 PMOS 트랜지스터를 이용하거나 정궤환(positive feedback)을 이용하여 말단 전류(tail current)를 증가시키는 방법을 취하고 있다. 상기와 같이 제안된 종래 기술의 문제점을 살펴보면, 전자의 경우, 즉 소스-커플드 NMOS 트랜지스터 및 PMOS 트랜지스터를 이용하는 경우에는 적층된 NMOS 트랜지스터와 PMOS 트랜지스터의 문턱 전압으로 인해 저전압 설계가 어려운 또다른 문제가 발생하고, 후자의 경우, 즉 정궤환을 이용하는 경우에는 정궤환으로 증가되는 전류량이 선형적이지 못하여 불안정한 문제가 발생한다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 부궤환 구조의 자동 바이어스 입력 트랜지스터 회로부를 구비하여 영입력 전류를 줄이고 전류 효율을 극대화한 연산 증폭 장치를 제공하는데 그 목적이 있다.

또한, 본 발명의 목적은 저전압 구동이 가능한 연산 증폭 장치를 제공하는 것이다.

도 1은 본 발명의 일실시예에 따른 연산 증폭 장치의 구체 회로도.

도 2는 본 발명의 일실시예에 따른 상기 연산 증폭 장치 내부에 구비된 연산 증폭기의 내부 회로도.

* 도면의 주요 부분에 대한 설명

100 : 제1 자동 바이어스 입력 트랜지스터 회로부

110 : 제2 자동 바이어스 입력 트랜지스터 회로부

상기 목적을 달성하기 위한 본 발명은, 저전압 연산 증폭 장치에 있어서, 다수의 바이어싱 트랜지스터와 연산 증폭기를 포함하여 부궤환 루프를 형성하는 제1 및 제2 자동 바이어스 입력 트랜지스터 회로부; 및 상기 제1 및 제2 자동 바이어스 입력 트랜지스터 회로부 각각에 전류 미러 구조로 연결되는 다수의 트랜지스터를 구비하는 전류 미러링 수단을 포함하며, 상기 제1 자동 바이어스 입력 트랜지스터 회로부는, 차동 쌍 구조로 연결되는 상기 바이어싱 트랜지스터의 동작에 응답하여 상기 제2 자동 바이어스 입력 트랜지스터 회로부로 제1 바이어스 전압을 공급하고, 상기 부궤환 루프를 통한 부궤환 동작으로 상기 제2 자동 바이어스 입력 트랜지스터 회로부의 제1 연산 증폭기의 정입력단 신호를 제어하고, 상기 제2 자동 바이어스 입력 트랜지스터 회로부는, 차동 쌍 구조로 연결되는 상기 바이어싱 트랜지스터의 동작에 응답하여 상기 제1 자동 바이어스 입력 트랜지스터 회로부로 제2 바이어스 전압을 공급하고, 상기 부궤환 루프를 통한 부궤환 동작으로 상기 제1 자동 바이어스 입력 트랜지스터 회로부의 제2 연산 증폭기의 정입력단 신호를 제어하도록 구성된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

먼저, 본 발명을 간략히 요약하면 다음과 같다.

본 발명에서 제안하는 연산 증폭 장치는 AB급으로, 영입력 전류가 1㎂이하로 흐르고, 자동 바이어스 입력 트랜지스터 회로부를 구비함으로써 한 가지 트랜지스터의 차동 쌍(differential pair)만으로 설계가 가능하여 저전압 구동이 가능하다. 그리고, 자동 바이어스 입력 트랜지스터 회로부는 부궤환 구조로 설계되어 정궤환 구조에 비해 안정적으로 동작함으로써 공정 변화에 덜 민감하여 수율을 높일 수 있다. 또한, 전류 증폭비(current boost ratio)를 정확히 "1"로 설계할 수 있어 매우 정밀한 전류 제어를 통하여 공급 전류를 대부분 로드로 보낼 수 있으므로 전류 효율을 극대화할 수 있다.

도 1은 본 발명의 일실시예에 따른 연산 증폭 장치의 구체 회로도이다.

도 1을 참조하면, 본 발명의 연산 증폭 장치는 바이어싱 트랜지스터와 연산 증폭기(Op1, Op2)를 포함하여 부궤환 루프를 형성하는 2개의 자동 바이어스 입력 트랜지스터 회로부(100, 110)와, 각각의 자동 바이어스 입력 트랜지스터 회로부에 전류 미러(current mirror)로 연결되는 PMOS 트랜지스터(M8, M6, M5, M7)와 NMOS 트랜지스터(M10, M9)로 이루어지되, 상기 자동 바이어스 입력 트랜지스터 회로부(100, 110) 각각은 차동 쌍 구조의 바이어싱 트랜지스터의 동작으로 반대편 자동 바이어스 입력 트랜지스터 회로부의 바이어스 전압을 공급하고, 또한 부궤환 동작을 통해 반대편 자동 바이어스 입력 트랜지스터 회로부 내에 구비된 연산 증폭기의 정입력단 신호를 제어하도록 구성된다.

구체적으로, 2개의 PMOS 트랜지스터(M5, M7)와 2개의 PMOS 트랜지스터(P8, M6)가 각각이 전류 미러로 연결되고, NMOS 트랜지스터(M10, M9) 역시 전류 미러로 연결되는 데, 이는 PMOS 전류 미러를 NMOS 전류 미러로 전환하기 위한 것이다.

그리고, 본 발명의 일실시예에 따른 연산 증폭 장치의 최종 출력은 PMOS 트랜지스터(M7)와 NMOS 트랜지스터(M9)의 공통 드레인단으로부터 나오며, PMOS 트랜지스터(M7)와 NMOS 트랜지스터(M9)의 전류차에 의해 출력전류 값이 결정되게 된다.

다음으로, 자동 바이어스 입력 트랜지스터 회로부(100)는 게이트단으로 입력 전압(IN(-))을 인가받는 소스-커플드된 NMOS 트랜지스터(M2), 정입력단(+)이 NMOS 트랜지스터(M2)의 드레인단에 연결되고 부입력단(-)으로 바이어스 전압(Vb)을 입력받는 연산 증폭기(Op2), NMOS 트랜지스터(M2)의 드레인단과 접지전원단(VSS) 사이에 연결되며 게이트단으로 연산 증폭기(Op2)의 출력 신호를 입력받는 NMOS 트랜지스터(M4), NMOS 트랜지스터(M2)의 소스단 및 바이어스 전압(Va)을 출력하는 출력단 사이에 연결되며 게이트단으로 입력 전압(IN(-))을 인가받는 NMOS 트랜지스터(Ma) 및 NMOS 트랜지스터(Ma)의 드레인단에 연결되어 바이어스 전류(Ibias)를 공급하기 위한 전류원(IS1)을 구비한다.

그리고, 자동 바이어스 입력 트랜지스터 회로부(110)는 게이트단으로 입력 전압(IN(+))을 인가받는 소스-커플드된 NMOS 트랜지스터(M1), 정입력단(+)이 NMOS 트랜지스터(M1)의 드레인단에 연결되고 부입력단(-)으로 바이어스 전압(Va)을 입력받는 연산 증폭기(Op1), NMOS 트랜지스터(M1)의 드레인단과 접지전원단(VSS) 사이에 연결되며 게이트단으로 연산 증폭기(Op1)의 출력 신호를 입력받는 NMOS 트랜지스터(M3), NMOS 트랜지스터(M1)의 소스단 및 바이어스 전압(Vb)을 출력하는 출력단 사이에 연결되며 게이트단으로 입력 전압(IN(+))을 인가받는 NMOS 트랜지스터(Mb) 및 NMOS 트랜지스터(Mb)의 드레인단에 연결되어 바이어스 전류(Ibias)를 공급하기 위한 전류원(IS2)을 구비한다.

상기한 바와 같이 각각 구성되는 자동 바이어스 입력 트랜지스터 회로부(100, 110)의 구조에서 NMOS 트랜지스터(M2)와 NMOS 트랜지스터(M1)는 서로 소스-커플드된 차동 쌍을 이루고, 또다른 NMOS 트랜지스터(Ma)와 NMOS 트랜지스터(Mb)는 가상의 차동 쌍 구조를 이루나 소스가 서로 연결되지 않고 독립적으로 동작하므로 입력 신호(IN(-), IN(+))에 상관 없이 항상 미세한 영입력 전류를 흘리며 소스 폴로우(source follower) 역할을 한다. 즉, 두 개의 입력 신호(IN(-), IN(+))를 레벨 쉬프트시켜 반대편 자동 바이어스 입력 트랜지스터 회로부의 바이어스 전압으로 공급한다. 참고로, NMOS 트랜지스터들(M1, M2, Ma, Mb)은 같은 사이즈의 트랜지스터로 구성된다.

또한, 자동 바이어스 입력 트랜지스터 회로부(100, 110) 각각에 구비된 연산 증폭기(Op1, Op2)의 내부 회로는 도 2에 도시된 바와 같으며, 1단 구조의 전형적인 차동 증폭 구조로 이루어진다.

도 1 및 도 2를 참조하여, 본 발명의 연산 증폭 장치에 대한 일실시예적인 동작을 아래에 설명한다.

먼저, 입력 전압(IN(-), IN(+))이 같다고 가정하면, 바이어스 전압인 Va와 Vb의 전압이 같게 된다. 그리고, 자동 바이어스 입력 트랜지스터 회로부(100, 110) 내 연산 증폭기(Op2, Op1)의 부궤환 동작으로 인해 Va와 Vs의 전압이 같게 되고 결국 Va = Vb = Vs가 된다. 여기서, 자동 바이어스 입력 트랜지스터 회로부(100, 110) 내부에 각각 구비된 NMOS 트랜지스터(M1, M2, Ma, Mb)가 같은 사이즈의 트랜지스터이므로, 결국 각각에 같은 전류가 흐르게 되고, 연산 증폭기(Op1, Op2)의 출력 신호를 게이트단으로 인가받는 NMOS 트랜지스터(M3, M4)의 바이어스 전류는 Ibias가 된다. 이때, Ibias는 약 0.2㎂ 정도로 매우 적다. 따라서, 전류 미러로 연결된 NMOS 트랜지스터들(M6, M5)에도 Ibias가 흐르며, 회로 내의 모든 전류 미러가 1:1로 미러링(mirroring)된다고 가정할 경우 NMOS 트랜지스터(M7, M9)에도 각각 Ibias가 흐르게 된다. 따라서, 입력 단자(IN(-), IN(+))에 소신호(small signal)를 인가해도 대부분의 영입력 전류는 Ibias이므로 전체적으로 매우 적은 전원 전류를 사용하게 되고, 연산 증폭기(Op1, Op2)의 동작 시간은 대부분이 소신호로 작동되므로 전류 효율을 대폭 높일 수 있다.

만약, 본 발명의 연산 증폭 장치의 입력 단자(IN(-), IN(+))로 대신호(large signal)가 인가되면 OTA로 작동하게 되는 데, 이때 정입력단자(IN(+))의 전압을 증가시키고 부입력단자(IN(-))의 전압을 낮춘다고 가정하면 NMOS 트랜지스터(Mb, Ma)의 레벨 쉬프트 동작에 의해 Vb의 전압이 Va보다 높아지게 된다. Vb와 Va의 전압차가 작을 경우, Vs는 Vb와 Va 사이에 놓이게 되고, 연산 증폭기(Op1)의 정입력단(+)으로 양의 입력 전압이 가해져 NMOS 트랜지스터(M3)의 전류가 늘어나게 됨으로써, 결국 Vs와 Va의 전압이 같게 된다. 그리고, Vb와 Va의 전압차가 커지더라도 부궤환에 의해 Vs와 Va는 같은 전압을 유지하게 된다. 반면, 연산 증폭기(Op2)의 정입력단(+)으로는 Va(Vs = Va)와 Vb 차이만큼 음의 입력 전압이 가해져 NMOS 트랜지스터(M4)의 게이트 전압이 문턱 전압 이하로 떨어져 NMOS 트랜지스터(M4)가 턴-오프된다. 계속해서, NMOS 트랜지스터(M4)가 턴-오프되면 궤환 루프가 끊어져 더 이상 부궤환에 의한 Vs와 Vb의 가상 쇼트 회로(virtual short-circuit)가 동작하지 않게 되어 반대쪽 궤환의 동작을 방해하지 못하게 된다. 대신, NMOS 트랜지스터(M3)가 NMOS 트랜지스터(M1)의 늘어난 게이트-소스 전압에 해당하는 많은 양의 전류를 공급하기 위하여 바이어스 전류를 부스트(boost)시키며, NMOS 트랜지스터(M2)에 Ibias를 공급한다. 즉, 아무리 큰 전압 신호(대신호)를 인가하더라도 차동 쌍의 트랜지스터(M1, M2)는 턴-오프되는 일이 없다. 또한, 전류 미러 동작에 의해 NMOS 트랜지스터(M9)에는 Ibias가 흐르며, PMOS 트랜지스터(M7)는 부스트된 전류량이 흐르게 되어 Ibias가 매우 소량이므로 거의 대부분의 부스트된 전류량 전부가 출력된다고 볼 수 있다.

따라서, 자동 바이어스 입력 트랜지스터 회로부에 의해서 Vs는 항상 Va, Vb 중 작은 쪽과 같게 됨을 알 수 있다.

결론적으로, 본 발명의 연산 증폭 장치는 연산 증폭기와 차동 쌍 구조의 바이어스 트랜지스터를 구비하는 자동 바이어스 입력 트랜지스터 회로부를 통해 구동 시 필요한 영입력 전류를 정교하게 제어함으로써 필요없이 소모되는 전원 전류를 최소화하여 밧데리 사용 효율을 높이고, 저전압으로 설계되어 저전압 밧데리 응용에 적합하다. 또한, 최근 소형화 경량화 추세에 따라 밧데리로 작동하는 대부분의 휴대 장치에 사용되는 아날로그 집적 회로에 적용 가능하며, 회로 설계가 모듈화 가능하므로 코아 회로로서 종래의 아날로그 집적 회로의 연산 증폭기를 대체할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 부궤환 루프를 형성하는 연산 증폭기와 차동 쌍 트랜지스터로 구성된 자동 바이어스 입력 트랜지스터 회로부를 구비함으로써 저전압 구동이 가능하며, 영입력 전류를 줄일 수 있어 전류 효율을 극대화할 수 있는 효과가 있다.

Claims

저전압 연산 증폭 장치에 있어서,

다수의 바이어싱 트랜지스터와 연산 증폭기를 포함하여 부궤환 루프를 형성하는 제1 및 제2 자동 바이어스 입력 트랜지스터 회로부; 및

상기 제1 및 제2 자동 바이어스 입력 트랜지스터 회로부 각각에 전류 미러 구조로 연결되는 다수의 트랜지스터를 구비하는 전류 미러링 수단을 포함하며,

상기 제1 자동 바이어스 입력 트랜지스터 회로부는,

차동 쌍 구조로 연결되는 상기 바이어싱 트랜지스터의 동작에 응답하여 상기 제2 자동 바이어스 입력 트랜지스터 회로부로 제1 바이어스 전압을 공급하고, 상기 부궤환 루프를 통한 부궤환 동작으로 상기 제2 자동 바이어스 입력 트랜지스터 회로부의 제1 연산 증폭기의 정입력단 신호를 제어하고,

상기 제2 자동 바이어스 입력 트랜지스터 회로부는,

차동 쌍 구조로 연결되는 상기 바이어싱 트랜지스터의 동작에 응답하여 상기 제1 자동 바이어스 입력 트랜지스터 회로부로 제2 바이어스 전압을 공급하고, 상기 부궤환 루프를 통한 부궤환 동작으로 상기 제1 자동 바이어스 입력 트랜지스터 회로부의 제2 연산 증폭기의 정입력단 신호를 제어하도록 구성됨을 특징으로 하는 연산 증폭 장치.
제 1 항에 있어서, 상기 제1 자동 바이어스 입력 트랜지스터 회로부는,

게이트단으로 제1 입력 전압을 인가받는 소스-커플드된 제1 NMOS 트랜지스터;

정입력단(+)이 상기 제1 NMOS 트랜지스터의 드레인단에 연결되고 부입력단(-)으로 상기 제2 바이어스 전압을 입력받는 상기 제2 연산 증폭기;

상기 제1 NMOS 트랜지스터의 드레인단과 접지전원단 사이에 연결되며 게이트단으로 상기 제2 연산 증폭기의 출력 신호를 입력받는 제2 NMOS 트랜지스터;

상기 제1 NMOS 트랜지스터의 소스단 및 상기 제1 바이어스 전압을 출력하는 출력단 사이에 연결되며 게이트단으로 상기 제1 입력 전압을 인가받는 제3 NMOS 트랜지스터; 및

상기 제3 NMOS 트랜지스터의 드레인단에 연결되어 바이어스 전류를 공급하기 위한 제1 전류원

을 포함하여 이루어지는 연산 증폭 장치.
제 2 항에 있어서, 상기 제2 자동 바이어스 입력 트랜지스터 회로부는,

게이트단으로 제2 입력 전압을 인가받는 소스-커플드된 제4 NMOS 트랜지스터;

정입력단(+)이 상기 제4 NMOS 트랜지스터의 드레인단에 연결되고 부입력단(-)으로 상기 제1 바이어스 전압을 입력받는 상기 제1 연산 증폭기;

상기 제4 NMOS 트랜지스터의 드레인단과 접지전원단 사이에 연결되며 게이트단으로 상기 제1 연산 증폭기의 출력 신호를 입력받는 제5 NMOS 트랜지스터;

상기 제4 NMOS 트랜지스터의 소스단 및 상기 제2 바이어스 전압을 출력하는 출력단 사이에 연결되며 게이트단으로 상기 제2 입력 전압을 인가받는 제6 NMOS 트랜지스터; 및

상기 제6 NMOS 트랜지스터의 드레인단에 연결되어 바이어스 전류를 공급하기 위한 제2 전류원

을 포함하여 이루어지는 연산 증폭 장치.
제 3 항에 있어서, 상기 전류 미러링 수단은,

전원전압단 및 접지전원단 사이에 직렬 연결되는 제1 PMOS 트랜지스터 및 제7 NMOS 트랜지스터;

전원전압단 및 상기 제1 NMOS 트랜지스터의 소스단 사이에 연결되며, 상기 제1 PMOS 트랜지스터와 전류 미러로 연결되는 제2 PMOS 트랜지스터;

전원전압단 및 접지전원단 사이에 직렬 연결되는 제3 PMOS 트랜지스터 및 제8 NMOS 트랜지스터; 및

전원전압단 및 상기 제4 NMOS 트랜지스터의 소스단 사이에 연결되며, 상기 제3 PMOS 트랜지스터와 전류 미러로 연결되는 제4 PMOS 트랜지스터를 포함하며,

상기 제7 및 제8 NMOS 트랜지스터는 전류 미러로 연결되고,

상기 연산 증폭 장치의 최종 출력 신호는,

상기 제3 PMOS 트랜지스터와 상기 제8 NMOS 트랜지스터의 공통 드레인단으로부터 출력되는 것을 특징으로 하는 연산 증폭 장치.
제 3 항에 있어서, 상기 제1, 제3, 제4, 제6 NMOS 트랜지스터는,

서로 동일한 크기의 트랜지스터로 구성됨을 특징으로 하는 연산 증폭 장치.