KR100873459B1 - 정전압 전원 - Google Patents

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Abstract

본 발명은 동작 상태와 대기 상태와의 전환을 갖는 부하에 전원을 공급하는 정전압 전원에 관한 것이다. 정전압 전원은 과도 응답성과 소비 전류가 상이한 제1 및 제2 정전압 회로를 구비하고 있다. 상기 제1 정전압 회로의 입력과 상기 제2 정전압 회로의 입력은 모두 상기 정전압 전원의 입력 단자에 접속되며, 상기 제1 정전압 회로의 출력과 상기 제2 정전압 회로의 출력은 모두 상기 정전압 전원의 출력 단자에 접속된다. 전환 논리 회로는 부하가 동작 상태일 때에는 제1 연산 증폭기를 동작 상태로 하는 전환 신호를 출력하고, 상기 부하가 대기 상태일 때에는 제2 연산 증폭기를 동작 상태로 하는 전환 신호를 출력한다.

Description

정전압 전원{CONSTANT VOLTAGE POWER SUPPLY}
본 발명은 정전압 전원에 관한 것으로서, 보다 구체적으로는 동작 상태와 대기 상태와의 전환을 갖는 부하에 전원을 공급하는 정전압 전원에 관한 것이다.
예를 들어 휴대 전화 등의 전원으로서, 정전압 회로를 구비하여 안정된 전압을 공급하는 정전압 전원이 사용되고 있다. 정전압 전원은 PSRR(리플 제거율) 및 부하 과도 응답성을 향상시키기 위해 소비 전류가 큰 정전압 회로(고속 정전압 회로)를 구비하고 있다. 그 때문에, 예컨대 휴대 전화 등, 부하가 액티브 모드(동작 상태)와 슬립 모드(대기 상태)를 갖는 기기에 정전압 전원이 적용되는 경우, 높은 PSRR 및 부하 과도 응답성을 필요로 하지 않는 슬립 모드에서는 불필요하게 소비되는 전류의 양이 커진다. 그래서, 고속 정전압 회로와, PSRR 및 부하 과도 응답성은 뒤떨어지지만 소비 전류를 억제하는 정전압 회로(저속 정전압 회로)를 구비하여 부하의 상태에 따라 정전압 회로를 전환하는 기능을 갖는 정전압 전원을 생각할 수 있다. 저속 정전압 회로에서는, 소비 전류의 억제에 의해 PSRR이나 부하 과도 응답성은 저하되지만, 부하가 슬립 모드에서는 문제가 발생되는 일은 없다.
고속 정전압 회로와 저속 정전압 회로를 구비한 정전압 전원으로서, 본 출원인에 의해 제출된 일본 특허 공개 평성 제2001-117650호 공보에 기재된 정전압 전 원이 제안되어 있다. 도 1은 이 정전압 전원의 회로 구성을 도시한다. 전원(1)으로부터의 대기 전원을 휴대 전화 등의 부하(3)에 안정되게 공급하기 위해 정전압 회로(21)가 구비되어 있다. 전원(1)은 정전압 회로(21)에 설치된 입력 단자(Vbat)(23)에 접속되어 있다. 입력 단자(23)는 p 채널 MOS 트랜지스터로 이루어진 출력 트랜지스터(DRV)(25)를 통해 출력 단자(Vout)(27)에 접속되어 있다. 정전압 회로(21)에는 소비 전류는 크지만 PSRR 및 부하 과도 응답성이 좋은 고속 전압 안정부(29a)와, PSRR 및 부하 과도 응답성은 뒤떨어지지만 소비 전류가 작은 저속 전압 안정부(29b)가 병렬로 설치되어 있다. 여기서 고속 전압 안정부(29a)에서는 저속 전압 안정부(29b)에 의해 전류 공급 능력이 큰 트랜지스터의 사이즈가 이용되고 있다. 이 경우, 고속 전압 안정부(29a)와 저속 전압 안정부(29b)에서는 회로 구성은 동일하지만, 연산 증폭기에 흐르게 하는 전류 크기의 차이에 따라 응답성이 달라서 고속 전압 안정부(29a)의 쪽이 저속 전압 안정부(29b)보다 응답성이 빠르다.
고속 전압 안정부(29a)에는 연산 증폭기(OPAMP)(33a)가 구비되어 있다. 연산 증폭기(33a)의 출력 단자는 정전압 회로(21)에 설치된 전환부(37a)를 통해 출력 트랜지스터(25)의 게이트에 접속되어 있다. 연산 증폭기(33a)의 반전 입력 단자에는 기준 전압부(Vref)(31a)로부터 기준 전압이 인가된다. 연산 증폭기(33a)의 비반전 입력 단자에는 출력 트랜지스터(25)의 출력 전압을 분압 저항(R1, R2)에 의해 분압한 전압이 인가된다. 연산 증폭기(33a) 및 기준 전압부(31a)의 전원은 전원(1)으로부터 공급된다. 연산 증폭기(33a), 기준 전압부(31a) 및 저항(R2)의 그라운드측 단자와 그라운드 사이에는 관통 전류의 온/오프를 제어하는 단속 회로(35a)로서의 n 채널 MOS 트랜지스터가 설치되어 있다.
저속 전압 안정부(29b)는 고속 전압 안정부(29a)와 동일한 구성을 가지며, 고속 전압 안정부(29a)의 기준 전압부(31b), 연산 증폭기(33b), 단속 회로(35b), 저항(R3, R4)이 기준 전압부(31a), 연산 증폭기(33a), 단속 회로(35a) 및 저항(R1, R2)에 각각 대응하여 설치되어 있다. 연산 증폭기(33b)의 출력 단자는 정전압 회로(21)에 설치된 전환부(37b)를 통해 출력 트랜지스터(25)의 게이트에 접속되어 있다. 연산 증폭기(33b)는 연산 증폭기(33a)보다 소비 전류가 작고, 저속 전압 안정부(29b)는 고속 전압 안정부(29a)보다 PSRR 및 부하 과도 응답성이 뒤떨어지는 구조로 되어 있다.
부하(3)에는 전환부(37a, 37b)에 전환 신호를 출력하는 전환 논리 회로(전환 로직)(39)가 접속되어 있다. 전환부(37a, 37b)는 연산 증폭기(33a, 33b)의 출력 단자와 출력 트랜지스터(25)의 게이트 전극의 접속 및 절단을 제어한다. 전환부(37a, 37b)에 고레벨의 전환 신호가 입력되면, 상기 전환부(37a, 37b)는 각각의 연산 증폭기(33a, 33b)의 출력 단자를 출력 트랜지스터(25)의 게이트 전극에 접속한다. 저레벨의 전환 신호가 전환부(37a, 37b)에 입력되면, 상기 전환부(37a, 37b)는 각각의 연산 증폭기(33a, 33b)의 출력 단자를 출력 트랜지스터(25)의 게이트 전극으로부터 절단한다. 전환 논리 회로(39)는 단속 회로(35a, 35b)에도 접속되어 있다. 상기 전환 논리 회로(39)는 전환부(37a, 37b)로의 신호 입력에 대응하여 단속 회로(35a, 35b)의 동작도 제어한다. 이 정전압 전원에 있어서, 파선으로 둘러싸인 정전압 회로(21)는 단일 칩 상에 형성되어 있다. 제1 정전압 회로는 고속 전압 안정부 (29a) 및 출력 트랜지스터(25)에 의해 구성되고, 제2 정전압 회로는 저속 전압 안정부(29b) 및 출력 트랜지스터(25)에 의해 구성된다.
다음에, 종래의 정전압 전원의 동작을 설명한다. 부하(3)가 액티브 모드(동작 상태)일 때에는 전환 논리 회로(39)에 의해 전환부(37a) 및 단속 회로(35a)에 전환 신호의 고레벨이 출력되고, 전환부(37b) 및 단속 회로(35b)에 전환 신호의 저레벨이 출력된다. 그 결과, 전환부(37a) 및 단속 회로(35a)가 접속되어 고속 전압 안정부(29a)는 온이 되고, 전환부(37b) 및 단속 회로(35b)가 절단되어 저속 전압 안정부(29b)는 오프(대기 상태)가 된다. 그리고, 출력 트랜지스터(25)의 게이트 전극에 인가되는 전압은 고속 전압 안정부(29a)에 의해 제어된다. 스탠바이 상태에 있어서의 저속 전압 안정부(29b)의 소비 전류는 1 ㎂ 이하이다.
부하(3)가 슬립 모드(대기 상태)일 때에는 전환 논리 회로(39)에 의해 전환부(37a) 및 단속 회로(35a)에 저레벨의 전환 신호가 출력되고, 전환부(37b) 및 단속 회로(35b)에 고레벨의 전환 신호가 출력된다. 그 결과, 전환부(37a) 및 단속 회로(35a)가 절단되어 고속 전압 안정부(29a)는 오프가 되고(대기 상태), 전환부(37b) 및 단속 회로(35b)가 접속되어 저속 전압 안정부(29b)는 온이 된다. 그리고, 출력 트랜지스터(25)의 게이트 전극에 인가되는 전압은 저속 전압 안정부(29b)에 의해 제어된다. 대기 상태에 있어서의 고속 전압 안정부(29a)에 의해 소비되는 소비 전류는 1 ㎂ 이하이다.
동작 모드 전환시에는 전환 논리 회로(39)는 출력 트랜지스터(25)의 동작을 제어하는 고속 전압 안정부(29a) 및 저속 전압 안정부(29b)가 동시에 온되는 구간 을 생성한다. 부하(3)가 액티브 모드에서 슬립 모드로 전환될 때, 부하(3)는 전환 논리 회로(39)에 모드 전환 신호를 송신한다. 그것에 따라 전환 논리 회로(39)는 저속 전압 안정부(29b)를 온으로 하며, 그 후 소정의 시간이 경과된 후, 고속 전압 안정부(29a)를 오프로 하고, 그것에 의해 저속 전압 안정부(29b)에 의한 제어로 전환한다. 이에 따라, 고속 전압 안정부(29a)는 비선택으로서 대기 상태가 된다.
부하(3)가 슬립 모드에서 액티브 모드로 전환될 때, 부하(3)는 전환 논리 회로(39)에 모드 전환 신호를 송신한다. 그것에 따라 전환 논리 회로(39)는 고속 전압 안정부(29a)를 온으로 하며, 그 후 소정의 시간이 경과된 후, 저속 전압 안정부(29b)를 오프로 하고, 그것에 의해 고속 전압 안정부(29a)에 의한 제어로 전환한다. 이에 따라, 저속 전압 안정부(29b)는 비선택으로서, 대기 상태가 된다. 이와 같이 하여, 저속 전압 안정부(29b)에서 고속 전압 안정부(29a)로, 고속 전압 안정부(29a)에서 저속 전압 안정부(29b)로의 전환시에 "동시 온 상태"를 생성함으로써, 전환시에 있어서의 Vout 출력의 대폭적인 변동에 따른 노이즈를 억제시키는 것이 가능하게 된다.
그러나, 슬립 모드시에도 동작 모드시 만큼은 아니라고 하더라도, 어느 정도의 부하 과도 응답성 및 전원 전압 변동 응답성(전원 전압 변동에 응답하여)이 필요한 경우가 있다. 종래 기술에서 사용하고 있는 저속 전압 안정부(29b)의 연산 증폭기(33b)는 소비 전류를 줄이기 위해서 응답 속도를 희생시키고 있고, 더구나, 연산 증폭기(33b)의 출력단의 버퍼 트랜지스터의 전류 공급 능력도 떨어뜨리고 있다. 이러한 연산 증폭기에 의해 대전류를 제어할 수 있는 게이트 면적이 큰 출력 트랜 지스터(25)를 제어하면, 응답 속도가 매우 지연되어 버린다. 어느 정도의 응답 속도를 얻고자 하면, 저속 전압 안정부(29b)의 연산 증폭기(33b)라 할지라도 소비 전류를 그만큼 낮출 수는 없다.
또한, 2개의 연산 증폭기(33a, 33b)의 출력으로부터 1개의 출력 트랜지스터(25)의 게이트로 접속되는 출력을 전환하기 위해서 2개의 전환 스위치[전환부(37a, 37b)]가 필요하게 되어, 회로를 복잡하게 하고 있다. 또한, 전환시에 부하(3)에 대하여 계속적으로 전류를 공급하고 있었던 경우, 드라이버[출력 트랜지스터(25)]는 전류 공급 능력이 큰 고속 전압 안정부(29a)의 동작에 제어를 받게 된다. 그 때문에, 고속 전압 안정부(29a)가 오프 상태에서 안정 동작 상태로 천이하는 일정 기간 동안에 비교적 큰 레벨의 노이즈가 발생할 가능성이 있었다.
본 발명의 일반적인 목적은 전술한 문제점들을 해소시킬 수 있는 정전압 전원을 제공하는 데에 있다.
본 발명의 보다 구체적인 목적은 종래의 정전압 전원의 번잡함을 해소하고, 소비 전류를 증가시키는 일이 없이 대기 모드시의 부하 과도 응답성 및 전원 전압 변동 응답을 향상시킬 수 있는 정전압 전원을 제공하는 데에 있다.
본 발명의 상기한 목적들은, 동작 상태와 대기 상태와의 전환을 갖는 부하에 전원을 공급하는 정전압 전원에 의하여 달성되는 데, 상기 정전압 전원은, 제1 연산 증폭기의 제1 입력 단자에 기준 전압을 인가하고, 상기 제1 연산 증폭기의 제2 입력 단자에는 출력 전압을 분압하여 얻어진 전압을 인가하며, 상기 제1 연산 증폭기의 출력에 의해 제1 출력 트랜지스터를 제어하는 제1 정전압 회로와; 제2 연산 증폭기의 제1 입력 단자에 기준 전압을 인가하고, 상기 제2 연산 증폭기의 제2 입력 단자에는 출력 전압을 분압하여 얻어진 전압을 인가하며, 상기 제2 연산 증폭기의 출력에 의해 제2 출력 트랜지스터를 제어하는 제2 정전압 회로로서, 상기 제1 정전압 회로에 비하여 과도 응답성은 떨어지지만 소비 전류가 작아지도록 구성되는 것인 제2 정전압 회로와; 부하의 상태에 따라 전환 신호를 전송하는 전환 신호 생성 회로를 구비하고,
상기 제1 정전압 회로의 입력과 상기 제2 정전압 회로의 입력은 모두 상기 정전압 전원의 입력 단자에 접속되며, 상기 제1 정전압 회로의 출력과 상기 제2 정전압 회로의 출력은 모두 상기 정전압 전원의 출력 단자에 접속되고;
상기 전환 신호 생성 회로는 상기 부하가 동작 상태일 때 상기 제1 연산 증폭기를 작동 상태로 하는 전환 신호를 출력하며, 상기 부하가 대기 상태일 때는 상기 제2 연산 증폭기를 작동 상태로 하는 전환 신호를 출력하는 것을 특징으로 한다.
본 발명의 일 실시 양태에 따르면, 소비 전류는 크지만 리플 제거율(PSRR) 및 부하 과도 응답성이 우수한 제1 정전압 회로와, 리플 제거율(PSRR) 및 부하 과도 응답성은 떨어지지만 소비 전류가 작은 제2 정전압 회로가 병렬로 접속되어 있다. 부하가 동작 상태일 때에 제1 정전압 회로가 동작하고, 상기 부하가 대기 상태일 때에는 제2 정전압 회로가 동작하게 된다. 그에 따라, 부하가 대기 상태에 있을 경우에는 전원 회로에 의하여 전류 소비를 개선하는 것이 가능하게 된다. 또한, 제2 정전압 회로의 출력 트랜지스터의 크기를 감소시킨다. 따라서, 종래에 비하여 대폭 개선할 수 있는 응답성에 있어서 크게 감소시키는 일은 없다. 또한, 제2 정전압 회로의 출력 트랜지스터의 사이즈가 아주 작아도 되기 때문에, IC 칩의 면적을 크게 하는 일은 없다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조해서 판독할 때에 이하의 상세한 설명으로부터 보다 명확히 이해할 수 있을 것이다.
도 1은 종래의 정전압 전원의 회로도.
도 2는 본 발명의 일 실시예에 따른 정전압 전원의 회로도.
도 3은 본 발명의 실시예에 따른 모드 전환시의 타이밍 차트.
본 발명을 실시하기 위한 최상의 모드
이하, 본 발명의 일 실시예를 첨부한 도면을 참조하면서 설명한다.
도 2는 본 발명의 실시예의 정전압 전원의 구성을 도시하는 회로도이다. 이 정전압 전원은 입력 전압(Vin)을 소정의 출력 전압으로 변화하여 출력하는 제1(고속) 정전압 회로(110a)와 제2(저속) 정전압 회로(110b)을 포함하고 있다. 상기 제1 및 제2 정전압 회로(110a, 110b)의 입력은 입력 단자(Vin)(100)에 병렬로 접속되고, 상기 제1 및 제2 정전압 회로(110a, 110b)의 출력은 출력 단자(Vout)(130)에 병렬고 접속된다. 정전압 전원의 입력 단자(Vin)(100)에는 배터리 등의 전원(도시하지 않음)이 접속된다. 또한, 출력 단자(Vout)(130)에는 휴대 전화 등의 기기인 부하(150)가 접속되어 있다. 부하(150)는 액티브 모드(동작 상태)와 슬립 모드(대기 상태)를 갖는다.
제1 정전압 회로(110a)는 기준 전압을 생성하는 기준 전압부(112a)[도 2의 회로도에서는 기준 전압부(112a)를 ref1으로도 나타냄], 연산 증폭기(AMP1)(114a), 출력 트랜지스터(M1)(116a), 출력 전압 검출용의 2개의 저항(R1, R2)(118a, 120a) 및 n 채널 MOS 트랜지스터(M2)(122a)로 구성되어 있다. 입력 단자(100)는 P 채널 MOS 트랜지스터로 이루어진 출력 트랜지스터(116a)를 통해 출력 단자(130)에 접속되어 있다. 기준 전압부(112a)는 제너 다이오드 등으로 이루어진다. 연산 증폭기(114a) 및 기준 전압부(112a)의 전원은 입력 단자(100)로부터 공급된다. 연산 증폭기(114a), 기준 전압부(112a) 및 저항(120a)의 그라운드측 단자와 그라운드 사이에는 관통 전류의 온/오프를 제어하는 단속 회로(전환 회로)로서의 n 채널 MOS 트랜지스터(122a)가 개재되어 있다. 이 n 채널 MOS 트랜지스터(122a)는 관통 전류가 흐르도록 온되고, 관통 전류가 차단되도록 오프된다. 연산 증폭기(114a)의 반전 입력(-)에는 기준 전압(Vref1)이 인가된다. 연산 증폭기(114a)의 비반전 입력(+)에는 출력 전압(Vout)을 검출 저항(118a, 120a)에 의해 분압하여 얻어진 전압이 인가되고 있다. 연산 증폭기(AMP1)(114a)의 출력은 출력 트랜지스터(116a)의 게이트에 접속되어 있다.
제2 정전압 회로(110b)는 기준 전압(Vref2)을 생성하는 기준 전압부(112b)[도 2의 회로도에서는 기준 전압부(112a)를 Vref2로도 나타냄], 연산 증폭기(AMP2)(114b), 출력 트랜지스터(M4)(116b), 출력 전압 검출용 2개의 저항(R3, R4)(118b, 120b) 및 n 채널 MOS 트랜지스터(M3)(122b)로 구성되어 있다. 또한, 입력 단자(100)는 P 채널 MOS 트랜지스터로 이루어진 출력 트랜지스터(116b)를 통해 출력 단자(130)에 접속되어 있다.
전환 논리 회로(전환 로직)(140)(전환 신호 생성 회로)는 부하(150)의 상태에 따라 제1 전환 신호(140a) 및 제2 전환 신호(140b)를 제1 및 제2 정전압 회로(110a, 110b)에 각각 출력한다. 제1 전환 신호(140a)는 제1 정전압 회로(110a)의 연산을 제어하도록 n 채널 MOS 트랜지스터(122a)의 게이트 및 연산 증폭기(114a)의 칩 인에이블 단자(CE1)에 입력된다. 제2 전환 신호(140b)는 제2 정전압 회로(110b)의 연산을 제어하도록 n 채널 MOS 트랜지스터(122b)의 게이트 및 연산 증폭기(114b)의 칩 인에이블 단자(CE2)에 입력된다.
제1 정전압 회로(110a)와 제2 정전압 회로(110b)는 완전히 동일한 구성으로서, 동작도 완전히 동일하다. 제1 및 제2 정전압 회로(110a, 110b)는 병렬로 접속되어 있다. 그러나, 제2 정전압 회로(110b)는 제1 정전압 회로(110a)에 비하여 과도 응답성은 떨어지지만 소비 전류가 작아지도록 구성된다. 이 때문에, 제2 정전압 회로(110b)를 구성하고 있는 트랜지스터는 제1 정전압 회로(110a)에서 사용되고 있는 트랜지스터보다 전류 공급 능력이 작은 트랜지스터가 사용되고 있다. 따라서, 제2 정전압 회로(110b)는 제1 정전압 회로(10a)보다 응답 속도가 지연된다. 제1 정전압 회로(110a)는 소비 전류는 크지만 리플 제거율(PSRR)이나 부하 과도 응답성이 우수하다. 제2 정전압 회로(110b)는 리플 제거율 및 부하 과도 응답성은 떨어지지만 소비 전류가 적다.
전환 논리 회로(140)는 부하(150)가 작동 상태일 때에는 제1 연산 증폭기(114a)가 작동 상태가 되고, 부하(150)가 대기 상태일 때에는 제2 연산 증폭기(114b)가 작동 상태가 되도록 부하(150)의 상태에 따라서 제1 및 제2 전환 신호(140a, 140b)를 제1 및 제2 정전압 회로(110a, 110b)에 각각 전송한다. 이와 같이 해서, 과도 응답성과 소비 전류가 상이한 2 종류의 정전압 회로(110a, 110b)의 동작이 전환된다.
전환 논리 회로(140)에 의하여 제1 정전압 회로(110a)로 전송되는 제1 전환 신호(140a)가 고레벨(HIGH)일 때에는 n 채널 MOS 트랜지스터(122a)가 온 상태가 되고, 연산 증폭기(114a)는 작동 상태가 되어 이 연산 증폭기(AMP1)로 입력되는 2개의 입력 전압이 같아지도록 출력 트랜지스터(116a)의 게이트 전압을 제어한다. 이 때문에, 정전압 전원의 출력 단자(130)에는 제1 정전압 회로(110a)의 출력 전압이 출력된다.
한편, 제1 전환 신호(140a)가 저레벨(LOW)일 때에는 n 채널 MOS 트랜지스터(122a)가 오프 상태가 되어 기준 전압부(112a)와 검출 저항(118a, 120a)으로의 급전을 정지시킨다. 또한, 연산 증폭기(114a)를 정지 상태로 하는 동시에, 연산 증폭기(114a)의 출력 전압을 고레벨로 하여 출력 트랜지스터(116a)를 오프 상태로 한다.
이와 마찬가지로, 전환 논리 회로(140)에 의하여 제2 정전압 회로(110b)로 전송되는 제2 전환 신호(140b)가 고레벨(HIGH)일 때에는 정전압 전원의 출력 단자(130)에는 제2 정전압 회로(110b)의 출력 전압이 출력된다. 또한, 제2 전환 신호 (140b)가 저레벨(LOW)일 때에는 출력 트랜지스터(116b)를 오프 상태로 한다.
제2 정전압 회로(110b)의 응답 속도를 종래의 정전압 회로(도 1)와 비교한다. 연산 증폭기(114b)와 종래의 연산 증폭기(33b)에 사용되고 있는 트랜지스터의 전류 공급 능력이 동일하면, 연산 증폭기들(114b, 33b) 사이에서의 응답 속도는 동일하다. 그러나, 제2 정전압 회로(110b)의 출력 트랜지스터(116b)의 전류 공급 능력은 제1 정전압 회로(110a)의 출력 트랜지스터(116a)의 전류 공급 능력에 비하여 3자릿수에서 4자릿수 적은 전류가 되기 때문에, 출력 트랜지스터(116b)의 크기를 매우 작게 할 수 있다.
구체적으로는, 제1 정전압 회로(110a)의 출력 트랜지스터(116a)와, 제2 정전압 회로(110b)의 출력 트랜지스터(116b)의 소자 크기의 비율을 제1 정전압 회로(110a)의 연산 증폭기(114a)와, 제2 정전압 회로(110b)의 연산 증폭기(114b)의 구동 전류 비율과 동등하게 하거나 또는 그 이상으로 설정하였다. 이 때문에, 출력 트랜지스터(116b)의 게이트 소스간 용량, 게이트 벌크간 용량 및 게이트 드레인간 용량은 각각 출력 트랜지스터(116a)에 비하여 매우 작아지게 된다. 그 때문에, 연산 증폭기(114b)의 구동 능력이 작더라도 응답 속도는 그다지 저하되지 않는다. 그 결과, 제2 정전압 회로(110b)의 응답 속도는 도 1의 종래의 정전압 전원의 저속 전압 안정부(29b) 및 출력 트랜지스터(25)를 조합한 경우에 비하여 극적으로 개선할 수 있었다.
또한, 도 1의 종래의 정전압 회로(21)에서는, 2개의 전원 회로를 병렬 접속하는 경우에는 크기가 큰 출력 트랜지스터가 필요하게 되어, IC의 칩 면적을 크게 하고 있다. 한편, 본 발명의 실시예에 따르면, 제2 정전압 회로(110b)의 부하 전류는 1 ㎂ ∼ 1 mA 정도의 전류밖에 흐르지 않는 대기 상태에서밖에 사용하지 않기 때문에, 출력 트랜지스터(116b)의 크기는 매우 작아도 된다. 그 때문에, IC 칩의 면적을 크게 하는 일은 없다. 또한, 본 발명의 실시예에 따르면, 도 1의 종래의 정전압 회로(21)에서 사용되고 있었던 전환부(37a, 37b)가 불필요하게 된다. 그 때문에, 회로의 간략화를 도모할 수 있게 되었다.
도 3은 모드 전환시의 타이밍을 나타낸다. 모드 전환시에 전환 논리 회로(140)로부터 출력되는 제1 및 제2 전환 신호(140a, 140b)는 제1 정전압 회로(110a) 및 제2 정전압 회로(110b)의 모두가 동시에 작동하는 기간을 마련하도록 하고 있다. "동시 온 기간"이라고도 칭하는 이 기간은 제1 및 제2 정전압 회로(110a, 110b)의 출력 전압 상승 시간보다 길게 설정되어 있다.
모드 전환시에 부하(3)에 대하여 계속적으로 전류를 공급하고 있었던 경우, 도 1의 종래의 정전압 전원에서는, 드라이버[출력 트랜지스터(25)]가 전류 공급 능력이 큰 고속 전압 안정부(29a)의 동작에 지배를 받게 된다. 그 때문에, 고속 전압 안정부(29a)가 오프 상태에서 안정 동작 상태로 천이하는 일정 기간 동안에 비교적 큰 노이즈가 발생할 가능성이 있었다. 한편, 본 실시예의 정전압 전원에 따르면, 출력 트랜지스터(116a, 116b)가 상이한 연산 증폭기(114a, 114b)에 의해 각각 동시에 제어되게 된다. 그 때문에, 어느 한쪽의 출력 트랜지스터(116a, 116b)가 반드시 안정 동작하고 있다. 이 때문에, 모드 전환시에도 부하를 공급할 수 있어, 전류 공급 능력이 큰 연산 증폭기(33a)에 기인한 노이즈를 줄일 수 있게 되었다. 그 결과, 모드의 전환시에 있어서도 정전압 전원의 출력 전압은 전류 공급 능력이 높은 연산 증폭기(33a)가 오프 상태에서 안정 동작 상태까지 천이하는 동안에 발생하게 하는 노이즈를 방지할 수 있다.
본 발명의 실시예의 정전압 전원에 따르면, 소비 전류는 크지만 리플 제거율 및 부하 과도 응답성이 우수한 제1 정전압 회로(110a)와, 리플 제거율 및 부하 과도 응답성은 떨어지지만 소비 전류가 적은 제2 정전압 회로(110b)를 병렬로 접속하도록 구비하고 있다. 부하(150)가 작동 상태일 때에는 제1 정전압 회로(110a)를 작동시키며, 부하(150)가 대기 상태일 때에는 제2 정전압 회로(110b)를 작동하도록 하고 있다. 그 때문에, 부하(150)가 대기 상태에서의 전원 회로에 의한 소비 전류를 개선할 수 있다. 또한, 제2 정전압 회로(110b)의 출력 트랜지스터(116b)의 크기를 작게 하고 있다. 그 때문에 응답성을 그다지 손상시키지 않고, 종래에 비하여 대폭 개선할 수 있다. 또한, 제2 정전압 회로(110b)의 출력 트랜지스터(116b)의 크기를 작게 함으로써, IC 칩 면적의 증대를 억제시킬 수 있다.
또한, 제1 정전압 회로(110a)의 연산 증폭기(114a)는 제2 정전압 회로(110b)의 연산 증폭기(114b)보다 전류 공급 능력이 큰 트랜지스터를 사용한다. 그 때문에, 부하(150)가 대기 상태에 있을 때 정전압 회로의 소비 전류를 억제시키는 것이 가능하게 된다.
또한, 출력 트랜지스터(116b)는 출력 트랜지스터(116a)에 비하여 소자의 크기가 작으면서 전류 공급 능력이 작은 트랜지스터를 사용한다. 그 때문에, 응답성의 성능 저하를 억제할 수 있게 되었다.
또한, 출력 트랜지스터(116a)와 출력 트랜지스터(116b)의 소자 크기 비율과 상기 연산 증폭기(114a)와 상기 제2 연산 증폭기(114b)의 구동 전류비가 동등하게 되거나 또는 그 이상으로 설정된다. 그 때문에, 응답성의 성능 저하를 억제할 수 있게 되었다.
또한, 부하(150)의 상태가 전환될 때, 제1 및 제2 정전압 회로(110a, 110b)를 모두 동시에 동작시키도록 한다. 그 때문에, 제1 및 제2 정전압 회로(110a, 110b)의 전환시의 노이즈를 억제시킬 수 있다.
또한, 관통 전류를 단속하는 단속 회로(122a, 122b)를 설치하였기 때문에, 제1 및 제2 정전압 회로(110a, 110b)의 비선택시에 있어서의 소비 전류를 더욱 억제시킬 수 있다.
또한, 부하(150)의 상태가 전환될 때에는 연산 증폭기(114a, 114b)의 양쪽 모두와 단속 회로(122a, 122b)의 양쪽 모두가 온 상태가 되는 기간이 존재하고 있다. 그 때문에, 제1 및 제2 정전압 회로(110a, 110b)가 서로 전환될 때의 노이즈를 제어하는 것이 가능하게 된다.
본 발명을 본원 명세서에 개시된 실시예로 한정하는 것은 아니며, 본 발명의 기술적 사상 및 범주를 이탈함이 없이 여러 가지의 변경 및 수정이 이루어질 수 있다.
본 출원은 일본 특허 출원 제2003-433774호의 우선권 주장에 기초하고 있으며, 이 특허 출원의 전체 내용은 본원 명세서에서 참고로서 통합되어 있다.

Claims (7)

  1. 동작 상태와 대기 상태와의 전환을 갖는 부하에 전원을 공급하는 정전압 전원에 있어서,
    제1 연산 증폭기의 제1 입력 단자에 기준 전압을 인가하고, 상기 제1 연산 증폭기의 제2 입력 단자에는 출력 전압을 분압하여 얻어진 전압을 인가하며, 상기 제1 연산 증폭기의 출력에 의해 제1 출력 트랜지스터를 제어하는 제1 정전압 회로와;
    제2 연산 증폭기의 제1 입력 단자에 기준 전압을 인가하고, 상기 제2 연산 증폭기의 제2 입력 단자에는 출력 전압을 분압하여 얻어진 전압을 인가하며, 상기 제2 연산 증폭기의 출력에 의해 제2 출력 트랜지스터를 제어하는 제2 정전압 회로로서, 상기 제1 정전압 회로에 비하여 과도 응답성은 떨어지지만 소비 전류가 작아지도록 구성되는 것인 제2 정전압 회로와;
    사용될 연산 증폭기가 상기 부하의 상태에 따라 상기 제1 연산 증폭기 및 상기 제2 연산 증폭기 사이에서 전환되도록 상기 부하의 상태에 따라 전환 신호를 전송하는 전환 신호 생성 회로
    를 구비하고,
    상기 제1 정전압 회로의 입력과 상기 제2 정전압 회로의 입력은 모두 상기 정전압 전원의 입력 단자에 접속되며, 상기 제1 정전압 회로의 출력과 상기 제2 정전압 회로의 출력은 모두 상기 정전압 전원의 출력 단자에 접속되고;
    상기 전환 신호 생성 회로는 상기 부하가 동작 상태일 때 상기 제1 연산 증폭기를 작동 상태로 하는 전환 신호를 출력하며, 상기 부하가 대기 상태일 때는 상기 제2 연산 증폭기를 작동 상태로 하는 전환 신호를 출력하는 것을 특징으로 하는 정전압 전원.
  2. 제1항에 있어서, 상기 제1 연산 증폭기와 상기 제2 연산 증폭기는 동일한 회로 구성이고;
    상기 제1 연산 증폭기는 상기 제2 연산 증폭기보다 전류 공급 능력이 큰 트랜지스터를 사용하는 것을 특징으로 하는 정전압 전원.
  3. 제1항에 있어서, 상기 제2 출력 트랜지스터는 상기 제1 출력 트랜지스터에 비하여 소자 크기가 작으면서 전류 공급 능력도 작은 것을 특징으로 하는 정전압 전원.
  4. 제3항에 있어서, 상기 제1 출력 트랜지스터와 상기 제2 출력 트랜지스터의 소자 크기 비는 상기 제1 연산 증폭기와 상기 제2 연산 증폭기의 구동 전류 비와 동등하거나 또는 그 이상인 것을 특징으로 하는 정전압 전원.
  5. 제1항에 있어서, 상기 전환 신호 생성 회로는 상기 부하의 동작 상태 및 대기 상태가 서로 전환될 때 상기 제1 정전압 회로와 상기 제2 정전압 회로가 동시에 동작하는 기간을 갖도록 전환 신호를 출력하는 것을 특징으로 하는 정전압 전원.
  6. 제1항에 있어서, 제1 정전압 회로 및 제2 정전압 회로는 관통 전류가 흐르도록 온 상태가 되고 상기 관통 전류를 차단하도록 오프되는 전환 회로를 포함하고;
    상기 부하가 동작 상태일 때에는 제1 정전압 회로의 전환 회로가 온 상태, 제2 정전압 회로의 전환 회로가 오프 상태가 되며, 상기 부하가 대기 상태일 때에는 제1 정전압 회로의 전환 회로가 오프 상태, 제2 정전압 회로의 전환 회로가 온 상태가 되는 것을 특징으로 하는 정전압 전원.
  7. 제6항에 있어서, 상기 전환 신호 생성 회로는 상기 부하의 동작 상태 및 대기 상태가 서로 전환될 때 상기 제1 연산 증폭기 및 제2 연산 증폭기가 모두 동작하면서 상기 제1 정전압 회로 및 제2 정전압 회로의 전환 회로가 모두 온 상태로 되어 있는 기간을 갖는 전환 신호를 출력하는 것을 특징으로 하는 정전압 전원.
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