KR100232523B1 - 저 전력 소비형 회로 - Google Patents

저 전력 소비형 회로 Download PDF

Info

Publication number
KR100232523B1
KR100232523B1 KR1019960075701A KR19960075701A KR100232523B1 KR 100232523 B1 KR100232523 B1 KR 100232523B1 KR 1019960075701 A KR1019960075701 A KR 1019960075701A KR 19960075701 A KR19960075701 A KR 19960075701A KR 100232523 B1 KR100232523 B1 KR 100232523B1
Authority
KR
South Korea
Prior art keywords
internal circuit
circuit
power supply
supply voltage
power consumption
Prior art date
Application number
KR1019960075701A
Other languages
English (en)
Other versions
KR19980056431A (ko
Inventor
최영근
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019960075701A priority Critical patent/KR100232523B1/ko
Publication of KR19980056431A publication Critical patent/KR19980056431A/ko
Application granted granted Critical
Publication of KR100232523B1 publication Critical patent/KR100232523B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Abstract

본 발명은 저 전력 소비형 회로에 관한 것으로, 내부 회로를 높은 우선 순위를 갖는 내부 회로 부분과 낮은 동작 우선 순위를 갖는 내부 회로 부분으로 분리하여, 높은 동작 우선 순위를 갖는 내부 회로 부분은 용량성 부하의 크기가 작도록 구성하고, 낮은 동작 우선 순위를 갖는 내부 회로 부분은 상대적으로 용량성 부하를 크게 구성하여 전원 전압의 공급 경로를 이원화함으로써 대기 모드에서 동작 모드로 전환될 때 전원 전압 공급에 소요되는 시간을 감소시키도록 하는 효과를 제공한다.

Description

저 전력 소비형 회로
제1도는 종래의 저 전력 소비형 회로의 구성을 나타낸 회로도.
제2도는 종래의 저 전력 소비형 회로의 출력 신호 파형을 나타낸 도면.
제3도는 본 발명의 저 전력 소비형 회로의 구성을 나타낸 회로도.
제4도는 본 발명의 저 전력 소비형 회로의 출력 신호 파형을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
110,210 : 제어 회로 Q1∼Q3 : PMOS 트랜지스터
120,220,230 : 내부 회로 CS : 제어 신호
본 발명은 저 전력 소비형 회로에 관한 것으로, 특히 대기 모드와 동작 모드를 갖는 저 전력 소비형 회로의 내부 회로를 다원화하고, 가장 높은 동작 우선 순위를 갖는 내부 회로의 용량성 부하를 최소화함으로써 가장 높은 전원공급 우선 순위를 갖도록 하여 낮은 동작 우선 순위를 갖는 다른 내부 회로의 전원 공급 소요 시간을 확보할 수 있도록 하는 저 전력 소비형 회로에 관한 것이다.
일반적인 저 전력 소비형 회로는 시스템이 동작할 때의 높은 응답 속도와 시스템의 대기 상태인 경우의 낮은 소비 전력을 동시에 구현하기 위하여 서로 다른 임계 전압을 갖는 두 종류의 소자를 사용한다.
빠른 응답 속도를 필요로 하는 내부 회로는 임계 전압(Threshold Voltage)이 낮은 소자를 사용하여 구성하고, 빠른 응답 속도보다는 대기 상태에서의 낮은 소비 전력의 구현이 필요한 외부 회로는 임계 전압이 높은 소자로 구성한다.
따라서 내부 회로가 필요로 하는 고속의 응답 속도와 외부 회로가 필요로 하는 낮은 소비 전력의 구현이 어느 정도 가능한 것이다.
이와 같은 저 전력 소비 회로를 제1도와 제2도를 참조하여 설명하면 다음과 같다.
제1도는 종래의 저 전력 소비형 회로의 구성을 나타낸 회로도이며, 제2도는 종래의 저 전력 소비형 회로의 출력 신호 파형을 나타낸 도면이다.
제1도에 나타낸 바와 같이, 제어 회로(110)에는 동작 모드 또는 대기 모드를 선택하도록 하는 모드 선택 신호와 전원 전압(VDD)이 입력되도록 연결되고, 입력된 모드 선택 신호에 따라 소정의 제어신호(CS)를 출력하도록 이루어진다.
시스템의 동작에 필요한 입력 신호가 입력되도록 연결된 내부 회로(120)는 PMOS 트랜지스터(Q1)를 통해 전원 전압(VDD) 단자에 연결되어 전원 전압(VDD)이 공급되도록 연결된다.
PMOS 트랜지스터(Q1)의 게이트 단자에는 제어 회로(110)에서 출력되는 제어 신호(CS)가 입력되도록 연결된다.
이와 같이 구성된 종래의 저 전력 소비형 회로의 동작과 입출력 신호의 특성을 설명하면 다음과 같다.
시스템이 대기 모드인 경우에는 제어 회로(110)에서 하이 레벨의 제어 신호(CS)를 출력하여 PMOS 트랜지스터(Q1)가 턴 오프됨으로써 내부 회로(120)에는 전원 전압(VDD)의 공급이 이루어지지 않는다.
이와 같이 PMOS 트랜지스터(Q1)가 턴 오프되는 대기 모드에서는 내부 회로(120)에 필연적으로 발생하는 누설 전류에 의해 제1도의 노드(N1)의 전압 레벨이 전원 전압(VDD)의 레벨보다 낮아진다.
제2도에 나타낸 바와 같이, 대기 모드인 제어 신호(CS)의 하이 레벨구간에서 노드(N1)의 전압(VN1)은 누설 전류에 의해 전원 전압(VDD) 레벨 보다 낮아지는 것을 알 수 있다.
그러나 대기 모드가 종료되고 동작 모드가 시작되면 제어 신호(CS)가 로우 레벨로 전환되어 PMIS 트랜지스터(Q1)가 턴온되어 내부 회로(120)에 전원 전압(VDD)의 공급이 이루어진다.
따라서 내부 회로(120)에 공급되는 전압의 레벨인 노드(N1)의 전압(VN1)레벨이 전원 전압(VDD) 레벨까지 상승하게 된다.
그러나 내부 회로(120)는 임계 전압이 매우 낮은 소자들로 구성되어 있기 때문에 대기 모드에서 발생하는 누설 전류의 값이 매우 크다.
따라서 대기 모드에서 발생하는 노드(N1)의 전압(VN1)과 전원 전압(VDD)의 상대적 전위차가 매우 크기 때문에 동작 모드에서 전원 전압(VDD)의 공급에 따라 이루어지는 노드(N1)의 전압(VN1) 상승폭 또한 매우 크다.
이와 같은 전원 전압(VDD)과 노드(N1)의 전압(VN1)과의 전위차는 용량성 부하를 구성하는 내부 회로(120)의 구성 요소의 수에 비례한다.
따라서 대기 모드에서 동작 모드로 전환될 때에 노드(N1)의 전압(VN1)이 전원 전압(VDD) 레벨까지 상승하는데 소요되는 시간이 매우 길어져서 내부회로(120)에서 필요로 하는 빠른 응답 속도의 구현이 곤란해지는 문제가 있다.
따라서 본 발명은 내부 회로를 높은 우선 순위를 갖는 내부 회로 부분과 낮은 동작 우선 순위를 갖는 내부 회로 부분으로 분리하여, 높은 동작 우선 순위를 갖는 내부 회로 부분은 용량성 부하의 크기가 작도록 구성하고, 낮은 동작 우선 순위를 갖는 내부 회로 부분은 상대적으로 용량성 부하를 크게 구성하여 전원 전압의 공급 경로를 이원화함으로써 대기 모드에서 동작모드로 전환될 때에 전원 공급에 소요되는 시간을 감소시키도록 하는 목적이 있다.
이와 같은 목적의 본 발명은, 대기 모드에서 동작 모드로 전환될 때, 상기 내부 회로의 동작에 있어서 가장 높은 동작 우선 순위를 갖는 구성 요소로 이루어진 제1내부 회로와, 대기 모드에서 동작 모드로 전환될 때, 상기 내부 회로의 동작에 있어서 상기 제1내부 회로보다 낮은 동작 우선 순위를 갖고, 상기 제1내부 회로의 구성 요소보다 많은 수의 구성 요소로 이루어진 제2내부 회로와, 상기 전원 전압 단자와 상기 제1내부 회로 사이에 연결되어 상기 제어부의 제어 신호의 통해 온·오프 제어되는 제1스위칭 소자와, 상기 전원 전압 단자와 상기 제2내부 회로 사이에 연결되어 상기 제어부의 제어신호를 통해 온·오프 제어되는 제2스위칭 소자를 포함하여 이루어진다.
이와 같이 이루어진 본 발명의 일실시예를 제3도와 제4도를 참조하여 설명하면 다음과 같다.
제3도는 본 발명의 저 전력 소비형 회로의 구성을 나타낸 회로도이며, 제4도는 본 발명의 저 전력 소비형 회로의 출력 신호 파형을 나타낸 도면이다.
본 발명의 구성은 제3도에 나타낸 바와 같이, 제어 회로(210)에는 동작 모드와 대기 모드를 선택하도록 하는 모드 선택 신호와 전원 전압(VDD)이 공급되도록 연결되고, 입력된 모드 선택 신호에 따라 소정의 제어 신호(CS)가 출력되도록 이루어진다.
높은 동작 우선 순위를 갖는 소수의 구성 요소로 이루어진 내부 회로(220)는 PMOS 트랜지스터(Q2)를 통하여 전원 전압(VDD) 단자와 연결되어 있고, 낮은 동작 우선 순위를 갖는 다수의 구성 요소로 이루어진 내부 회로(230)는 PMOS 트랜지스터(Q3)를 통하여 전원 전압(VDD) 단자와 연결되어 있다.
이와 같은 PMOS 트랜지스터(Q2)(Q3)의 게이트 단자에는 제어 회로 (210)에서 출력되는 제어 신호(CS)가 입력되도록 연결된다.
또한 내부 회로(220)에는 시스템 동작에 필요한 신호가 입력되도록 연결되고, 내부 회로(230)에는 내부 회로(220)에서 출력된 신호가 입력되도록 연결된다.
이와 같이 구성된 본 발명의 저 전력 소비 회로의 동작과 입출력 신호의 특성을 설명하면 다음과 같다.
시스템이 대기 모드인 경우에는 제어 회로(210)에서 출력되는 제어 신호(CS)는 하이 레벨로 되어 PMOS 트랜지스터(Q2)(Q3)가 턴 오프됨으로써 내부 회로(220)(230)에 전원 전압(VDD)의 공급이 이루어지지 않게 된다.
내부 회로(220)는 적은 수의 소자로 이루어져 있기 때문에 내부 회로(220)의 용량성 부하의 크기는 비례적으로 작아지고, 내부 회로(230)는 내부 회로(220)와 비교하여 상대적으로 많은 수의 소자로 이루어져 있기 때문에 내부 회로(230)의 용량성 부하의 크기는 비례적으로 커진다.
따라서 전원 전압(VDD)의 공급이 이루어지지 않는 대기 모드 상태에서 각각의 내부 회로(220)(230)에 발생하는 누설 전류 또한 각각의 내부 회로 (220)(230)의 용량성 부하의 크기에 비례하여 발생한다.
즉, 용량성 부하의 크기가 작은 내부 회로(220)에서 발생하는 누설 전류는 작기 때문에 이로 인한 전원 전압(VDD)과 노드(N2)의 전압(VN2)의 전위차는 전원 전압(VDD)과 노드(N3)의 전압(VN3)의 전위차와 비교하여 상대적으로 작다.
이와 같은 상태에서 시스템이 동작 모드로 되면 제어 회로(210)에서는 로우 레벨이 제어 신호(CS)가 출력되어 PMOS 트랜지스터(Q2)(Q3)를 턴 온시켜 내부 회로(220)(230)에 전원 전압(VDD)의 공급이 이루어지도록 한다.
이때 노드(N2)와 노드(N3)의 전압 레벨의 상승 시간을 제4도는 참조하여 비교해 보면 다음과 같다.
대기 모드인 제어 신호(CS)의 하이 레벨 구간에서 노드(N2)(N3)의 전압(VN2)(VN3)이 전원 전압(VDD)가 소정의 전위차를 잦게 된 상태에서 동작 모드가 시작되면 제어 신호(CS)가 로우 레벨로 되어 PMOS 트랜지스터(Q2)(Q3)가 턴 온된다.
턴 온된 PMOS 트랜지스터(Q2)(Q3)를 통해 내부 회로(220)(230)에 전원 전압(VDD)의 공급이 시작된다.
따라서 노드(N2)(N3)의 전압(VN2)(VN3) 레벨이 서서히 상승하여 그 정점은 전원 전압(VDD) 레벨로 된다.
이때 노드(N2)(N3)의 레벨이 전원 전압(VDD) 레벨까지 상승하는데 소요되는 시간을 고찰해 보면 노드(N2)의 전압 레벨은 전원 전압(VDD)과의 전위차가 작기 때문에 전원 전압(VDD) 레벨까지 상승하는데 소요되는 시간이 짧고, 노드(N3)의 전압 레벨은 전원 전압(VDD)과의 전위차가 크기 때문에 전원 전압(VDD) 레벨까지 상승하는데 소요되는 시간이 노드(N2)의 경우와 비교하여 상대적으로 길다.
그러나 내부 회로(220)의 동작 우선 순위가 내부 회로(230)의 동작 우선 순위보다 높기 때문에 내부 회로(220)의 전원 전압(VDD) 공급이 완료되어 동작을 시작하는 동안에, 내부 회로(230)는 전원 전압(VDD)의 공급이 이루어진다.
즉, 동작 우선 순위가 높은 내부 회로(220)를 먼저 구동하도록 하는 것이다.
따라서 본 발명은 내부 회로를 높은 우선 순위를 갖는 내부 회로 부분과 낮은 동작 우선 순위를 갖는 내부 회로 부분으로 분리하여, 높은 동작 우선 순위를 갖는 내부 회로 부분은 용량성 부하의 크기가 작도록 구성하고, 낮은 동작 우선 순의를 갖는 내부 회로 부분은 상대적으로 용량성 부하를 크게 구성하여 전원 전압의 공급 경로를 이원화함으로써 대기 모드에서 동작 모드로 전환될 때에 전원 전압 공급에 소요되는 시간을 감소시키도록 하는 효과가 있다.

Claims (2)

  1. 전원 전압 단자와 내부 회로 사이에 연결된 스위칭 소자와, 입력된 모드 선택 신호에 따라 상기 스위칭 소자의 온·오프 상태를 제어하는 제어부를 포함하여 이루어져, 대기 모드에서는 상기 내부 회로에 공급되는 전원을 차단하여 전력 소비를 줄이고, 동작 모드에서는 전원이 공급되도록 하여 정상적인 회로 동작이 이루어지는 저 전력 소비형 회로에 있어서, 대기 모드에서 동작 모드로 전환될 때, 상기 내부 회로의 동작에 있어서 가장 높은 동작 우선 순위를 갖는 구성 요소로 이루어진 제1내부 회로와; 대기 모드에서 동작 모드로 전환될 때, 상기 내부 회로의 동작에 있어서 상기 제1내부 회로보다 낮은 동작 우선 순위를 갖고, 상기 제1내부 회로의 구성 요소보다 많은 수의 구성요소로 이루어진 제2내부 회로와; 상기 전원 전압 단자와 상기 제1내부 회로 사이에 연결되어 상기 제어부의 제어 신호를 통해 온·오프 제어되는 제1스위칭 소자와; 상기 전원 전압 단자와 상기 제2내부 회로 사이에 연결되어 상기 제어부의 제어 신호를 통해 온·오프 제어되는 제2스위칭 소자를 포함하는 것이 특징인 저 전력 소비형 회로.
  2. 상기 제1내부 회로의 용량성 부하가 상기 제2내부 회로의 용량성 부하보다 작은 것이 특징인 저 전력 소비형 회로.
KR1019960075701A 1996-12-28 1996-12-28 저 전력 소비형 회로 KR100232523B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960075701A KR100232523B1 (ko) 1996-12-28 1996-12-28 저 전력 소비형 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960075701A KR100232523B1 (ko) 1996-12-28 1996-12-28 저 전력 소비형 회로

Publications (2)

Publication Number Publication Date
KR19980056431A KR19980056431A (ko) 1998-09-25
KR100232523B1 true KR100232523B1 (ko) 1999-12-01

Family

ID=19491984

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960075701A KR100232523B1 (ko) 1996-12-28 1996-12-28 저 전력 소비형 회로

Country Status (1)

Country Link
KR (1) KR100232523B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100429862B1 (ko) * 1997-06-24 2004-07-19 삼성전자주식회사 반도체장치의 내부 전원 제어회로

Also Published As

Publication number Publication date
KR19980056431A (ko) 1998-09-25

Similar Documents

Publication Publication Date Title
US6225846B1 (en) Body voltage controlled semiconductor integrated circuit
US4886984A (en) Prohibition circuit upon power-on event
KR100574488B1 (ko) 레벨 쉬프터
US4948995A (en) Disenabling circuit for power-on event
US20100061164A1 (en) Fail-safe high speed level shifter for wide supply voltage range
KR100873459B1 (ko) 정전압 전원
KR20050020698A (ko) 반도체 집적 회로
KR960030231A (ko) 반도체 메모리장치의 전압 구동회로
KR900008802B1 (ko) Bimos 논리회로
US7831845B2 (en) Power-up circuit and semiconductor memory apparatus with the same
JP2006135560A (ja) レベルシフト回路およびこれを含む半導体集積回路装置
US7705627B1 (en) Semiconductor device using power gating
CN109660246B (zh) 包括功率门控电路的半导体装置
KR100232523B1 (ko) 저 전력 소비형 회로
KR100971990B1 (ko) 논리회로 및 반도체장치
JP3602216B2 (ja) 半導体装置
EP1028432B1 (en) Logic circuit
KR100418719B1 (ko) 플래쉬 메모리 장치의 펌핑 회로
KR100215761B1 (ko) 반도체 메모리장치의 레벨 쉬프트회로
KR100396831B1 (ko) 절전형인버터회로
KR100384833B1 (ko) 면적 소모가 적은 레벨 쉬프터
US6667609B2 (en) Current generating device with reduced switching time from an energy saving mode
KR100451495B1 (ko) 대기전류감소회로를갖는반도체집적회로
KR19990061014A (ko) 주기변환형 고전압 발생장치
JPH05299981A (ja) シュミットトリガ回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090828

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee