KR100429862B1 - 반도체장치의 내부 전원 제어회로 - Google Patents

반도체장치의 내부 전원 제어회로 Download PDF

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Abstract

본 발명은 반도체 장치의 내부 전원 제어 회로를 개시한다. 이는 외부 전원(EVCC)을 입력으로하여 반도체 장치를 구동하기 위한 내부 전원(IVCC)을 발생하는 내부 전원 공급부; 상기 내부 전원 공급부로부터 내부 전원(IVCC)이 출력되는지를 감지하여 제 1 내부 전원 감지 신호(ΦVCCD1)와 제 2 내부 전원 감지 신호(ΦVCCD2)를 발생하는 내부 전원 감지부; 상기 내부 전원(IVCC)에 의해 구동되고 상기 제 1 내부 전원 감지 신호(ΦVCCD1)와 TTL(Transistor Transistor Logic) 레벨의 제 1 칩 인에이블 신호(BAR CE )를 입력으로하여 CMOS 레벨의 제 2 칩 인에이블 신호(ΦCEB)를 출력하는 메인 버퍼부; 상기 외부 전원(EVCC)에 의해 구동되고 상기 제 1 칩 인에이블 신호(BAR CE )를 입력으로하여 상기 반도체 장치가 동작 상태로 회복되는 것을 감지함으로써 상기 내부 전원을 회복하기 위한 내부 전원 회복 신호(ΦIVCR)를 출력하는 더미 버퍼부; 상기 반도체 장치가 동작 대기 상태로 지속되는 것을 감지하여 상기 내부 전원을 차단하기 위한 내부 전원 차단 신호(ΦDIS)를 발생하는 타이머부; 및 상기 내부 전원 차단 신호(ΦDIS), 내부 전원 회복 신호(ΦIVCR) 및 제 2 내부 전원 감지 신호(ΦVCCD2)를 입력으로하여 내부 전원 제어 신호(ΦIVCC)를 출력하는 내부 전원 제어부를 구비하여, 상기 반도체 장치가 동작 대기 상태로 지속될 경우 상기 내부 전원 차단 신호(ΦDIS)에 의해 상기 내부 전원 공급부를 디세이블하는 내부 전원 제어 신호(ΦIVCC)를 발생하고, 상기 반도체 장치가 동작 상태로 회복될 경우 상기 내부 전원 회복 신호(ΦIVCR)에 의해 상기 내부 전원 공급부를 인에이블하는 내부 전원 제어 신호(ΦIVCC)를 발생한다.

Description

반도체 장치의 내부 전원 제어 회로
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 내부 전원 제어 회로에 관한 것이다.
반도체 장치를 활성화하기 위해서는 전원이 공급되고, 활성화 기간은 반도체 장치가 실제로 동작하는 동작 상태와 반도체 장치가 실제로 동작하지 않는 동작 대기 상태가 있다. 상기 동작 대기 상태에서 소모되는 전력량은 전체 전력 소모량의 상당한 비율을 차지하는 문제점이 있다.
따라서 본 발명은 동작 대기 상태가 장시간 지속될 경우 이를 감지하여 반도체 장치에 전원을 차단하고 반도체 장치가 다시 동작하는 시점을 감지하여 전원을 공급함으로써 동작 대기 상태에서 소모되는 전력량을 최소화하기 위한 것이다.
본 발명이 이루고자 하는 기술적 과제는, 동작 대기 상태에서 소모되는 전력량을 최소화하기 위한 반도체 장치의 내부 전원 제어 회로를 제공하는데 있다.
도 1은 본 발명에 의한 반도체 장치의 내부 전원 제어 회로를 개략화한 블록도이다.
도 2는 도 3 내지 도 10에서 예시한 소자들의 표기 기준을 나타낸다.
도 3은 상기 도 1에 도시한 내부 전원 제어부(5)의 회로도이다.
도 4는 상기 도1에 도시한 버퍼부(1)의 회로도이다.
도 5는 상기 도1에 도시한 내부 전압 공급부(도 1의 8)의 회로도이다.
도 6은 상기 도1에 도시한 제 1 내부 전원 감지 신호(ΦVCCD1)를 발생하는 회로도이다.
도 7은 상기 도1에 도시한 제 2 내부 전원 감지 신호(ΦVCCD2)를 발생하는 회로도이다.
도 8은 상기 도1에 도시한 타이머부(4)에 입력되는 발진 신호(ΦOSC)를 발생하는 회로도이다.
도 9는 상기 도1에 도시한 타이머부(4)의 회로도이다.
도 10은 상기 도 9에 도시한 카운터의 회로도이다.
도 11은 상기 도 1에 회로도에 나타난 신호들의 타이밍도이다.
상기 과제를 이루기 위하여 본 발명은, 외부 전원(EVCC)을 입력으로하여 반도체 장치를 구동하기 위한 내부 전원(IVCC)을 발생하는 내부 전원 공급부; 상기 내부 전원 공급부로부터 내부 전원(IVCC)이 출력되는지를 감지하여 제 1 내부 전원 감지 신호(ΦVCCD1)와 제 2 내부 전원 감지 신호(ΦVCCD2)를 발생하는 내부 전원 감지부; 상기 내부 전원(IVCC)에 의해 구동되고 상기 제 1 내부 전원 감지신호(ΦVCCD1)와 TTL(Transistor Transistor Logic) 레벨의 제 1 칩 인에이블 신호(BAR CE )를 입력으로하여 CMOS 레벨의 제 2 칩 인에이블 신호(ΦCEB)를 출력하는 메인 버퍼부; 상기 외부 전원(EVCC)에 의해 구동되고 상기 제 1 칩 인에이블 신호(BAR CE )를 입력으로하여 상기 반도체 장치가 동작 상태로 회복되는 것을 감지함으로써 상기 내부 전원을 회복하기 위한 내부 전원 회복 신호(ΦIVCR)를 출력하는 더미 버퍼부; 상기 반도체 장치가 동작 대기 상태로 지속되는 것을 감지하여 상기 내부 전원을 차단하기 위한 내부 전원 차단 신호(ΦDIS)를 발생하는 타이머부; 및 상기 내부 전원 차단 신호(ΦDIS), 내부 전원 회복 신호(ΦIVCR) 및 제 2 내부 전원 감지 신호(ΦVCCD2)를 입력으로하여 내부 전원 제어 신호(ΦIVCC)를 출력하는 내부 전원 제어부를 구비하여,
상기 반도체 장치가 동작 대기 상태로 지속될 경우 상기 내부 전원 차단 신호(ΦDIS)에 의해 상기 내부 전원 공급부를 디세이블하는 내부 전원 제어 신호(ΦIVCC)를 발생하고, 상기 반도체 장치가 동작 상태로 회복될 경우 상기 내부 전원 회복 신호(ΦIVCR)에 의해 상기 내부 전원 공급부를 인에이블하는 내부 전원 제어 신호(ΦIVCC)를 발생하는 것을 특징으로하는 반도체 장치의 내부 전원 제어 회로를 제공하는데 있다.
따라서 본 발명에 의한 반도체 장치의 내부 전원 제어 회로는 반도체 장치의 동작 대기 상태에서 내부 전원(IVCC)이 장시간 공급되면 내부 전원 공급부를 디세이블하여 내부 전원을 차단하고, 반도체 장치가 다시 동작하는 시점에서는 내부 전원 공급부를 인에이블하여 내부 전원을 공급함으로써 동작 대기 상태에서 소모되는전력량을 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 1은 본 발명에 의한 반도체 장치의 내부 전원 제어 회로를 개략화한 블록도이다.
상기 도 1을 참조하면, 제 1 칩 인에이블 신호(BAR CE )는 칩의 활성화/비활성화를 제어하기 위한 신호로서 상기 제 1 칩 인에이블 신호(BAR CE )가 논리 하이되어 칩의 동작 대기 상태가 특정 시간 지속되면 일정 긴 주기를 가진 발진 신호(ΦOSC)가 발생되고 발진 신호(ΦOSC)는 타이머부(4)에 입력되어 내부 전원 차단 신호(ΦDIS)를 발생한다.
상기 내부 전원 차단 신호(ΦDIS)는 내부 전원 디세이블부(6)를 통해 논리 로우인 내부 전원 제어 신호(ΦIVCC)를 발생하고, 그 결과 내부 전원 공급부(8)가 디세이블되어 내부 전원(IVCC)은 논리 로우되어 칩 내부 회로부(9)를 포함하여 상기 내부 전원(IVCC)을 사용하는 회로들을 비활성화시킨다.
상기 제 1 칩 인에이블 신호(BAR CE )가 논리 로우되면, 외부 전원(EVCC)에 의해 구동되는 더미 버퍼부(3)에서는 내부 전원 회복 신호(ΦIVCR)를 발생하여 내부 전원 인에이블부(7)에서 논리 하이인 내부 전원 제어 신호(ΦIVCC)를 출력하고, 상기 논리 하이인 내부 전원 제어 신호(ΦIVCC)는 내부 전원 공급부(8)를 인에이블하여 내부 전원(IVCC)을 출력함으로써 상기 내부 전원(IVCC)은 상기 메인 버퍼부(2) 및 칩 내부 회로부(9)를 포함하여 상기 내부 전원(IVCC)을 사용하는 회로들을 활성화시키게 되어 칩의 동작 상태가 진행된다.
내부 전원 감지부(10)는 상기 내부 전원(IVCC)의 상태를 감지하여 제 1 내부 전원 감지 신호(ΦVCCD1) 및 제 2 내부 전원 감지 신호(ΦVCCD2)를 발생하는데, 특히 상기 내부 전원(IVCC)이 회복될 경우 상기 제 1 내부 전원 감지 신호(ΦVCCD1)는 상기 메인 버퍼부(2)에 상기 제 2 내부 전원 감지 신호(ΦVCCD2)는 상기 내부 전원 인에이블부(7)에 논리 하이로 입력되어 칩을 정상적으로 활성화시키는 역할을 한다.
도 2는 도 3 내지 도 10에서 예시한 소자들의 표기 기준을 나타낸다.
상기 도 2를 참조하면, 인버터를 예를 들어 설명한 것으로서 표기 "I"는 내부 전원(IVCC)을 전원으로 사용하는 인버터를 나타내고, 표기 "E"는 외부 전원(EVCC)를 전원으로 사용하는 인버터를 나타낸다.
도 3은 상기 도 1에 도시한 내부 전원 제어부(5)의 회로도이다.
상기 도 3을 참조하면, 상기 내부 전원 제어부(5)는 내부 전원 인에이블부(7)와 내부 전원 디세이블부(6)로 구성된다.
상기 내부 전원 디세이블부(6)는 상기 타이머부(도 1의 4)로부터 출력되고 상기 제 1 칩 인에이블 신호(BAR CE )의 동작 대기 상태, 즉 논리 하이로 지속되는 상태를 감지하여 논리 로우인 내부 전원 제어 신호(ΦIVCC)를 출력함으로써 상기 내부 전원 공급부(도 1의 8)를 디세이블하는 것으로서, 내부 전원 차단 신호(ΦDIS)를 입력으로하여 상기 내부 전원 차단 신호(ΦDIS)를 일정 전압으로 변환하여 출력하는 신호 전위 변환부(21), 상기 내부 전원 제어 신호(ΦIVCC)에 의해 스위칭온되어 상기 신호 전위 변환부(21)에서 출력된 전압을 전송하는 전송게이트(22), 상기 전송 게이트(22)에서 전송된 전압을 저장하는 제 1 래치부(24) 및 상기 전송 게이트(22), 상기 제 1 래치부(24) 사이에 연결되어 상기 내부 전원 차단 신호(ΦDIS)가 논리 로우일 때 턴온되어 상기 제 1 래치부(24)의 출력단을 논리 로우로 프리차지하는 앤모스 트랜지스터(23), 및 상기 내부 전원 인에이블부(7)에서 출력된 신호와 상기 제 1 래치부(24)에서 출력된 신호를 입력으로하여 내부 전원 제어 신호(ΦIVCC)를 출력하는 논리부(26)로 구성된다.
상기 신호 전위 변환부(21)는 상기 내부 전원 차단 신호(ΦDIS)와 상기 내부 전원 차단 신호(ΦDIS)가 반전된 신호를 입력으로하는 차동 증폭기이다.
상기 제 1 래치부(24)는 인버터들(27,28)로 이루어지고, 상기 논리부(25)는 상기 내부 전원 인에이블부(7)에서 출력된 신호와 상기 제 1 래치부(24)에서 출력된 신호 모두 논리 하이일때만 논리 로우를 출력하는 낸드 게이트(26)로 이루어진다.
상기 내부 전원 인에이블부(7)는 상기 내부 전원 감지부(도 1의 10)에서 출력된 제 2 내부 전원 감지 신호(ΦVCCD2)를 반전시키는 인버터(31) 및 상기 인버터(31)에서 출력된 신호와 상기 더미 버퍼(도 1의 3)에서 출력된 내부 전원 회복 신호(ΦIVCR)를 입력으로하는 제 2 래치부(32)로 구성된다.
상기 제 2 래치부(32)는 낸드 게이트들(33,34)로 이루어진 플립 플롭(Flip-Flop) 회로로서, 상기 제 2 내부 전원 감지 신호(ΦVCCD2)와 상기 내부 전원 회복 신호(ΦIVCR)가 논리 하이일 때 논리 하이로 프리차아지되고, 상기 내부 전원 회복 신호(ΦIVCR)가 논리 로우로 될 때 논리 로우를 출력하고 상기 제 2 내부 전원 감지 신호(ΦVCCD2)가 논리 하이로 될 때 논리 하이를 출력한다.
내부 전원(IVCC)이 공급되는 상태를 설명하면 다음과 같다.
상기 내부 전원 회복 신호(ΦIVCR)와 상기 제 2 내부 전원 감지 신호(ΦVCCD2)가 논리 하이이므로 상기 제 2 래치 회로부(32)의 출력단(n1)은 논리 하이로 되고, 상기 내부 전원 차단 신호(ΦDIS)가 논리 로우이므로 상기 제 1 래치부(24)의 출력단이 논리 로우되어 상기 내부 전원 제어 신호(ΦIVCC)는 논리 하이인 상태이다.
상기와 같이 내부 전원(ΦIVCC)이 공급되는 상태에서 특정 긴 시간 동안 제 1 칩 인에이블 신호(BAR CE )의 논리 하이가 계속되어 상기 내부 전원 차단 신호(ΦDIS)가 논리 하이로 변하면, 상기 제 1 래치부(24)는 논리 하이가 되고, 그 결과 상기 내부 전원 제어 신호(ΦIVCC)는 논리 로우되고 상기 내부 전원 공급부(도 1의 8)는 디세이블됨으로써 상기 내부 전원 공급부(도 1의 8)는 상기 내부 전원(IVCC)을 출력하지 않아 칩 내부 회로부(도 1의 9)를 포함하여 상기 내부 전원(IVCC)을 사용하는 회로들로 입력되는 내부 전원(IVCC)이 차단된다. 그리고 상기 전송 게이트(22)는 스위칭 오프되고 상기 제 1 래치부(24)는 외부 전원(EVCC)에 의해 논리 하이를 유지한다.
즉, 특정 긴 시간 동안 제 1 칩 인에이블 신호(BAR CE )의 논리 하이가 계속되면 상기 내부 전원 차단 신호(ΦDIS)가 논리 하이로 되고 그 결과 내부 전원 제어 신호(ΦIVCC)는 논리 로우가 되어 상기 내부 전원 공급부(도 1의 8)를 디세이블한다.
상기와 같이 내부 전원(ΦIVCC)이 차단된 상태, 즉 상기 제 2 내부 전원 감지 신호(ΦVCCD2)는 논리 로우이고 상기 인버터(31)의 출력단이 논리 하이인 상태에서 상기 제 1 칩 인에이블 신호(BAR CE )가 논리 로우되면 상기 내부 전원 회복 신호(ΦIVCR)가 짧은 폭을 가진 논리 로우의 펄스가 발생하고 상기 제 2 래치부(32)의 출력단은 논리 로우된다. 그 결과 상기 내부 전원 제어 신호(ΦIVCC)는 논리 하이로 되어 상기 내부 전원 공급부(도 1의 8)가 인에이블됨으로써 상기 내부 전원 공급부(도 1의 8)는 칩 내부 회로부(도 1의 9)를 포함하여 상기 내부 전원(IVCC)을 사용하는 회로들로 내부 전원(IVCC)을 입력한다.
상기 내부 전원 공급부(도 1의 8)가 인에이블되어 내부 전위(IVCC)가 특정 전위(도 7 참조) 이상으로 상승하면 상기 제 2 내부 전원 감지 신호(ΦVCCD2)는 논리 로우에서 논리 하이로 되고 상기 제 2 래치부(32)의 출력단은 논리 로우에서 논리 하이로 변한다. 그러나 이때 상기 내부 전원 차단 신호(ΦDIS)가 논리 로우인 상태이므로 상기 내부 전원 제어 신호(ΦIVCC)는 논리 하이를 그대로 유지한다.
즉, 상기 제 1 칩 인에이블 신호(BAR CE )가 논리 하이에서 논리 로우로 변하면 상기 내부 전원 회복 신호(ΦIVCR)는 짧은 폭을 가진 논리 로우의 펄스를 발생하고 상기 내부 전원 제어 신호(ΦIVCC)는 논리 하이로 되어 상기 내부 전원 공급부(도 1의 8)를 인에이블한다.
따라서 내부 전원 제어부는, 특정 긴 시간 동안 반도체 장치의 동작 대기 상태 즉, 제 1 칩 인에이블 신호(BAR CE )의 논리 하이가 계속되는 상태가 되면 논리 로우인 내부 전원 제어 신호(ΦIVCC)를 발생하여 상기 내부 전원 공급부(도 1의 8)를 디세이블하고, 반도체 장치의 동작 상태, 즉 상기 제 1 칩 인에이블 신호(BAR CE )가 논리 하이에서 논리 로우로 되는 상태로 되면 논리 하이인 내부 전원 제어 신호(ΦIVCC)를 발생하여 상기 내부 전원 공급부(도 1의 8)를 인에이블한다
도 4는 상기 도1에 도시한 버퍼부(1)의 회로도이다.
상기 도 4를 참조하면, 상기 버퍼부(1)는 내부 전원(IVCC)에 의해 구동되는 메인 버퍼부(2)와 외부 전원(EVCC)에 의해 구동되는 더미 버퍼부(3)로 구분된다.
상기 메인 버퍼부(2)는 TTL(Transistor Transistor Logic) 레벨의 제 1 칩 인에이블 신호(BAR CE )를 입력으로하여 CMOS 레벨의 제 2 칩 인에이블 신호(ΦCEB)로 버퍼링하는 것으로서, 내부 전원(IVCC), 상기 내부 전원(IVCC)이 공급되는 인버터들(41,46), 상기 인버터(46) 앞단에서 상기 제 1 내부 전원 감지 신호(ΦVCCD1)가 논리 하이일 때 턴온되어 상기 인버터(46) 앞단을 논리 로우로 전환하는 앤모스 트랜지스터(44) 및 상기 제 1 내부 전원 감지 신호(ΦVCCD1)이 논리 하이일 때 턴온되어 상기 인버터(41)에 내부 전원(IVCC)을 공급하는 피모스 트랜지스터(47)로 구성된다.
상기 인버터(41)는 피모스 트랜지스터(42)와 앤모스 트랜지스터(43)으로 구성된 씨모스 트랜지스터이다.
따라서, 상기 메인 버퍼부(2)는 상기 제 1 칩 인에이블 신호(BAR CE )의 논리 하이인 상태가 일정 시간 지속될 경우, 상기 제 1 내부 전원 감지 신호(ΦVCCD1)는 논리 로우되고 상기 내부 전원(IVCC)는 차단된 상태(도 5 및 도 6 참조)이므로, 상기 앤모스 트랜지스터(44)가 턴온되어 상기 인버터(44) 앞단을 논리 로우로 유지하고 논리 로우인 제 2 칩 인에이블 신호(ΦCEB)를 발생한다.
상기 더미 버퍼부(3)는 제 1 칩 인에이블 신호(BAR CE )를 입력으로하여 내부 전원 회복 신호(ΦIVCR)를 발생하는 것으로서, 외부 전원(EVCC), 상기 외부 전원(EVCC)이 공급되는 인버터들(51,56), 상기 인버터(56) 앞단에서 내부 전원 제어 신호(ΦIVCC)가 논리 하이일 때 턴온되어 상기 인버터(56) 앞단을 논리 로우로 전환하는 앤모스 트랜지스터(54), 상기 내부 전원 제어 신호(ΦIVCC)가 논리 하이일 때 턴온되어 상기 인버터(51)에 외부 전원(EVCC)을 공급하는 피모스 트랜지스터(55) 및 상기 외부 전원(EVCC)과 상기 피모스 트랜지스터(55) 사이에 연결된 저항(57)으로 구성된다.
상기 인버터(51)는 피모스 트랜지스터(52)와 앤모스 트랜지스터(53)으로 구성된 씨모스 트랜지스터이다.
상기 제 1 칩 인에이블 신호(BAR CE )가 논리 하이인 상태를 살펴보면, 내부 전원 회복 신호(ΦIVCR)는 논리 하이이므로 내부 전원 제어 신호(ΦIVCC)는 논리 로우(도 3 참조)되어 상기 앤모스 트랜지스터(54)는 턴오프되고 상기 피모스 트랜지스터(55)는 턴온되어 있다. 상기와 같이 상기 제 1 칩 인에이블 신호(BAR CE )가 논리 하이인 상태에서 논리 로우되면, 상기 피모스 트랜지스터(55)를 통해 상기 외부 전원(EVCC)이 인버터(51)에 공급되어 상기 인버터(51)의 출력단은 논리 하이되고 상기 내부 전원 회복 신호(ΦIVCR)는 논리 로우된다.
상기와 같이 상기 내부 전원 회복 신호(ΦIVCR)가 논리 로우되면 상기 내부 전원 제어 신호(ΦIVCC)는 논리 하이되는데(도 3 참조), 그 결과 상기 앤모스 트랜지스터(54)가 턴온되어 상기 인버터(56) 앞단을 논리 로우로 전환하고 상기 내부 전원 회복 신호(ΦIVCR)를 다시 논리 하이로 전환한다.
따라서, 상기 더미 버퍼부(3)는 상기 제 1 칩 인에이블 신호(BAR CE )의 논리 하이인 상태가 일정 시간 지속된 후 논리 로우될 경우, 논리 로우 상태의 짧은 펄스로 내부 전원 회복 신호(ΦIVCR)를 발생한다.
도 5는 상기 도1에 도시한 내부 전압 공급부(도 1의 8)의 회로도이다.
상기 도 5를 참조하면, 내부 전압 공급부(도 1의 8)는 비교부(61)와 구동부(62)로 구성되어 있다.
상기 비교부(61)는 내부 전원(IVCC)과 기준 전압(Vref)을 비교하는 차동 증폭기로서, 내부 전원 제어 신호(ΦIVCC)의해 구동되는 피모스 트랜지스터(65), 기준 전압(Vref)에 의해 구동되는 앤모스 트랜지스터(66), 내부 전원(IVCC)에 의해 구동되는 앤모스 트랜지스터(67), 상기 앤모스 트랜지스터들(66,67)의 소오스에 연결되고 내부 전원 제어 신호(ΦIVCC)의해 구동되는 앤모스 트랜지스터(68) 및 드레인과 앤웰(N-well)에 외부 전원(EVCC)이 공급되는 피모스 트랜지스터들(63,64)로 구성된다.
상기 피모스 트랜지스터(63)의 소오스는 상기 앤모스 트랜지스터(66)의 드레인, 상기 피모스 트랜지스터(65)의 드레인 및 상기 피모스 트랜지스터(64)의 게이트 및 소오스와 연결된다. 싱기 피모스 트랜지스터(64)의 소오스는 상기 앤모스 트랜지스터(67)의 드레인 및 상기 피모스 트랜지스터(65)의 소오스와 연결된다.
상기 구동부(62)는 드레인과 드레인과 앤웰(N-well)에 외부 전원(EVCC)이 공급되고 게이트에 상기 비교부(61)에서 출력되는 신호, 즉 상기 앤모스 트랜지스터(66)의 드레인에 나타나는 신호에 의해 구동되는 피모스 트랜지스터들(69)로 구성된다.
상기 전압 공급부의 동작 관계를 설명하면 다음과 같다.
내부 전원(IVCC)이 공급되는 상태에서 상기 내부 전원 제어 신호(ΦIVCC)가 논리 로우되면 상기 피모스 트랜지스터(65)는 턴온되고 상기 앤모스 트랜지스터(68)은 턴오프되므로 상기 비교부(61)의 출력은 논리 하이된다. 상기 비교부(61)에서 출력된 논리 하이는 상기 피모스 트랜지스터(69)를 턴오프하므로 내부 전원(IVCC)은 차단된다.
상기와 같이 내부 전원(IVCC)이 차단된 상태에서 상기 내부 전원 제어 신호(ΦIVCC)가 논리 로우되면 상기 피모스 트랜지스터(65)는 턴오프되고 상기 앤모스 트랜지스터(68)는 턴온되므로 상기 비교부(61)의 출력은 논리 로우된다. 상기 비교부(61)에서 출력된 논리 로우는 상기 피모스 트랜지스터(69)를 턴온하므로 내부 전원(IVCC)이 공급된다.
도 6은 상기 도1에 도시한 제 1 내부 전원 감지 신호(ΦVCCD1)를 발생하는 회로도이다.
상기 도 6을 참조하면, 제 1 내부 전원 감지 신호(ΦVCCD1)를 발생하는 회로는 저항(85), 다이오드들(81,82,83,84), 커패시터(86) 및 내부 전압(IVCC)에 의해 구동되는 인버터들(87,88)로 이루어진다.
상기 제 1 내부 전원 감지 신호(ΦVCCD1)는 논리 로우인 상태에서 내부 전원(IVCC)이 특정 전압 이상, 즉 다이오드들(81,82)의 턴온 전압 이상으로 높아지는 것을 감지하여 논리 하이로 변하고, 논리 하이인 상태에서 상기 내부 전원(IVCC)이 상기 다이오드들(81,82)의 턴온 전압 이하로 낮아지는 것을 감지하여 논리 로우로 변하는 신호이다.
도 7은 상기 도1에 도시한 제 2 내부 전원 감지 신호(ΦVCCD2)를 발생하는 회로도이다.
상기 도 7을 참조하면, 제 2 내부 전원 감지 신호(ΦVCCD2)를 발생하는 회로는 저항(95), 다이오드들(91.92,93,94,97), 커패시터(96), 내부 전압(IVCC)에 의해 구동되는 인버터들(98,99) 및 상기 인버터(99)의 출력 신호를 입력으로하여 외부 전원(EVCC)에 의한 전위로 출력하는 신호 전위 변환부(100)로 이루어진다.
상기 제 2 내부 전원 감지 신호(ΦVCCD2)는 논리 로우인 상태에서 내부 전원(IVCC)이 특정 전압 이상, 즉 다이오드들(91,92,93)의 턴온 전압 이상으로 높아지는 것을 감지하여 논리 하이로 변하고, 논리 하이인 상태에서 상기 내부 전원(IVCC)이 상기 다이오드들(91,92,93)의 턴온 전압 이하로 낮아지는 것을 감지하여 논리 로우로 변하는 신호이다.
따라서 상기 제 1 내부 전원 감지 신호(ΦVCCD1)가 논리 하이로 되기 위해서는 상기 내부 전원(IVCC)이 다이오드 턴온 전압의 2배 이상이 되어야하고, 상기 제 2 내부 전원 감지 신호(ΦVCCD2)가 논리 하이로 되기 위해서는 상기 내부 전원(IVCC)이 다이오드 턴온 전압의 3배 이상이 되어야한다.
즉, 상기 내부전원(IVCC)이 특정 전압 이상으로 되면 상기 신호 전위변환부(100)는 상기 외부 전원(EVCC)의 전위로 논리 하이인 제 2 내부 전원 감지 신호(ΦVCCD2)를 출력한다. 상기 논리 하이인 제 2 내부 전원 감지 신호(ΦVCCD2)는 내부 전원 인에이블부(도 3의 7)에 입력되어 제 2 래치부(도 3의 32)를 논리 로우에서 논리 하이로 회복한다.
내부 전원 차단 신호(ΦDIS)의 논리 로우 상태를 결정하는 상기 제 1 내부 전원 감지 신호(ΦVCCD1)와 비교해 볼 때 상기 제 2 내부 전원 감지 신호(ΦVCCD2)는 상기 내부전원(IVCC)이 상기 다이오드(93)의 턴온 전압만큼 더 클 때 나타나게 하였는데 그 이유는 상기 도 3에 도시한 낸드 게이트(25)의 입력 신호가 동시에 논리 하이인 경우를 방지하기 위한 것이다.
도 8은 상기 도1에 도시한 타이머부(4)에 입력되는 발진 신호(ΦOSC)를 발생하는 회로도이다.
상기 도 8을 참조하면, 발진 신호(ΦOSC)는 피모스 트랜지스터들(112,113,116)과 앤모스 트랜지스터들(114,115,117)로 구성된 지연 수단(111)과 상기 지연 수단(111)에 직렬로 연결되고 내부 전원(IVCC)에 의해 구동되는 인버터들(118,119), 상기 제 2 칩 인에이블 신호(ΦCEB)를 반전시키는 인버터(122), 상기 인버터(122)에서 출력된 신호에 의해 구동되고 내부 전원(IVCC)을 상기 인버터(119)에 공급하는 피모스 트랜지스터(120), 게이트는 상기 인버터(122)의 출력단에 연결되고 드레인은 상기 인버터(119)에 연결된 앤모스 트랜지스터(121)로 구성된 회로도에 의해 발생한다.
상기 지연 수단(111)의 피모스 트랜지스터들(112,113)과 앤모스 트랜지스터들(114,115)의 게이트에는 상기 인버터(119)의 출력 신호, 즉 발진 신호(ΦOSC)가 피드백된다.
상기 제 2 칩 인에이블 신호(ΦCEB)가 논리 로우이면 상기 앤모스 트랜지스터(121)가 턴온되어 상기 발진 신호(ΦOSC)는 논리 로우를 유지한다. 이때 논리 로우인 발진 신호(ΦOSC)는 다시 상기 지연 수단(111)에 입력되어 앤모스 트랜지스터들(114,115)를 턴오프하여 논리 하이를 출력함으로써 상기 인버터(118)의 출력단은 논리 로우인 상태가 된다. 상기 제 2 칩 인에이블 신호(ΦCEB)가 논리 로우에서 논리 하이로 변하면 상기 앤모스 트랜지스터(121)는 턴오프되고 상기 피모스 트랜지스터(121)이 턴온되어 상기 인버터(119)에 내부 전원(IVCC)이 공급된다. 따라서 상기 인버터(118)의 초기 상태인 논리 로우가 상기 인버터(119)를 통과하면서 논리 하이인 발진 신호(ΦOSC)가 나타난다.
상기 논리 하이인 발진 신호(ΦOSC)는 다시 상기 지연 수단(111)에 입력되어 앤모스 트랜지스터들(114,115)를 턴온하여 논리 로우를 출력함으로써 발진 신호(ΦOSC)는 논리 로우된다.
이와 같이 상기 발진 신호(ΦOSC)는 제 2 칩 인에이블 신호(ΦCEB)가 논리 로우에서 논리 하이로 변하면 상기 지연 수단(111)에서 지연된 후 발진한 후 상기 내부 전원(IVCC)이 로우될 때 논리 로우를 유지하는 신호이다.
도 9는 상기 도1에 도시한 타이머부(4)의 회로도이다.
상기 도 9를 참조하면, 타이머부(4)는 칩이 특정 긴 시간 동안 비활성 상태인지, 즉 상기 제 1 칩 인에이블 신호(BAR CE )가 논리 하이로 지속되는 시간을 감지하는 것으로서 직렬로 연결된 n개의 카운터들(Q0, Q1,----, Qn), 상기 n번째 카운터(Qn)의 출력 신호(Qnout)와 상기 제 2 칩 인에이블 신호(ΦCEB)가 모두 논리 하이일때만 논리 로우를 출력하는 낸드 게이트(131) 및 상기 낸드 게이트(131)의 출력 신호를 반전시키는 인버터(132)로 구성된다.
상기 카운터(Q0)는 상기 제 2 칩 인에이블 신호(ΦCEB)와 발진 신호(ΦOSC)를 입력으로하여 출력 신호(Q0out)을 출력하고, 상기 카운터(Q1)는 상기 제 2 칩 인에이블 신호(ΦCEB)와 상기 카운터(Q0)의 출력 신호(Q0out)를 입력으로하여 출력 신호(Q1out)을 출력하고, 상기 카운터(Qn)는 상기 제 2 칩 인에이블 신호(ΦCEB)와 상기 카운터(Qn-1)의 출력 신호(Qn-1out)를 입력으로하여 출력 신호(Qnout)을 출력한다.
이때 상기 n번째 카운터(Qn)의 주기는 상기 발진 신호(ΦOSC) 주기와 2n의 곱으로 나타난다. 상기 n번째 카운터(Qn)의 출력 신호(Qnout)는 특정 긴 동작 대기 상태 지속 시간, 즉, 상기 n번째 카운터(Qn)의 1/2 주기 시간 후에 논리 하이도니다.
따라서, 내부 전원 차단 신호(ΦDIS)는 상기 제 2 칩 인에이블 신호(ΦCEB)가 논리 하이 상태가 상기 n번째 카운터(Qn)의 1/2 주기 시간동안 지속된 후 논리 하이로 나타나서 내부 전원(IVCC)을 차단하는 동작을 실행하게 된다.
도 10은 상기 도 9에 도시한 카운터의 회로도이다.
상기 도 10을 참조하면, 카운터는 입력 신호(Qin)에 의해 스위칭 온/오프가 결정되는 스위칭 수단, 즉 인버터(151)를 구비한 전송 게이트들(152,154,157,159)과 낸드 게이트들(153,158), 상기 낸드 게이트들(153,158) 각각의 출력 신호를 반전하여 다시 상기 낸드 게이트들(153,158) 각각에 입력하는 인버터들(155,160) 및 상기 낸드 게이트(158)에서 출력된 신호를 반전하여 출력 신호(Qout)를 발생하는 인버터(161)로 구성된다.
상기와 같이 구성된 카운터에서 각 구성 요소들의 동작은 다음과 같다.
제 1 칩 인에이블 신호(BAR CE )가 논리 로우일 때 상기 제 2 칩 인에이블 신호(ΦCEB)에 의해 낸드 게이트(158)의 출력단은 논리 하이되고 인버터(161)를 통과한 출력 신호(Qout)는 항상 논리 로우로 리셋(reset)됨으로써 안정된다.
상기 제 2 칩 인에이블 신호(ΦCEB)가 논리 하이인 경우를 살펴보면 다음과 같다.
먼저 출력 신호(Qout)의 초기 상태가 논리 로우이고 입력 신호(Qin)가 논리 하이이면, 인버터(151)의 출력단은 논리 로우가 되어 전송 게이트(154,157)은 스위칭 오프되고 전송 게이트(152,159)는 스위칭 온된다. 따라서 상기 낸드 게이트(158)의 초기 출력 신호인 논리 하이가 다시 상기 낸드 게이트(158)에 입력되어 출력 신호(Qout)는 초기 상태인 논리 로우를 유지한다.
상기 입력 신호(Qin)가 논리 하이에서 논리 로우로 변할 경우, 인버터(151)의 출력단은 논리 하이가 되어 전송 게이트(154,157)은 스위칭 온되고 전송게이트(152,159)는 스위칭 오프된다. 따라서 상기 낸드 게이트(153)의 초기 출력 신호인 논리 로우가 상기 인버터(156)를 통해 논리 하이가 되어 상기 낸드 게이트(158)는 논리 로우를 출력하고 상기 인버터(161)은 논리 하이인 출력 신호(Qout)를 발생한다.
즉, 상기 카운터는 입력 신호(Qin)의 하강 에지(falling edge)에서만 이전의 출력신호와 반대되는 위상을 가진 신호를 출력 신호(Qout)로 출력한다.
도 11은 상기 도 1에 회로도에 나타난 신호들의 타이밍도이다.
상기 도 11을 참조하면, 제 1 칩 인에이블 신호(BAR CE )가 논리 하이로 되어 칩의 동작 대기 상태가 특정 시간 지속되면, 메인 버퍼부(2)에서 출력되고 상기 제 1 칩 인에이블 신호(BAR CE )보다 일정시간 지연된 제 2 칩 인에이블 신호(ΦCEB)에 의해 일정 긴 주기를 가진 발진 신호(ΦOSC)가 발생되고, 상기 제 1 칩 인에이블 신호(BAR CE )가 일정 시간 지연된 상기 제 2 칩 인에이블 신호(ΦCEB)와 상기 발진 신호(ΦOSC)는 카운터들(Q0~Qn)을 구비한 타이머부(도 1의 4, 도 9)를 통해 내부 전원 차단 신호(ΦDIS)를 발생한다.
즉, 상기 내부 전원 차단 신호(ΦDIS)는 상기 제 1 칩 인에이블 신호(BAR CE )가 논리 하이로 일정 시간 지속될 경우 논리 로우에서 논리 하이로 변한다. 상기와 같이 상기 내부 전원 차단 신호(ΦDIS)가 논리 로우에서 논리 하이로 변하면, 내부 전원 디세이블부(도 1의 6)에서 출력되는 내부 전원 제어 신호(ΦIVCC)는 논리 하이에서 논리 로우되고, 그 결과 내부 전원 공급부(도1의 8)가 디세이블되어내부 전원(IVCC)은 논리 로우되고 칩 내부 회로부(도 1의 9)를 포함하여 상기 내부 전원(IVCC)을 사용하는 회로들을 비활성화한다.
상기와 같이 내부 전원(IVCC)이 차단된 상태에서 상기 제 1 칩 인에이블 신호(BAR CE )가 논리 로우되면, 외부 전원에 의한 더미 버퍼부(도 1의 3)에서는 논리 로우의 짧은 주기를 가진 내부 전원 회복 신호(ΦIVCR)를 발생하고 상기 내부 전원 회복 신호(ΦIVCR)가 논리 하이에서 논리 로우로 변하고 도 3의 제 2 래치부(32) 출력단(n1)은 논리 하이에서 논리 로우로 변한다. 그 결과 내부 전원 인에이블부(도 1의 7)에서는 논리 하이인 내부 전원 제어 신호(ΦIVCC)를 출력하고, 상기 논리 하이인 내부 전원 제어 신호(ΦIVCC)는 내부 전원 공급부(도 1의 8)를 통해 내부 전원(IVCC)을 출력함으로써 상기 내부 전원(IVCC)은 상기 메인 버퍼부(도 1의 2) 및 칩 내부 회로부(도 1의 9)를 포함하여 상기 내부 전원(IVCC)을 사용하는 회로들을 활성화시키게 되어 칩의 동작 상태가 진행된다.
상기와 같이 상기 내부 전원(IVCC)이 특정 전위 이상으로 회복되면 제 1 내부 전원 감지 신호(ΦVCCD1) 및 제 2 내부 전원 감지 신호(ΦVCCD2)는 논리 하이되고 상기 논리 하이인 제 1 내부 전원 감지 신호(ΦVCCD1) 및 제 2 내부 전원 감지 신호(ΦVCCD2)는 상기 제 1 칩 인에이블 신호(BAR CE )의 논리 로우를 받아들여 칩이 활성화된다.
이때 상기 내부 전원 제어 신호(ΦIVCC)는 논리 하이인 상태를 유지한다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 반도체 장치의 내부 전원 제어 회로는 반도체 장치의 동작 대기 상태에서 내부 전원(IVCC)이 장시간 공급되면 내부 전원 공급부를 디세이블하여 내부 전원을 차단하고, 반도체 장치가 다시 동작하는 시점에서는 내부 전원 공급부를 인에이블하여 내부 전원을 공급함으로써 동작 대기 상태에서 소모되는 전력량을 최소화할 수 있다.

Claims (14)

  1. 외부 전원(EVCC)을 입력으로하여 반도체 장치를 구동하기 위한 내부 전원(IVCC)을 발생하는 내부 전원 공급부;
    상기 내부 전원 공급부로부터 내부 전원(IVCC)이 출력되는지를 감지하여 제 1 내부 전원 감지 신호(ΦVCCD1)와 제 2 내부 전원 감지 신호(ΦVCCD2)를 발생하는 내부 전원 감지부;
    상기 내부 전원(IVCC)에 의해 구동되고 상기 제 1 내부 전원 감지 신호(ΦVCCD1)와 TTL(Transistor Transistor Logic) 레벨의 제 1 칩 인에이블 신호(BAR CE )를 입력으로하여 CMOS 레벨의 제 2 칩 인에이블 신호(ΦCEB)를 출력하는 메인 버퍼부;
    상기 외부 전원(EVCC)에 의해 구동되고 상기 제 1 칩 인에이블 신호(BAR CE )를 입력으로하여 상기 반도체 장치가 동작 상태로 회복되는 것을 감지함으로써 상기 내부 전원을 회복하기 위한 내부 전원 회복 신호(ΦIVCR)를 출력하는 더미 버퍼부;
    상기 반도체 장치가 동작 대기 상태로 지속되는 것을 감지하여 상기 내부 전원을 차단하기 위한 내부 전원 차단 신호(ΦDIS)를 발생하는 타이머부; 및
    상기 내부 전원 차단 신호(ΦDIS), 내부 전원 회복 신호(ΦIVCR) 및 제 2 내부 전원 감지 신호(ΦVCCD2)를 입력으로하여 내부 전원 제어 신호(ΦIVCC)를 출력하는 내부 전원 제어부를 구비하여,
    상기 반도체 장치가 동작 대기 상태로 지속될 경우 상기 내부 전원 차단 신호(ΦDIS)에 의해 상기 내부 전원 공급부를 디세이블하는 내부 전원 제어 신호(ΦIVCC)를 발생하고, 상기 반도체 장치가 동작 상태로 회복될 경우 상기 내부 전원 회복 신호(ΦIVCR)에 의해 상기 내부 전원 공급부를 인에이블하는 내부 전원 제어 신호(ΦIVCC)를 발생하는 것을 특징으로하는 반도체 장치의 내부 전원 제어 회로.
  2. 제 1 항에 있어서, 상기 제 1 내부 전원 감지 신호(ΦVCCD1)와 상기 제 2 내부 전원 감지 신호(ΦVCCD2)는 상기 내부 전원(IVCC)이 서로 다른 일정 전압 이상일 때 상기 내부 전원 공급부로부터 내부 전원(ΦIVCC)이 출력되는 것으로 감지하는 것을 특징으로하는 반도체 장치의 내부 전원 제어 회로.
  3. 제 1 항에 있어서, 상기 내부 전원 제어부는
    상기 내부 전원 차단 신호(ΦDIS)을 입력으로하고 상기 내부 전원 공급부를 디세이블하기 위한 내부 전원 제어 신호(ΦIVCC)를 출력으로하는 내부 전원 디세이블부; 및
    상기 내부 전원 회복 신호(ΦIVCR)와 상기 제 2 내부 전원 감지 신호(ΦVCCD2)를 입력으로하고 상기 내부 전원 공급부를 인에이블하기 위한 내부 전원 제어 신호(ΦIVCC)를 출력으로하는 내부 전원 인에이블부를 구비하는 것을 특징으로하는 반도체 장치의 내부 전원 제어 회로.
  4. 제 3 항에 있어서, 상기 내부 전원 디세이블부는
    상기 외부 전원(EVCC)이 공급되고 상기 내부 전원 차단 신호(ΦDIS)를 입력으로하고 상기 외부 전원(EVCC) 레벨의 전압을 출력하는 신호 전위 변환부;
    상기 내부 전원 제어 신호(ΦIVCC)에 의해 스위칭온되고 상기 신호 전위 변환부로부터 출력된 전압을 전송하는 스위칭 수단;
    상기 스위칭 수단을 통해 전송된 전압을 저장하는 제 1 래치부;
    상기 스위칭 수단과 상기 제 1 래치부 사이에서 상기 내부 전원 차단 신호(ΦDIS)가 논리 로우일 때 턴온되어 상기 제 1 래치부의 출력단을 논리 로우로 프리차지하는 앤모스 트랜지스터; 및
    상기 내부 전원 인에이블부에서 출력된 신호와 상기 제 1 래치부에서 출력된 신호를 입력으로하여 내부 전원 제어 신호(ΦIVCC)를 출력하는 논리부로 구성된 것을 특징으로하는 반도체 장치의 내부 전원 제어 회로.
  5. 제 4 항에 있어서, 상기 신호 전위 변환부는
    상기 내부 전원 차단 신호(ΦDIS)와 상기 내부 전원 차단 신호(ΦDIS)가 반전된 신호를 입력으로하는 차동 증폭기인 것을 특징으로하는 반도체 장치의 내부 전원 제어 회로.
  6. 제 4 항에 있어서, 상기 제 1 래치부는
    인버터들로 이루어진 것을 특징으로하는 반도체 장치의 내부 전원 제어 회로.
  7. 제 4 항에 있어서, 상기 논리부는
    입력 신호들 모두 논리 하이일 때만 논리 로우를 출력하는 낸드 게이트인 것을 특징으로하는 반도체 장치의 내부 전원 제어 회로.
  8. 제 3 항에 있어서, 상기 내부 전원 인에이블부는
    상기 제 2 내부 전원 감지 신호(ΦVCCD2)를 반전시키는 인버터; 및
    상기 인버터에서 출력된 신호와 상기 내부 전원 회복 신호(ΦIVCR)를 입력으로하는 제 2 래치부로 구성된 것을 특징으로하는 반도체 장치의 내부 전원 제어 회로.
  9. 제 8 항에 있어서, 상기 제 2 래치부는
    상기 내부 전원 회복 신호(ΦIVCR)가 논리 로우로 될 때 논리 로우를 출력하고 상기 제 2 내부 전원 감지 신호(ΦVCCD2)가 논리 하이로 될 때 논리 하이를 출력하는 플립 플롭(Flip-Flop) 회로인 것을 특징으로하는 반도체 장치의 내부 전원 제어 회로.
  10. 제 1 항에 있어서, 상기 메인 버퍼부는
    상기 제 1 내부 전원 감시 신호(ΦVCCD1)에 의해 상기 내부 전원(IVCC)이 공급되고 상기 제 1 칩 인에이블 신호(BAR CE )를 입력으로하는 제 1 인버터;
    상기 내부 전원(IVCC)이 공급되고 상기 제 1 인버터에서 출력된 신호를 입력으로하여 제 2 칩 인에이블 신호(ΦCEB)를 출력하는 제 2 인버터; 및
    상기 제 1 인버터와 제 2 인버터 사이에 연결되고 상기 제 1 내부 전원 감시 신호(ΦVCCD1)에 의해 제어되는 앤모스 트랜지스터를 구비하는 것을 특징으로하는 반도체 장치의 내부 전원 제어 회로.
  11. 제 1 항에 있어서, 상기 더미 버퍼부는
    상기 내부 전원 제어 신호(ΦIVCC)에 의해 상기 외부 전원(EVCC)이 공급되고 상기 제 1 칩 인에이블 신호(BAR CE )를 입력으로하는 제 3 인버터;
    상기 외부 전원(EVCC)이 공급되고 상기 제 3 인버터에서 출력된 신호를 입력으로하여 내부 전원 회복 신호(ΦIVCR)를 출력하는 제 4 인버터; 및
    상기 제 3 인버터와 제 4 인버터 사이에 연결되고 상기 내부 전원 제어 신호(ΦIVCC)에 의해 제어되는 앤모스 트랜지스터를 구비하여,
    상기 제 1 칩 인에이블 신호(BAR CE )가 논리 로우될 때 논리 로우인 펄스로 상기 내부 전원 회복 신호(ΦIVCR)를 출력하는 것을 특징으로하는 반도체 장치의 내부 전원 제어 회로.
  12. 제 1 항에 있어서, 상기 내부 전압 공급부는
    외부 전원(EVCC)이 공급되고 상기 내부 전원 제어 신호(ΦIVCC)를 입력으로하여 상기 내부 전원 제어 신호(ΦIVCC)에 따라 내부 전압(IVCC)이 공급 또는 차단되는 것을 특징으로하는 반도체 장치의 내부 전원 제어 회로.
  13. 제 1 항에 있어서, 상기 내부 발진 신호는
    상기 제 1 칩 인에이블 신호(BAR CE )가 논리 하이를 계속할 때 일정 시간 지연 후 발진하는 것을 특징으로하는 반도체 장치의 내부 전원 제어 회로.
  14. 제 1 항에 있어서, 상기 타머부는
    상기 제 1 칩 인에이블 신호(BAR CE )와 상기 발진 신호(ΦOSC)를 입력으로하여 상기 제 1 칩 인에이블 신호(BAR CE )가 논리 하이로 일정 시간 지속된 후 내부 전원 차단 신호(ΦDIS)를 발생하는 것을 특징으로하는 반도체 장치의 내부 전원 제어 회로.
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JPH07177015A (ja) * 1993-12-17 1995-07-14 Nec Corp 同期型半導体装置用パワーカット回路
KR19980056431A (ko) * 1996-12-28 1998-09-25 문정환 저 전력 소비형 회로

Patent Citations (4)

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