KR100400710B1 - 버퍼회로 - Google Patents

버퍼회로 Download PDF

Info

Publication number
KR100400710B1
KR100400710B1 KR10-2000-0061032A KR20000061032A KR100400710B1 KR 100400710 B1 KR100400710 B1 KR 100400710B1 KR 20000061032 A KR20000061032 A KR 20000061032A KR 100400710 B1 KR100400710 B1 KR 100400710B1
Authority
KR
South Korea
Prior art keywords
circuit
mosfet
channel
signal
inverter circuit
Prior art date
Application number
KR10-2000-0061032A
Other languages
English (en)
Other versions
KR20010051076A (ko
Inventor
요시오카슈헤이
Original Assignee
엔이씨 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP?11-295556? priority Critical
Priority to JP29555699A priority patent/JP2001118388A/ja
Application filed by 엔이씨 일렉트로닉스 코포레이션 filed Critical 엔이씨 일렉트로닉스 코포레이션
Publication of KR20010051076A publication Critical patent/KR20010051076A/ko
Application granted granted Critical
Publication of KR100400710B1 publication Critical patent/KR100400710B1/ko

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087Data input latches
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/06Address interface arrangements, e.g. address buffers

Abstract

본 발명은 인가된 어드레스 신호의 논리상태의 변동에 의해 야기된 전원전압 및 접지전압의 변동 및 편차를 억제하는 버퍼회로를 제공하는 것을 목적으로 하는 것이다. 상기 버퍼회로는 CMOS 구조를 갖는 제1의 인버터회로(a)와, CMOS 구조를 갖는 제1의 인버터회로(b)와, 상기 제1의 인버터회로의 제1의 출력신호와 상기 제2의 인버터회로의 제2의 출력신호를 등화하는 등회회로(c)를 포함한다. 각각의 상기 제1 및 제2의 인버터회로는 제어신호에 의해 활성화 또는 비활성화된다. 상기 제1 및 제2의 인버터회로가 활성화 되는 경우에, 상기 등화회로는 고 임피던스의 상태로 설정되고, 상기 상태에서 상기 제1의 인버터회로는 그 출력단자에서 제1의 출력신호를 발생하고 상기 제2의 인버터회로는 그 출력단자에서 제2의 출력신호를 발생한다. 상기 제1 및 제2의 인버터회로가 비 활성화 되는 경우에, 상기 등화회로는 저 임피던스의 상태로 설정되고, 상기 상태에서 상기 제1 및 제2의 인버터회로의 출력단자는 상기 등화회로를 경유하여 서로 접속되어 상기 제1 및 제2의 인버터회로의 제1 및 제2의 출력신호가 제1의 논리상태와 제2의 논리상태의 사이의 거의 중간의 논리상태가 되게 한다.

Description

버퍼회로{Buffer circuit}
본 발명은 버퍼회로에 관한 것으로서, 특히 반도체 기억장치의 기억부에 어드레스 신호와 같은 출력신호를 출력하는 어드레스 버퍼회로로서 양호하게 사용되며 소정의 신호의 논리상태의 변화에 의해 야기된 접지전압과 전원전압의 편차 또는 요동(변화)을 억제하는 버퍼회로에 관한 것이다.
도 1은 반도체 기억장치용으로 사용되는 종래의 어드레스 버퍼회로의 일 예를 도시하는 회로도이다.
도 1에 도시된 바와 같이, 종래기술에 따른 버퍼회로(102)는 입력부(104), 제1 내지 제4의 인버터회로(106, 108, 110, 112), 어드레스 신호 변화 검출회로(ATD 회로)(114), 및 파형 합성펄스 발생회로(116)로 구성되어 있다. 도 1에서는 어드레스의 1비트에 관한 구성만이 도시되어 있지만, 실제로는 어드레스의 비트 수에 따라 도 1에 도시된 바와 같은 동일한 많은 구성을 포함하고 있다는 것은 말할 필요가 없다.
입력부(104)는 직렬로 접속된 Metal-Oxide-Semiconductor Field-EffectTransistor(전계효과 트랜지스터, 이하, MOSFET라고 한다)(131, 132)와 병렬로 접속된 두개의 N채널 MOSFET(133, 134)를 포함하는 두개의 2입력 NOR 게이트이다.
P채널 MOSFET(131)의 소스는 전원전압(Vcc)이 인가된 전원선에 접속되고 P채널 MOSFET(131)의 드레인은 P채널 MOSFET(132)의 소스에 접속된다. 상기 P채널 MOSFET(132)의 드레인은 N채널 MOSFET(133, 134)의 결합된 드레인에 접속된다. N채널 MOSFET(133, 134)의 결합된 소스는 접지된다. P채널 MOSFET(132, 133)의 게이트는 서로 접속되어 제1의 입력부(104)의 입력단자(104a)를 형성한다. 버퍼회로(102)의 입력신호인 어드레스 신호(ADIN)는 버퍼회로(102)의 외측으로부터 제1의 입력단자(104a)에 공급된다. P채널 MOSFET(131, 134)의 결합된 게이트는 입력부(104)의 제2의 입력단자(104b)를 형성한다. 칩 인에이블 신호(CEB)는 버퍼회로(102)로부터 제2의 입력단자(104b)에 공급된다. P채널 MOSFET(132, 133, 134)의 결합된 드레인은 입력부(104)의 출력단자(104c)를 구성한다.
칩 인에이블 신호(CEB)가 소정의 논리레벨에 있는 경우, 어드레스 신호(ADIN)는 입력부(104)로 취해지고 어드레스 신호(ADIN)에 대해 반대인 논리레벨을 갖는 출력신호가 제2의 입력단자(104b)에서 출력된다. 상기와 같이 출력된 출력신호는 그 후 제4의 인버터회로(112)에 공급된다.
제1, 제2, 제3 및 제4의 인버터회로(106, 108, 1110, 112)는 그 구성이 거의 동일하다. 따라서, 제4의 인버터회로(112)의 구성이 이하에서 기술될 것이고 제1, 제2, 제3의 인버터회로(106, 108, 110)에 관한 기술은 첨부된 문자를 제외하고는 제4의 인버터회로(112)와 동일한 참조부호를 붙여서 생략된다.
제4의 인버터회로(112)는 드레인이 함께 결합된 CMOS형 인버터인 P채널 MOSFET(135a)와 N채널 MOSFET(136a)로 구성된다. P채널 MOSFET(135a)의 소스는 전원전압(Vcc)의 전원선에 접속된다. N채널 MOSFET(136a)의 소스는 접지된다. P채널 MOSFET(135a, 136a)는 함께 결합되어 제4의 인버터회로(112)의 입력단자(112a)를 형성한다. 입력단자(112a)는 입력부(104)의 출력단자(104c)에 접속된다. P채널 MOSFET(135a, 136a)는 제4의 인버터회로(112)의 출력단자(112b)를 형성한다.
제4의 인버터회로(112)는 입력부(104)로부터의 출력신호에 대해 반대의 논리를 갖는 출력신호를 출력단자(112b)에서 발생한다. 상기와 같이 발생된 제4의 인버터회로(112)의 출력신호는 그 후 ATD 어드레스 신호(ATDIN)로서 ATD 회로(114)에 공급됨과 동시에 제2 및 제3의 인버터회로(108, 110)에 공급된다. 도 1에 도시된 바와 같이, ATD 어드레스 신호(ATDIN)는 버퍼회로(102)의 외측에 제공된 소정의 회로(도시되지 않음)에 공급된다.
제4의 인버터회로(112)의 구성과 거의 동일한 구성을 갖는 제2의 인버터회로(108)는 P채널 MOSFET(135b)와 N채널 MOSFET(136b)의 결합된 게이트에 의해 형성된 입력단자(108a)와 P채널 MOSFET(135b)와 N채널 MOSFET(136b)의 결합된 드레인에 의해 형성된 출력단자(108b)를 포함한다. 입력단자(108a)는 제4의 인버터회로(112)의 출력단자(112b)에 접속된다. 제2의 인버터회로(108)는 그 출력단자(108b)에서 입력단자(108a)에 인가된 제4의 인버터회로(112)로부터 출력신호 레벨에 대한 반대의 논리레벨을 갖는 출력신호를 발생한다. 제2의 인버터회로(108)의 출력신호는 버퍼회로(102)의 두개의 출력신호 중의 한 신호인반전된 어드레스 신호(BAR)이다. 상기 반전된 어드레스 신호(BAR)는 그 후 버퍼회로(102) 외측에 제공된 디코더 회로 또는 회로(도시되지 않음)에 인가된다.
제4의 인버터회로(112)와 구성이 거의 동일한 제3의 인버터회로(110)는 P채널 MOSFET(135c)와 N채널 MOSFET(136c)의 결합된 게이트에 의해 형성된 입력단자(110a)와 P채널 MOSFET(135c)와 N채널 MOSFET(136c)의 결합된 드레인에 의해 형성된 출력단자(110b)를 포함한다. 입력단자(110a)는 제4의 인버터회로(112)의 출력단자(112b)에 접속된다. 제3의 인버터회로(110)는 입력단자(110a)에 인가된 제4의 인버터회로(112)로부터의 출력신호에 대해 반대의 논리레벨을 갖는 출력신호를 출력단자(110b)에서 발생한다. 제3의 인버터회로(110)의 출력신호는 그 후 제1의 인버터회로(106)에 인가된다.
제4의 인버터회로(112)와 구성이 거의 동일한 제1의 인버터회로(106)는 P채널 MOSFET(135d)와 N채널 MOSFET(136d)의 결합된 게이트에 의해 형성된 입력단자(106d)와 P채널 MOSFET(135d)와 N채널 MOSFET(136d)의 결합된 드레인에 의해 형성된 출력단자(106d)를 포함한다. 입력단자(106a)는 제3의 인버터회로(110)의 출력단자(110b)에 접속된다. 제1의 인버터회로(106)는 그 출력단자(106b)에서 입력단자(106a)에 인가된 제3의 인버터회로(110)로부터의 출력신호에 대해 반대의 논리레벨을 갖는 출력신호를 발생한다. 제1의 인버터회로(106)의 출력신호는 버퍼회로(102)의 두개의 출력신호 중의 다른 하나의 신호인 어드레스 신호(TRUE)이다. 상기 어드레스 신호(TRUE)는 그 후 버퍼회로(102) 외측에 제공된 디코더 회로 또는 회로(도시되지 않음)에 인가된다.
ATD 회로(114)에는 제4의 인버터회로(112)로부터 출력된 ATD 어드레스 신호(ATDIN)가 인가된다. ATD 회로(114)는 어드레스 신호(ADIN)의 논리레벨의 변화(즉, 어드레스 변화)를 검출하고 그 후 ATD 출력신호(ATDOUT)를 파형 합성 펄스발생회로(116)에 출력한다.
상기 펄스 발생회로(116)는 ATD 회로(114)로부터의 신호(ATDOUT)에 따라 하이(High)레벨로부터 로우(Low)레벨로 논리상태가 변하는 펄스를 포함하는 데이터 래치신호(DTL)를 발생하고, 버퍼회로(102) 외측에 제공된 소정의 회로에 상기 데이터 래치신호(DTL)를 출력한다.
제1의 인버터회로(106)로부터 출력된 어드레스 신호(TRUE)는 버퍼회로(102)의 입력부(104)에 인가된 어드레스 신호(ADIN)의 파형에 대응하는 파형을 갖는다. 또한, 제2의 인버터회로(108)로부터 출력된 반전된 어드레스 신호(BAR)는 어드레스 신호(TRUE)의 반전된 파형을 갖는다. 즉, 반전된 어드레스 신호(BAR)는 어드레스 신호(TRUE)에 대해 논리적으로 반전되어 있다. 어드레스 신호(TRUE) 및 반전된 어드레스 신호(BAR)는 디코더 회로 또는 회로(도시되지 않음)를 통해 버퍼회로(102) 외측에 위치한 기억부(도시되지 않음)에 인가된다.
데이터 신호는 어드레스 신호(TRUE) 및 반전된 어드레스 신호(BAR)에 따라 기억부 각각의 메모리 셀로부터 출력된다. 기억부에 제공된 래치회로 또는 회로(도시되지 않음)는 데이터 래치신호(DTL)와 동기하도록 상기와 같이 출력된 데이터 신호를 유지(latch)한다.
도 2는 도 1에 도시된 종래의 기술에 따른 버퍼회로(102)에서의 어드레스 신호(ADIN), 어드레스 신호(TRUE), 반전된 어드레스 신호(BAR), 전원선을 통해 흐르는 전원전류, 접지선을 통해 흐르는 접지전류, 전원전압 및 접지전압의 파형을 도시하고 있다.
도 2에 도시된 바와 같이, 버퍼회로(102)에 인가된 어드레스 신호(ADIN)는 타이밍(T101)에서 로우 레벨로부터 하이 레벨로 변화되고, 그 후, 타이밍(T102)에서 하이 레벨에서 로우 레벨로 복귀된다. 어드레스 신호(ADIN)의 상기와 같은 변화에 따라, 어드레스 신호(TRUE)는 타이밍(T101)에서 로우 레벨로부터 하이 레벨로 변화되고 그 후 타이밍(T102)에서 하이 레벨로부터 로우 레벨로 복귀된다. 반면에, 반전된 어드레스 신호(BAR)는 타이밍(T101)에서 하이 레벨로부터 로우 레벨로 변화되고 그 후 타이밍(T102)에서 로우 레벨로부터 하이 레벨로 복귀된다.
공지된 바와 같이, CMOS의 구성를 갖는 MOSFET에 의해 형성된 인버터회로는 입력신호(및 또한 출력신호)가 하이 레벨로부터 로우 레벨로 전환되는 경우에 큰 전류가 흐르는 경향이 있다. 특히, 제1 및 제2의 인버터회로(106, 108)는 고전류 구동성을 갖기 때문에, 상기와 같은 경향은 더욱 현저해 진다. 특히 큰 전류는 하이의 논리베벨과 로우의 논리레벨 사이의 입출력신호의 전환시에 제1의 인버터회로(106)에서 MOSFET(135b, 136b)를 통해 흐르는 경향이 있다. 따라서, 도 2의 곡선(118, 120)으로 도시된 바와 같이, 전원전류와 접지전류는 어드레스 신호(TRUE)와 반전된 어드레스 신호(BAR)가 하이의 논리레벨과 로우의 논리레벨 사이에서 전환되는 타이밍(T1O1, T1O2)에서 스파이크 모양으로 크게 변한다. 따라서, 도 2에 부호(R101, R102)로 도시된 바와 같이, 타이밍(T1O1, T1O2)에서 전원전압은일시적으로 하강하고 접지전압은 일시적으로 상승한다.
전술한 바와 같이, 종래의 어드레스 버퍼회로(102)는 어드레스 비트의 수에 따라 도 1에 도시된 바와 같은 많은 구성을 실제 포함한다. 또한, 어드레스의 비트의 수는 최근에는 매우 많고 그에 따라 버퍼회로(102)의 인버터회로의 수가 매우 많아, 모든 인버터회로는 어드레스 신호(ADIN)의 논리상태의 변화와 동시에 작동하는 것이 보통이다. 그 결과, 전원전압 및 접지전압의 요동(변화) 또는 편차가 매우 커서 무시할 수 없다.
보통, 반도체 기억장치는 버퍼회로(102)용으로 통상 전원선과 접지선을 사용하는 버퍼회로(102) 보다는 다른 회로를 포함한다. 따라서, 전술한 전원전압 및 접지전압의 변동 및 편차는 상기 회로들이 불안정하게 작동하고 오작동하게 한다.
따라서, 본 발명의 목적은 인가된 어드레스 신호의 논리상태의 변동에 의해 야기된 전원전압 및 접지전압의 변동 및 편차를 억제하는 버퍼회로를 제공함에 있다.
본 발명의 다른 목적은 회로구성을 복잡하게 하지 않으면서 버퍼회로에 보통 전원선 및 접지선을 사용하는 다른 회로의 불안정한 동작 및 오작동을 방지할 수 있는 버퍼회로를 제공함에 있다.
특별히 언급된 다른 목적과 함께 전술한 목적은 이하의 기술로부터 본 분야의 기술자에게는 명확할 것이다.
본 발명에 따른 버퍼회로는, (a) 제1의 도전형으로 된 채널을 구비하는 제1의 MOSFET 및 상기 제1의 도전형과 반대인 제2의 도전형으로 된 채널을 구비하는 제2의 MOSFET를 포함하는 제1의 인버터회로와, 함께 결합되어 상기 제1의 인버터회로의 입력단자를 형성하는 상기 제1의 MOSFET의 게이트 및 상기 제2의 MOSFET의 게이트와, 상기 제1의 인버터회로의 입력단자에 인가되는 제1의 논리상태에 있는 제1의 입력신호와, 함께 결합되어 상기 제1의 인버터회로의 출력단자를 형성하는 상기 제1의 MOSFET의 채널의 일단 및 상기 제2의 MOSFET의 채널의 일단과, (b) 상기 제1의 도전형으로 된 채널을 구비하는 제3의 MOSFET 및 상기 제2의 도전형으로 된 채널을 구비하는 제4의 MOSFET를 포함하는 제2의 인버터회로와, 함께 결합되어 상기 제2의 인버터회로의 입력단자를 형성하는 상기 제3의 MOSFET의 게이트 및 상기 제4의 MOSFET의 게이트와, 상기 제2의 인버터회로의 입력단자에 인가되는 상기 제1의 논리상태와 반대인 제2의 논리상태에 있는 제2의 입력신호와, 함께 결합되어 상기 제2의 인버터회로의 출력단자를 형성하는 상기 제3의 MOSFET의 채널의 일단 및 상기 제4의 MOSFET의 채널의 일단과, (c) 상기 제1의 인버터회로의 제1의 출력신호와 상기 제2의 인버터회로의 출력신호를 서로 등화시키며, 상기 제1의 도전형으로 된 채널을 구비한 제5의 MOSFET 및 상기 제2의 도전형으로 된 채널을 구비하는 제6의 MOSFET을 포함하는 등화회로와, 함께 결합되어 상기 제1의 인버터회로의 출력단자에 접속되는 상기 제5의 MOSFET의 채널의 일단 및 상기 제6의 MOSFET의 채널의 일단과, 함께 결합되어 상기 제2의 인버터회로의 출력단자에 접속되는 상기 제5의 MOSFET의 채널의 타단 및 상기 제6의 MOSFET의 채널의 타단과, 반대의 논리레벨 상태의 제어신호가 각각 인가되고 그에 따라 상기 등화회로를 고 임피던스 또는 저 임피던스의 상태로 설정하는 상기 제5 및 제6의 MOSFET의 게이트와, (d) 상기 제1의 MOSFET의 채널의 타단을 제1의 전압선에 접속하거나 상기 제1의 전압선으로부터 단절하고, 상기 제1의 도전형으로 된 채널을 구비하는 제7의 MOSFET를 포함하며, 상기 제7의 MOSFET의 게이트에 인가된 제어신호에 의해 스위칭되는 상기 제1의 스위칭회로와, 상기 제1의 MOSFET의 채널의 상기 타단에 접속된 상기 제7의 MOSFET의 채널의 일단과, (e) 상기 제2의 MOSFET의 채널의 타단을 제2의 전압선에 접속하거나 상기 제2의 전압선으로부터 단절하고, 상기 제2의 도전형으로 된 채널을 구비하는 제8의 MOSFET를 포함하며, 상기 제8의 MOSFET의 게이트에 인가된 제어신호에 의해 스위칭되는 상기 제2의 스위칭회로와, 상기 제2의 MOSFET의 채널의 상기 타단에 접속된 상기 제8의 MOSFET의 채널의 일단과, (f) 상기 제3의 MOSFET의 채널의 타단을 상기 제1의 전압선에 접속하거나 상기 제1의 전압선으로부터 단절하고, 상기 제1의 도전형으로 된 채널을 구비하는 제9의 MOSFET를 포함하며, 상기 제9의 MOSFET의 게이트에 인가된 제어신호에 의해 스위칭되는 상기 제3의 스위칭회로와, 상기 제3의 MOSFET의 채널의 상기 타단에 접속된 상기 제9의 MOSFET의 채널의 일단과, (g) 상기 제4의 MOSFET의 채널의 타단을 상기 제2의 전압선에 접속하거나 상기 제2의 전압선으로부터 단절하고, 상기 제2의 도전형으로 된 채널을 구비하는 제10의 MOSFET를 포함하며, 상기 제10의 MOSFET의 게이트에 인가된 제어신호에 의해 스위칭되는 상기 제4의 스위칭회로와, 상기 제4의 MOSFET의 채널의 상기 타단에 접속된 상기 제10의 MOSFET의 채널의 일단과, (h) 상기 제1의 스위칭 회로가 상기 제1의 MOSFET의 채널의 타단을 상기 제1의 전압선에 접속하고, 상기 제2의 스위칭 회로가 상기 제2의 MOSFET의 채널의 타단을 상기 제2의 전압선에 접속하고, 상기 제3의 스위칭 회로가 상기 제3의 MOSFET의 채널의 타단을 상기 제1의 전압선에 접속하고, 상기 제4의 스위칭 회로가 상기 제4의 MOSFET의 채널의 타단을 상기 제2의 전압선에 접속하는 경우에, 고 임피던스 상태로 설정되는 상기 등화회로와, 상기 제2의 논리상태에 있는 제1의 출력신호를 출력단자에서 발생시키는 상기 제1의 인버터회로 및 상기 제1의 논리상태에 있는 제2의 출력신호를 출력단자에서 발생시키는 상기 제2의 인버터회로와, (i) 상기 제1의 스위칭 회로가 상기 제1의 MOSFET의 채널의 타단을 상기 제1의 전압선으로부터 절단하고, 상기 제2의 스위칭 회로가 상기 제2의 MOSFET의 채널의 타단을 상기 제2의 전압선으로부터 절단하고, 상기 제3의 스위칭 회로가 상기 제3의 MOSFET의 채널의 타단을 상기 제1의 전압선으로부터 절단하고, 상기 제4의 스위칭 회로가 상기 제4의 MOSFET의 채널의 타단을 상기 제2의 전압선으로부터 절단하는 경우에, 저 임피던스 상태로 설정되는 상기 등화회로와, 상기 등화회로를 경유하여 서로 접속되고 그 결과 상기 제1및 제2의 인버터회로의 상기 제1 및 제2의 출력신호가 상기 제1의 논리상태와 상기 제2의 논리상태 사이의 거의 중간의 논리상태가 되도록 하는 상기 제1 및 제2의 인버터회로의 출력단자를 포함하고 있는 것을 특징으로 하고 있다.
전술한 바와 같은 본 발명에 따른 버퍼회로에서, 상기 등화회로가 저 임스던스의 상태인 경우에 출력단자에서 발생된 상기 제1의 인버터회로의 출력신호를 유지(latch)하는 제1의 래치회로와, 상기 등화회로가 고 임스던스의 상태인 경우에출력단자에서 발생된 상기 제2의 인버터회로의 출력신호를 유지(latch)하는 제2의 래치회로를 더 포함하고 있다.
본 발명에 따른 버퍼회로에서, 상기 제1의 인버터회로의 입력단자에 인가된 상기 제1의 입력신호는 반도체 기억장치의 기억부에 공급된 어드레스 신호인 것을 특징으로 하고 있다.
본 발명에 따른 버퍼회로에서 상기 등화회로의 상기 제5 및 제6의 MOSFET의 게이트에 인가된 반대의 논리 레벨에 있는 제어신호는 어드레스 신호의 변화와 동기되도록 형성된 펄스화된 신호이고, 상기 제1 내지 제4의 스위칭 회로 각각에 인가된 제어신호는 어드레스 신호의 변화와 동기되도록 형성된 펄스화된 신호인 것을 특징으로 하고 있다.
본 발명에 따른 버퍼회로에서, 상기 등화회로용의 상기 펄스화된 신호 및 각각의 상기 제1 내지 제4의 스위칭 회로용의 상기 펄스회된 신호는 데이터 래치신호에 의해 생성되는 것을 특징으로 하고 있다.
본 발명에 따른 버퍼회로에서, 상기 제1의 인버퍼 회로에 인가하기 이전의 상기 제1의 입력신호에 인가된 상기 제1의 입력신호를 유지하는 래치회로를 더 포함하는 것을 특징으로 하고 있다.
본 발명에 따른 버퍼회로에서, 상기 등화회로용의 펄스화된 신호 및 각각의 상기 제1 내지 제4의 스위칭회로용의 펄스화된 신호는 상기 반도체 기억장치에 인가된 클럭신호에 의해 생성된 것을 특징으로 하고 있다.
도 1은 종래기술에 따른 반도체 기억장치용의 어드레스 버퍼회로를 도시하는 회로도.
도 2는 도 1에 도시된 종래기술에 따른 어드레스 버퍼회로의 동작을 도시하는 것으로서, 어드레스 신호(ADIN), 어드레스 신호(TRUE), 반전된 어드레스 신호(BAR), 전원선을 통해 흐르는 전원전류, 접지선을 통해 흐르는 접지전류, 전원전압 및 접지전압의 파형을 도시하는 파형도.
도 3은 반도체 기억장치용으로 설계된 본 발명의 제1의 실시예에 따른 어드레스 버퍼회로의 구성을 도시하는 회로도.
도 4는 도 3의 제1의 실시예에 따른 어드레스 버퍼회로의 동작을 도시하는 것으로서, 어드레스 신호(ADIN), 어드레스 신호(TRUE), 반전된 어드레스 신호(BAR), 전원선을 통해 흐르는 전원전류, 접지선을 통해 흐르는 접지전류, 전원전압 및 접지전압의 파형을 도시하는 파형도.
도 5는 도 1의 종래기술 및 도 3의 제1의 실시예에 따른 어드레스 버퍼회로에서 전원전류, 접지전류, 전원전압 및 접지전압의 변화를 측정한 결과를 도시하는 파형도.
도 6은 반도체 기억장치용으로 설계된 본 발명의 제2의 실시예에 따른 어드레스 버퍼회로의 구성을 도시하는 회로도.
도 7은 도 6의 제2의 실시예에 따른 어드레스 버퍼회로의 동작을 도시하는 타이밍도.
본 발명의 양호한 실시예는 첨부된 도면을 참조하여 기술될 것이다.
제1의 실시예
(회로 구성)
도 3은 반도체 기억장치용으로 사용되는 본 발명의 제1의 실시예에 따른 어드레스 버퍼회로를 도시하고 있다.
도 3에 도시된 제1의 실시예에 따른 어드레스 버퍼회로(2)는 입력부(4), 제1의 인버터회로(6), 제2의 인버터회로(8), 제3의 인버터회로(10), 제4의 인버터회로(12), 제5의 인버터회로(14), 등화회로(16), 어드레스 신호 변화 검출회로(ATD 회로(18)), 파형 합성펄스 발생회로(20), 제1 및 제2의 래치회로(22, 24)로 구성되어 있다. 도 3에는 단순화를 위해 어드레스의 1비트분에 관한 구성만이 도시되어 있지만, 실제로는 어드레스의 비트 수에 대응해서 도 3에 도시된 바와 같은 동일한 구성을 많이 포함하고 있다는 것은 말할 나위가 없다.
입력부(4)는 직렬로 접속된 두개의 P채널 MOSFET(71, 72) 및 병렬로 접속된 두개의 N채널 MOSFET(73, 74)를 포함하는 2입력 NOR 게이트이다. P채널 MOSFET(71)의 소스는 Vcc의 전원전압이 인가된 전원선에 접속되고 상기 P채널 MOSFET(71)의 드레인은 P채널 MOSFET(72)의 소스에 접속된다. P채널 MOSFET(72)의 드레인은 N채널 MOSFET(73, 74)의 결합된 드레인에 접속된다. N채널 MOSFET(73, 74)의 결합된 소스는 접지된다. MOSFET(72, 73)의 게이트는 함께 결합되어 입력부(4)의 제1 입력단자(4a)를 형성한다. 상기 제1의 입력단자(4a)에는 버퍼회로(2)의 외측으로부터어드레스 신호(ADIN)가 인가된다. MOSFET(71, 74)의 게이트는 함께 결합되어 입력부(4)의 제2 입력단자(4b)를 형성한다. 상기 제2 입력단자(4b)에는 버퍼회로(2)의 외측으로부터 칩 인에이블 신호(CEB)가 인가된다. MOSFET(72, 73, 74,)의 결합된 드레인은 입력부(4)의 출력단자(4c)를 형성한다.
칩 인에이블 신호(CEB)가 소정 논리 레벨인 때, 어드레스 신호(ADIN)는 입력부(4)에 들어가 어드레스 신호(ADIN)에 대해 반대의 논리 레벨을 갖는 출력신호는 출력단자(4a)에서 발생된다. 상기와 같이 발생된 출력신호는 그 후 제4의 인버터회로(12)에 제공된다.
제4의 인버터회로(12)는 드레인이 함께 결합되어 CMOS 구성을 형성하는 P채널 MOSFET(26a)와 N채널 MOSFET(28a)을 포함한다. P채널 MOSFET(26a)의 소스는 Vcc의 전원선에 접속되고, N채널 MOSFET(28a)의 소스는 접지된다. MOSFET(26a, 28a)의 게이트는 함께 결합되어 제4의 인버터회로(12)의 입력단자(12a)를 형성한다. 상기 입력단자(12a)는 입력부(4)의 출력단자(4c)에 접속된다. MOSFET(26a, 28a)의 결합된 드레인은 회로(12)의 출력단자(12a)를 형성한다. 상기 회로(12)는 입력단자(12a)에 인가된 출력신호에 대해 반대의 논리 레벨을 갖는 출력신호를 출력단자(12b)에서 발생한다. 상기와 같이 발생된 회로(12)의 출력신호는 그 후 ATD 입력신호로서 ATD 회로(18)에 공급됨과 동시에 제2 및 제3의 인버터회로(8, 10)에 공급된다. 도 3에 도시된 바와 같이, ATD 입력신호(ATDIN)는 어드레스 버퍼회로(2) 외측에 제공된 소정의 회로(도시되지 않음)에 또한 공급된다.
상기 ATD 회로(18)에는 ATD 입력신호(ATDIN)로서 제4의 인버터회로(12)의 출력신호가 공급된다. 상기 ATD 회로(18)는 ATD 입력신호(ATDIN)의 논리 레벨의 변화(예컨대, 어드레스 변화)를 검출한다. 회로(18)는 ATD 입력신호(ATDIN)의 변화가 발생할 때 ATD 출력신호(ATDOUT)를 그 출력단자에서 발생한다.
펄스발생회로(20)에는 상기 ATD 회로(18)로부터의 출력신호(ATDOUT)가 공급된다. 상기 펄스발생회로(2))는 그 출력단자에서 데이터 래치신호(DTL)를 발생한다. 상기와 같이 발생된 데이터 래치신호(DTL)는 하이 레벨의 논리로부터 로우 레벨의 논리까지 스위칭되는 펄스화된 신호이다.
제5의 인버터회로(14)는 제4의 인버터회로(12)와 거의 동일한 구성을 갖는다. 보다 상세하게는, 제5의 인버터회로(14)는 드레인이 함께 결합되어 CMOS 구성을 형성하는 P채널 MOSFET(26c)와 N채널 MOSFET(28c)로 구성되어 있다. P채널 MOSFET(26c)의 소스는 Vcc의 전원선에 접속되고, N채널 MOSFET(28c)의 소스는 접지된다. MOSFET(26c, 28c)의 게이트는 함께 결합되어 제5의 인버터회로(14)의 입력단자(14a)를 형성한다. 입력단자(14a)에는 펄스발생회로(20)에 의해 발생된 데이터 래치신호(DTL)가 인가된다. MOSFET(26c, 28c)의 드레인은 함께 결합되어 제5의 인버터회로(14)의 출력단자(14b)를 형성한다. 제5의 인버터회로(14)는 데이터 래치신호(DTL)에 대해 반대의 논리 레벨을 갖는 반전된 데이터 래치신호(DTL')를 출력단자(14b)에서 출력한다.
제2의 인버터회로(8)는 직렬로 접속된 두개의 P채널 MOSFET(40b, 41b) 및 병렬로 접속된 두개의 N채널 MOSFET(42b, 43b)를 포함한다. 상기 P채널 MOSFET(41b)의 소스는 P채널 MOSFET(40b)를 통해 Vcc의 전원선에 접속되고, 그 드레인은 N채널MOSFET(42b)의 드레인에 직접 접속된다. P채널 MOSFET(40b)의 게이트에는 펄스발생회로(20)로부터 출력된 데이터 래치신호(DTL)가 인가된다. P채널 MOSFET(40b)의 소스는 상기 N채널 MOSFET(43b)를 통해 접지된다. 상기 N채널 MOSFET(43b)의 게이트에는 제4의 인버터회로(14)로부터 출력된 반전된 데이터 래치신호(DTL')가 인가된다. MOSFET(41b, 42b)의 결합된 게이트는 제2의 인버터회로(8)의 입력단자(8a)를 형성한다. MOSFET(41b, 42b)의 결합된 드레인은 제2의 인버터회로(8)의 출력단자(8b)를 형성한다. 상기 입력단자(8a)는 제4의 인버터회로(12)의 출력단자(12b)에 접속된다.
제2의 인버터회로(8)는 데이터 래치신호(DTL)와 반전된 데이터 래치신호(DTL')에 의해 활성화 또는 비활성화 되도록 제어된다. 보다 상세하게는, 데이터 래치신호(DTL)가 로우 레벨인 경우(즉, 반전된 데이터 래치신호(DTL')가 하이 레벨인 경우)에 P채널 MOSFET(40b)와 N채널 MOSFET(43b)는 온의 상태에 있고, 따라서, MOSFET(40b, 43b)의 소스-드레인 임피던스는 저임피던스이다. 따라서, P채널 MOSFET(41b)의 소스는 P채널 MOSFET(40b)를 경유하여 Vcc의 전원선에 접속되고, 동시에, N채널 MOSFET(42b)의 소스는 N채널 MOSFET(43b)를 경유하여 접지된다. 따라서, 제2의 인버터회로(8)는 활성화 또는 동작가능하고, 회로(8)는 출력단자(8b)에 인가된 제4의 인버터회로(12)의 출력신호에 대해 반대의 논리 레벨을 갖는 출력신호(S2)를 출력한다.
반면에, 데이터 래치신호(DTL)가 하이 레벨인 경우(즉, 반전된 데이터 래치신호(DTL')가 로우 레벨인 경우), P채널 MOSFET(40b)와 N채널 MOSFET(43b)는 오프의 상태이다. 따라서, P채널 MOSFET(40b, 43b)의 임피던스는 고임피던스이다. 따라서, P채널 MOSFET(41b)의 소스는 P채널 MOSFET(40b)에 의해 Vcc의 전원선으로부터 분리되거나 절단되고, 동시에, N채널 MOSFET(42b)의 소스는 N채널 MOSFET(43b)에 의해 접지로부터 분리되거나 단절된다. 따라서, 제2의 인버터회로(8)는 비활성화 또는 비동작가능의 상태가 된다.
전술한 설명으로부터 알수 있듯이, 제2의 인버터회로(8)에서, P채널 MOSFET(40b)와 N채널 MOSFET(43b)는 P채널 MOSFET(41b, 42b)에 의해 형성된 CMOS 인버터회로를 활성화 또는 비활성화하는 스위치 회로로서 기능한다고 말할 수 있다.
제3의 인버터회로는 제4의 인버터회로(12)와 거의 동일한 구성으로 되어 있다. 회로(10)는 드레인이 함께 결합되어 CMOS 구성을 형성하는 P채널 MOSFET(26a)와 N채널 MOSFET(28b)를 포함한다. P채널 MOSFET(26a)의 소스는 Vcc의 전원선에 접속되고, N채널 MOSFET(28a)의 소스는 접지된다. MOSFET(26a, 28a)의 게이트는 함께 결합되어 회로(10)의 입력단자(10a)를 형성한다. 상기 입력단자(10a)는 제4의 인버터회로(12)의 출력단자(12c)에 접속된다. MOSFET(26a, 28a)의 결합된 드레인은 회로(10)의 출력단자(10a)를 형성한다. 상기 회로(10)는 제4의 인버터회로(12)의 출력신호에 대해 반대의 논리 레벨을 갖는 출력신호를 출력단자(10b)에서 발생하고, 상기 출력신호는 그 후 제1의 인버터회로(6)에 공급된다.
제1의 인버터회로(6)는 제2의 인버터회로(8)와 거의 동일한 구성으로 되어 있다. 보다 상세하게는, 직렬로 접속된 두개의 P채널 MOSFET(40a, 41a) 및 직렬로접속된 두개의 N채널 MOSFET(42a, 43a)를 포함한다. 상기 P채널 MOSFET(41a)의 소스는 P채널 MOSFET(40a)를 통해 Vcc의 전원선에 접속되고, 그 드레인은 N채널 MOSFET(42a)의 드레인에 직접 접속된다. P채널 MOSFET(40a)의 게이트에는 펄스발생회로(20)로부터 출력된 데이터 래치신호(DTL)가 인가된다. P채널 MOSFET(42a)의 소스는 상기 N채널 MOSFET(43a)를 통해 접지된다. N채널 MOSFET(43a)의 게이트에는 제5의 인버터회로(14)로부터 출력된 반전된 데이터 래치신호(DTL')가 인가된다. MOSFET(41a, 42a)의 결합된 게이트는 제1의 인버터회로(6)의 입력단자(6a)를 형성한다. MOSFET(41a, 42a)의 결합된 드레인은 상기 회로(6)의 출력단자(6b)를 형성한다. 상기 입력단자(6a)는 제3의 인버터회로(10)의 출력단자(10b)에 접속된다.
제2의 인버터회로(8)와 유사하게, 제1의 인버터회로(6)는 데이터 래치신호(DTL)와 반전된 데이터 래치신호(DTL')에 의해 활성화 또는 비활성화 되도록 제어된다. 보다 상세하게는, 데이터 래치신호(DTL)가 로우 레벨인 경우(즉, 반전된 데이터 래치신호(DTL')가 하이 레벨인 경우)에, P채널 MOSFET(40a)와 N채널 MOSFET(43a)는 온의 상태로 변하고, 따라서, MOSFET(40a, 43a)의 소스-드레인 임피던스는 저임피던스이다. 따라서, P채널 MOSFET(41a)의 소스는 P채널 MOSFET(40a)를 경유하여 Vcc의 전원선에 접속되고, 동시에, N채널 MOSFET(42a)의 소스는 N채널 MOSFET(43a)를 경유하여 접지된다. 따라서, 제1의 인버터회로(6)는 활성화 또는 동작가능이 상태에 있고, 회로(6)는 제3의 인버터회로(10)의 출력신호에 대해 반대의 논리 레벨을 갖는 출력신호(S1)를 출력한다.
반면에, 데이터 래치신호(DTL)가 하이 레벨인 경우(즉, 반전된 데이터 래치신호(DTL')가 로우 레벨인 경우), P채널 MOSFET(40a)와 N채널 MOSFET(43a)는 오프의 상태이다. 따라서, P채널 MOSFET(40a, 43a)의 임피던스는 고임피던스이다. 따라서, P채널 MOSFET(41a)의 소스는 P채널 MOSFET(40a)에 의해 Vcc의 전원선으로부터 분리되거나 절단되고, 동시에, N채널 MOSFET(42a)의 소스는 N채널 MOSFET(43a)에 의해 접지로부터 분리되거나 단절된다. 따라서, 제1의 인버터회로(6)는 비활성화 또는 비동작가능의 상태가 된다.
전술한 설명으로부터 알수 있듯이, 제1의 인버터회로(6)에서, P채널 MOSFET(40a)와 N채널 MOSFET(43a)는 P채널 MOSFET(41a, 42a)에 의해 형성된 CMOS 인버터회로를 활성화 또는 비활성화하는 스위치 회로로서 기능한다고 말할 수 있다.
등화회로(16)는 P채널 MOSFET(34)와 N채널 MOSFET(36)로 구성된다. 상기 P채널 MOSFET(34)의 소스와 상기 N채널 MOSFET(36)의 드레인은 함께 결합되어 지점(point)(30b)에서 제2의 인버터회로(8)의 출력단자(8b)에 접속된다. 상기 P채널 MOSFET(34)의 드레인과 상기 N채널 MOSFET(36)의 드레인은 함께 결합되어 지점(point)(30a)에서 제1의 인버터회로(6)의 출력단자(6b)에 접속된다. P채널 MOSFET(34)의 게이트에는 제5의 인버터회로(14)에 의해 출력된 반전된 데이터 래치신호(DTL')가 인가된다. N채널 MOSFET(36)의 게이트에는 펄스 발생회로(20)에 의해 출력된 데이터 래치신호(DTL)가 인가된다.
등화회로(16)에서, 데이터 래치신호(DTL)가 하이 레벨인 경우(즉, 반전된 데이터 래치신호(DTL')가 로우 레벨인 경우), MOSFET(34, 36) 양쪽 모두는 온의 상태이고, 따라서, MOSFET(34, 36)의 임피던스는 높다. 즉, 등화회로(16)는 저임피던스의 상태에 놓여진다. 따라서, 등화회로(16)의 개략 단락상태에 기인하여, 제1의 인버터회로(6)의 출력단자(6b)와 제2의 인버터회로(8)의 출력단자(8b)는 등화회로(16)를 통해 서로 접속된다. 따라서, 제1 및 제2의 인버터회로(6,8)의 출력신호(S1, S2)는 하이 레벨과 로우 레벨의 사이의 중간의 레벨을 갖도록 등화된다. 중간의 레벨을 갖는 신호(S1, S2)는 그 후 제1 및 제2의 래치회로(22, 24)에 각각 공급된다.
반면에, 데이터 래치신호(DTL)가 로우 레벨인 경우(즉, 반전된 데이터 래치신호(DTL')가 하이 레벨의 상태에 있는 경우), MOSFET(34, 36)는 오프의 상태에 있고, 따라서, MOSFET(34, 36)의 임피던스는 낮다. 즉, 등화회로(16)는 고임피던스의 상태에 놓여진다. 따라서, 제1의 인버터회로(6)의 출력단자(6b)는 제2의 인버터회로(8)의 출력단자(8b)로부터 분리되거나 절단된다. 따라서, 제1 및 제2의 인버터회로(6,8)의 출력신호(S1, S2)는 등화작용이 없이 제1 및 제2의 래치회로(22, 24)에 독립적으로 각각 공급된다.
상기 제1의 래치회로(22)는 P채널 MOSFET(46a), N채널 MOSFET(48a), 인버터회로(50a) 및 클럭 인버터회로(52a)로 구성되어 있다. P채널 MOSFET(46a)의 소스는 N채널 MOSFET(48a)의 드레인에 접속되어 제1의 래치회로(22)의 입력단자(22a)를 형성한다. P채널 MOSFET(46a)의 드레인은 N채널 MOSFET(48a)의 소스에 접속되어 제1의 래치회로(22)의 입력단자(22a)를 형성한다. 상기 입력단자(22a)는 지점(30a)에 접속된다. P채널 MOSFET(46a)의 소스와 N채널 MOSFET(48a)의 드레인은 함께 결합되어 인버터회로(50a)의 입력단자에 접속된다. N채널 MOSFET(48a)에는 제5의 인버터회로(14)로부터 출력된 반전된 데이터 래치신호(DTL')가 인가된다. P채널 MOSFET(46a)의 게이트에는 펄스 발생회로(20)로부터 출력된 데이터 래치신호(DTL)가 인가된다. 인버터회로(50a)의 출력단자는 클럭 인버터회로(52a)의 입력단자에 접속되어 제1의 래치회로(22)의 출력단자(22b)를 형성한다. 상기 클럭 인버터회로(52a)의 출력단자는 인버터회로(50a)의 입력단자에 접속된다. 상기 클럭 인버터회로(52a)에는 제어신호로서 데이터 래치신호(DTL)와 반전된 데이터 래치신호(DTL')가 인가된다.
상기 제1의 래치회로(22)는 제1의 인버터회로(6)의 출력신호(S1)에 대해 반대의 논리레벨을 갖는 신호를 유지(latch)하고 상기 유지된 신호를 반전된 어드레스 신호(BAR)로서 출력단자(22b)에서 출력한다. 보다 상세하게는, 데이터 래치신호(DTL)가 로우 레벨인 경우(즉, 반전된 데이터 래치신호(DTL')가 하이 레벨인 경우), MOSFET(46a, 48a) 양쪽 모두는 온의 상태이고, 따라서, 제1의 인버터회로(6)의 출력신호(S1)는 인버터회로(50a)의 입력단자에 인가된다. 이때, 클럭 인버터회로(52a)는 비활성화되고 그 결과로서 인버터회로(50a)는 출력신호(S1)에 대해 반대의 논리를 갖는 반전된 어드레스 신호(BAR)를 출력한다.
반면에, 데이터 래치신호(DTL)가 하이 레벨인 경우(즉, 반전된 데이터 래치신호(DTL')가 로우 레벨인 경우), MOSFET(46a, 48a)는 오프의 상태에 있고, 따라서, 출력신호(S1)는 인버터회로(50a)의 입력단자에 인가되지 않는다. 이때, 클럭 인버터회로(52a)는 활성화되고 그 결과로서 양(positive)의 피드백 루프가 인버터회로(50a) 및 클럭 인버터회로(52a)에 의해 형성된다. 따라서, 데이터 래치신호(DTL)가 로우 레벨로부터 하이 레벨로 변하기 직전(즉, 반전된 데이터 래치신호(DTL')가 하이 레벨로부터 로우 레벨로 변하기 직전)의 출력신호(S1)에 대한 반대의 논리레벨을 갖는 신호가 유지된다. 상기와 같이 유지된 신호는 그 후 반전된 어드레스 신호(BAR)로서 출력단자(22b)에서 출력된다.
제2의 래치회로(24)는 제1의 래치회로(22)와 거의 동일한 구성으로 되어 있다. 보다 상세히 언급하면, 제2의 래치회로(24)는 P채널 MOSFET(46b), N채널 MOSFET(48b), 인버터회로(50b) 및 클럭 인버터회로(52b)로 구성되어 있다. P채널 MOSFET(46b)의 소스는 N채널 MOSFET(48b)의 드레인에 접속되어 제2의 래치회로(24)의 입력단자(24a)를 형성한다. P채널 MOSFET(46b)의 드레인은 N채널 MOSFET(48b)의 소스에 접속되어 제2의 래치회로(22)의 입력단자(24a)를 형성한다. 상기 입력단자(24a)는 지점(30b)에 접속된다. P채널 MOSFET(46b)의 소스와 N채널 MOSFET(48b)의 드레인은 함께 결합되어 인버터회로(50b)의 입력단자에 접속된다. N채널 MOSFET(48b)에는 반전된 데이터 래치신호(DTL')가 인가된다. P채널 MOSFET(46b)의 게이트에는 데이터 래치신호(DTL)가 인가된다. 인버터회로(50b)의 출력단자는 클럭 인버터회로(52b)의 입력단자에 접속되어 제2의 래치회로(24)의 출력단자(24b)를 형성한다. 상기 클럭 인버터회로(52b)의 출력단자는 인버터회로(50b)의 입력단자에 접속된다. 상기 클럭 인버터회로(52b)에는 제어신호로서 데이터 래치신호(DTL)와 반전된 데이터 래치신호(DTL')가 인가된다.
상기 제1의 래치회로(22)와 유사하게, 상기 제2의 래치회로(24)는 제2의 인버터회로(8)의 출력신호(S2)에 대해 반대의 논리레벨을 갖는 신호를 유지(latch)하고 상기 유지된 신호를 어드레스 신호(TRUE)로서 출력단자(24b)에서 출력한다. 보다 상세하게는, 데이터 래치신호(DTL)가 로우 레벨인 경우(즉, 반전된 데이터 래치신호(DTL')가 하이 레벨인 경우), MOSFET(46b, 48b) 양쪽 모두는 온의 상태가 되고, 따라서, 제2의 인버터회로(8)의 출력신호(S2)는 인버터회로(50b)의 입력단자에 인가된다. 이때, 클럭 인버터회로(52b)는 비활성화되고 그 결과로서 인버터회로(50b)는 출력신호(S2)에 대해 반대의 논리를 갖는 어드레스 신호(TRUE)를 출력한다.
반면에, 데이터 래치신호(DTL)가 하이 레벨인 경우(즉, 반전된 데이터 래치신호(DTL')가 로우 레벨인 경우), MOSFET(46b, 48b)는 오프의 상태로 되고 , 따라서, 출력신호(S2)는 인버터회로(50b)의 입력단자에 인가되지 않는다. 이때, 클럭 인버터회로(52b)는 활성화되고 그 결과로서 양(positive)의 피드백 루프가 인버터회로(50b) 및 클럭 인버터회로(52b)에 의해 형성된다. 따라서, 데이터 래치신호(DTL)가 로우 레벨로부터 하이 레벨로 변하기 직전(즉, 반전된 데이터 래치신호(DTL')가 하이 레벨로부터 로우 레벨로 변하기 직전)의 출력신호(S2)에 대한 반대의 논리레벨을 갖는 신호가 유지된다. 상기와 같이 유지된 신호는 그 후 어드레스 신호(TRUE)로서 출력단자(24b)에서 출력된다.
제2의 래치회로(24)로부터 출력된 어드레스 신호(TRUE)는 입력부(4)에 인가된 어드레스 신호(ADIN)에 대응하는 파형을 갖는다. 상기 제1의 래치회로(22)로부터 출력된 반전된 어드레스 신호(BAR)는 어드레스 신호(TRUE)의 반전된 파형을 갖는다.어드레스 신호(TRUE)와 반전된 어드레스 신호(BAR)는 그 후 디코더 회로 등의 회로(도시되지 않음)에 의해 기억부(도시되지 않음)에 공급된다. 상기 기억부 및 디코더 회로 등은 어드레스 버퍼회로(2)의 외측에 위치한다. 펄스 발생회로(20)로부터 출력된 데이터 래치신호(DTL)는 또한 상기 기억부에 공급된다.
상기 기억부에서, 데이터 신호는 어드레스 신호(TRUE)와 반전된 어드레스 신호(BAR)를 따라 소정의 메모리 셀로부터 출력된다. 그에 따라, 기억부내의 래치회로 등의 회로(도시되지 않음)는 데이터 래치신호(DTL)와 동기되도록 판독된다.
(회로동작)
이하,도 3의 제1의 실시예에 따른 어드레스 버퍼회로(2)의 동작이 도 4에 도시된 파형도를 참조하면서 기술될 것이다.
여기서, 다음과 같은 가정을 한다.
보다 상세하게는, 도 2에 도시된 바와 같이, 어드레스 버퍼회로(2)에 인가된 어드레스 신호(ADIN)는 타이밍(T1)에서 로우 레벨로부터 하이 레벨로 변하고, 타이밍(T2)에서 하이 레벨로부터 로우 레벨로 복귀한다. 칩 인에이블신호(CEB)는 타이밍(T0)이전에 로우 레벨로부터 하이 레벨로 변했고, 그에 따라 어드레스 신호(ADIN)는 타이밍(T0)에서 이미 입력부(4)에 공급되어 있다. 제1의 래치회로(22)는 하이 레벨을 갖는 신호를 이미 유지하였고, 제2의 래치회로(24)는 타이밍(T0)에서 로우 레벨을 갖는 신호를 이미 유지하였다.
타이밍(T0)에서, 어드레스 신호(ADIN)는 로우 레벨에 있고 입력부(4)의 출력신호는 하이 레벨에 있다. 또한 제4의 인버터회로(12)의 출력신호(즉, ATD 입력신호(ADTIN))는 로우 레벨에 있고 제3의 인버터회로(10)의 출력신호는 하이 레벨에 있다. 펄스 발생회로(20)로부터 출력된 데이터 래치신호(DTL)는 하이 레벨에 있고 제5의 인버터회로(14)로부터 출력된 반전된 데이터 래치신호(DTL')는 로우 레벨에 있다.
더욱, 타이밍(T0)에서, 제1의 인버터회로(6)의 P채널 MOSFET(40a)와 N채널 MOSFET(42a)는 오프 상태에 있고 그에 따라 제1 인터버회로(6)는 비활성 상태에 있다. 제2의 인버터회로(8)의 P채널 MOSFET(40b)와 N채널 MOSFET(42b)는 오프 상태에 있고 그에 따라 제2의 인버터회로(8)는 비활성 상태에 있다. 비활성의 상태에서, 서로 논리 레벨이 다른 원치 않는 신호가 제1 및 제2의 인버터회로(6, 8)의 출력단자(6b, 8b)에서 각각 유도된다. 상기 원인은 P채널 MOSFET(41a, 41b)의 게이트의 이웃 및 N채널 MOSFET(42a, 42b)의 게이트의 이웃에 존재하는 기생용량에 기인하기 때문이다.
등화회로(16)에서, 타이밍(T0)에서, P채널 MOSFET(34)와 N채널 MOSFET는 온의 상태에 있다. 그에 따라 제1 인터버회로(6)의 출력단자(6b) 및 제2의 인버터회로(8)의 출력단자(8b)는 등화회로(16)를 경유하여 서로 단락되거나 접속된다. 따라서, 타이밍(T0)에서의 제1의 인버터회로(6)의 출력신호(S1)와 제2의 인버터회로(8)의 출력신호(S2)는 상기 등화회로(16)에 의해 논리 레벨에 있어서 등화되고, 그 결과 양 신호(S1, S2)는 하이 레벨과 로우 레벨 사이의 중간 레벨에 있게 된다.
이 경우(즉, 타이밍(T0)에서), 제1의 래치회로(22)에서, P채널 MOSFET(46a)와 N채널 MOSFET(48a)는 오프 상태가 된다. 따라서, 출력신호(S1)는 제1의 래치회로(22)의 인버터회로(50a)에 인가되지 않고 그 결과 회로(22)에서 출력된 어드레스 신호(BAR)는 하이 레벨에 있게 된다. 제2의 래치회로(24)에서, 제1의 래치회로(22)와 유사하게, P채널 MOSFET(46b)와 N채널 MOSFET(48b)는 오프 상태가 된다. 따라서, 출력신호(S2)는 제2의 래치회로(24)의 인버터회로(50b)에 인가되지 않고 그 결과 회로(24)로부터 출력된 어드레스 신호(TRUE)는 하이 레벨에 있게 된다.
그 후에, 타이밍(T1)에서, 어드레스 신호(ADIN)는 로우 레벨로부터하이 레벨로 변한다. 이때, 입력부(4)의 출력신호는 하이 레벨로부터 로우 레벨로 변하고 제4의 인버터회로(12)의 츨력신호(즉, 신호(ATDIN))는 로우 레벨로부터 하이 레벨로 변하고, 제3의 인버터회로(10)의 출력회로는 하이 레벨로부터 로우 레벨로 변한다.
ATD 회로(18)에서, 타이밍(T1)에서, ATD 입력신호(ATDIN)의 논리 레벨의 변화는 검출되고 그 후 출력신호(ATDOUT)는 펄스 발생회로(20)에 출력된다.
상기 펄스 발생회로(20)에서, 소정의 펄스 폭을 갖는 데이터 래치신호(DTL)가 발생되어 출력된다. 상기와 같이 발생된 데이터 래치신호(DTL)는 타이밍(T1)에서는 하이 레벨로부터 로우 레벨로 변하고, 타이밍(T1')에서는 로우 레벨로부터 하이 레벨로 복귀한다.
제4의 인버터회로(14)에서, 반전된 데이터 래치신호(DTL')가 발생되어 출력된다. 반전된 데이터 래치신호(DTL')는 타이밍(T1)에서는 로우 레벨로부터 하이 레벨로 변하고, 타이밍(T1')에서는 하이 레벨로부터 로우 레벨로 복귀한다.
제1의 인버터회로(6)에서, 타이밍(T1)에서, P채널 MOSFET(40a)와 N채널MOSFET(42a)는 온의 상태로 변하고 그에 따라 제1 인터버회로(6)는 활성화 된다. 따라서, 하이 레벨로부터 로우 레벨로 변화된 제3의 인버터회로(10)는 제1의 인버터회로(6)에 공급된다. 유사하게, 제2의 인버터회로(8)에서, P채널 MOSFET(40b)와 N채널 MOSFET(43b) 타이밍(T1)에서 온으로 변하고 그에따라 회로(8)는 활성화된다. 따라서, 로우 레벨로부터 하이 레벨로 변한 제4의 인버터회로(12)의 출력신호는 제2의 인버터회로(8)에 공급된다.
등화회로(16)에서, 타이밍(T1)에서, P채널 MOSFET(34)와 N채널 MOSFET(36)는 오프의 상태로 변한다. 그에 따라, 제1의 인버터회로(6)의 출력단자(6b)는 제2의 인버터회로(8)의 출력단자(8b)로부터 분리되거나 단절된다. 그 결과, 제1의 인버터회로(6)의 출력신호(S1)는 중간 레벨로부터 하이 레벨로 변하고 제2의 인버터회로(8)의 출력신호(S2)는 중간 레벨로 부터 로우 레벨로 변한다.
상기 제1의 래치회로(22)에서, 타이밍(T1)에서, P채널 MOSFET(46a)와 N채널 MOSFET(48a)는 온의 상태로 변한다. 따라서, 제1의 인버터회로(6)의 출력신호(S1)는 제1의 래치회로(22)의 인버터회로(50a)에 인가된다. 그 결과, 회로(22)로부터 출력된 어드레스 신호(BAR)는 하이 레벨로부터 로우 레벨로 변한다.
제2의 래치회로(24)에서, 타이밍(T1)에서 제1의 래치회로(22)와 유사하게, P채널 MOSFET(46b)와 N채널 MOSFET(48b)는 온으로 변하고 따라서 제2의 인버터회로(8)의 출력신호(S2)는 제2의 래치회로(24)의 인버터회로(50b)에 인가된다. 따라서, 회로(24)로부터 출력된 어드레스 신호(TRUE)는 로우 레벨로 변한다.
이어서, 타이밍(T1')에서, 데이터 래치신호(DTL)는 로우 레벨로부터 하이 레벨로 변한다(즉, 반전된 데이터 래치신호(DTL')는 하이 레벨로부터 로우 레벨로 변한다). 그 후, 제1의 인버터회로(6)의 P채널 MOSFET(40b)와 N채널 MOSFET(42a)는 오프로 변하고 그에 따라 회로(6)가 비 활성화 된다. 유사하게, 제2의 인버터회로(8)의 P채널 MOSFET(40b)와 N채널 MOSFET(42a)는 오프로 변하고 그에 따라 회로(8)가 역시 비활성화 된다. 비 활성의 상태에서, 타이밍(T0)의 경우와 유사하게, 서로 반대의 논리 레벨을 갖는 출력신호(S1, S2)는 P채널 MOSFET(41a, 41b)의 게이트의 주위 및 N채널 MOSFET(42a, 42b)의 게이트의 주위에 존재하는 기생용량에 기인하여 제1 및 제2의 인버터회로(6, 8)의 출력단자(6b, 8b)에서 각각 유도된다.
등화회로(16)에서, 타이밍(T1')에서, P채널 MOSFET(34)와 N채널 MOSFET는 온의 상태에 있고 그에 따라 제1 인터버회로(6)의 출력단자(6b) 및 제2의 인버터회로(8)의 출력단자(8b)는 등화회로(16)를 통해 접속된다. 상기는 타이밍(T1)의 경우와 유사하다. 따라서, 인버터회로(6, 8)의 출력신호(S1, S2)는 회로(16)에 의해 등화된다. 그 결과, 출력신호(S1)는 하이 레벨로부터 증간 레벨로 변하고, 동시에 출력신호(S2)는 로우 레벨로부터 증간 레벨로 변한다.
제1 래치히로(22)에서, 타이밍(T1')에서, P채널 MOSFET(46a)와 N채널 MOSFET(48a)는 오프로 변하고, 그에 따라, 제1의 래치회로(22)의 인버터회로(50a)에 대한 제1의 인버터회로(6)의 출력신호(S1)의 공급은 중단된다. 또한 클럭 인버터회로(52a)는 타이밍(T1')에서 활성화되므로, 인버터회로(50a)와 클럭 인버터회로(52a)는 양(positive)의 피드백 루프를 형성한다. 그 결과, 타이밍(T1')의 바로 직전의 반전된 어드레스 신호(BAR)의 논리 레벨은 타이밍(T1')에서 변하지 않고 유지된다. 상기의 의미는 반전되 어드레스 신호(BAR)는 다음의 타이밍(T2)까지 로우 레벨에서 유지된다는 것을 의미한다.
제2의 래치회로(24)에서, 타이밍(T1')에서, 제1의 래치회로(22)와 유사하게, P채널 MOSFET(46b)와 N채널 MOSFET(48b)는 오프로 변하고, 그에 따라, 제2의 래치회로(24)의 인버터회로(50b)에 대한 제2의 인버터회로(8)의 출력신호(S2)의 공급은 중단된다. 또한 클럭 인버터회로(52b)는 타이밍(T1')에서 활성화되므로, 인버터회로(50b)와 클럭 인버터회로(52b)는 양(positive)의 피드백 루프를 형성한다. 그 결과, 타이밍(T1')의 바로 직전의 어드레스 신호(TRUE)의 논리 레벨은 타이밍(T1')에서 변하지 않고 유지된다. 상기의 의미는 어드레스 신호(TRUE)는 다음의 타이밍(T2)까지 하이 레벨에서 유지된다는 것을 의미한다.
다음의 타이밍(T2, T3) 동안의 동작은 각각의 어드레스 신호(ADIN), 데이터 래치신호(DTL), 반전된 데이터 래치신호(DTL'), 제1 및 제2의 인버터회로(6, 8)의 출력신호(S1, S2), 어드레스 신호(TRUE) 및 어드레스 신호(BAR)가 논리적으로 반대라는 것을 제외하고는 타이밍(T1 내지 T2) 동안의 동작과 동일하다. 따라서, 그 설명은 단순화를 위해 생략할 것이다.
전술한 바와 같이, 도 3의 제1의 실시예에 따른 어드레스 버퍼회로에서, 제 1 및 제2의 인버터회로(6, 8)의 각각의 출력신호(S1, S2)는 어드레스 신호(ADIN)의 논리 레벨의 변화에 따라 중간 레벨로부터 로우 또는 하이 레벨로 변한다. 즉, 도 4에 도시된 바와 같이, 출력신호(S1, S2)의 전압 변화(V1, V2)는 폭이 감소된다.따라서, 제1의 인버터회로(6)의 MOSFET(40a, 41a, 42a, 43a)를 통해 흐르는 전류 변화 및 제2의 인버터회로(8)의 MOSFET(40b, 41b, 42b, 43b)를 통해 흐르는 전류 변화는 종래의 어드레스 버퍼회로(102)에 비해 감소된다. 그 결과, 도 4에 도시된 바와 같이, 전원 및 접지전위의 변동이 감소되고 그에 따라 도 4의 마크(R1, R2)에 의해 지시된 바오 같이 전원전압(VCC) 및 접지전위의 변동을 억제한다.
제1 실시예에 따른 어드레스 버퍼회로(2)는 어드레스 비트수에 따라 도 3에 도시된 바와 같은 동일한 많은 구성을 실제로 포함하므로, 회로(2)는 제1 및 제2의 인버터회로(6, 8)와 동일한 구성을 갖는 다른 많은 인버터회로(도시되지 않음)를 포함한다. 또한, 반도체 기억장치에서의 어드레스 비트수는 최근에는 매우 많고 그에 따라 회로(2)내의 인버터회로의 수도 매우 많고 모든 인버터회로는 보통 어드레스 신호(ADIN)의 논리상태와 동시에 동작한다. 그러나, 회로(2)에서는 접지전류 및 전압(Vcc)의 변동이 억제된다. 따라서, 어드레스 퍼버회로(2)용으로 전원 및 접지선을 공통으로 사용하는 다른 회로의 불안정한 동작 및 오작동이 효과적으로 방지된다.
더욱, 하이 레벨과 로우 레벨 사이의 중간의 논리 레벨을 갖는 신호를 발행하기 위해, 어드레스 버퍼회로(2)는 논리 레벨이 서로 다른 제1 및 제2의 인버터회로(6, 8)에서 입력되거나 출력된다는 점을 이용한다. 따라서, 상기 목적을 위한 여분의 전원회로를 제공할 필요가 없다. 이것은 회로구성이 복잡해지지 않는다는 것을 의미한다.
또한, 활성상태에서의 제1 및 제2의 인버터회로(6, 8)의 출력신호(S1, S2)는제1 및 제2의 래치회로(22, 24)에 의해 벼동도지 않고 유지된다. 따라서, 중간의 논리 레벨을 갖는 원하지 않는 신호가 반전된 어드레스 신호(BAR) 또는 어드레스 신호(TRUE)로서 버퍼회로(2)로부터 출력될 가능성이 없다.
(테스트 결과)
도 5는 도 1에 도시된 종래기술에 의한 어드레스 버퍼회로(102)와 도 3에 도시된 제1의 실시예에 따른 어드레스 버퍼회로(2)에 의한 전원전압, 접지전압, 전원전류 및 접지전류의 변동 결과를 측정한 것을 나타내고 있다. 본 발명자는 본 발명의 장점을 확인하고자 측정을 실행했다. 도 5에서 독창적인 본 회로(2)의 측정결과는 실선으로 표시되고 종래기술에 의한 측정결과는 파선으로 표시된다.
도 5에 도시된 바와 같이, 어드레스 버퍼회로(2)의 전원전압, 접지전압, 전원전류 및 접지전류의 변화는 어드레스 신호(ADIN)의 논리상태가 변했던 때의 타이밍(T1, T2)에서 종래의 어드레스 버퍼회로(102)의 전원전압, 접지전압, 전원전류 및 접지전류의 변화보다 작았다.
이하의 표 1 및 2는 전원전압, 접지전압, 전원전류 및 접지전류의 피크값을 도시하고 있다. 표 1 및 2의 번호(a 내지 h, 및 A 내지 H)는 도 5에 도시된 피크 또는 지점(point)를 나타낸다.
종래기술 제1 실시예 효과
a : 전원전류의 변화 (mA) 3.13 (A) : 전원전류의 변화 (mA) 2.28 27.2% 감소
b : 전원전압의 변화 (V) -0.34 (B) : 전원전압의 변화 (V) -0.23 32.4% 감소
c : 전원전류의 변화 (mA) -3.20 (C) : 전원전류의 변화 (mA) -2.32 27.5% 감소
d : 전원전압의 변화 (V) 0.33 (D) : 전원전압의 변화 (V) 0.24 27.3% 감소
종래 회로 본 실시형태 예 효과
e : 전원전류의 변화 (mA) 3.04 E : 전원전류의 변화 (mA) 1.98 34.9% 감
f : 전원전압의 변화 (V) -0.34 G : 전원전압의 변화 (V) -0.20 41.2% 감
g : 전원전류의 변화 (mA) -3.04 G : 전원전류의 변화 (mA) -2.01 33.9% 감
g : 전원전압의 변화 (V) 0.32 H : 전원전압의 변화 (V) 0.21 34.4% 감
표 1 및 2에 도시된 바와 같이, 제1의 실시예에 따른 어드레스 버퍼회로(2)의 전원전압, 접지전압, 전원전류 및 접지전류의 변화는 종래의 어드레스 버퍼회로(102) 보다 27% 이상 감소되었다. 특히, 어드레스 신호(ADIN)가 하이 레벨로부터 로우 레벨로 변화된 경우에, 변호를 억제하는 효과가 두드러져 상기 감소량은 최대 41%정도 감소하였다.
제2의 실시예
도 6은 본 발명의 제2의 실시예에 따른 어드레스 버퍼회로(2A)을 도시하고 있는 것으로서, 상기 어드레스 버퍼회로(2A)는 입력부(4), 제1의 인버터회로(6), 제2의 인버터회로(8), 제3의 인버터회로(10), 제4의 인버터회로(12), 제1의 래치회로(22), 제2의 래치회로(24) 및 제3의 래치회로(60)로 구성되어 있다. 제2의 실시예에 따른 구성과 제1의 실시예에 따른 구성은 제5의 인버터회로(14)가 생략되었고, 제3의 래치회로(60) 및 인버터회로(61)가 추가되었고, 클록신호(CLK)가 데이터 래치신호(DTL) 대신에 제어신호로서 사용된다는 점을 제외하고는 동일하다.
어드레스 버퍼회로(2A)에서의 입력부(4), 제1, 제2, 제3 및 제4의 인버터회로(6, 8, 10, 12), 및 제1 및 제2의 래치회로(22, 24)는 도3의 제1의 실시예에 다른 회로(2)와 구성이 동일하다. 따라서, 여기서는 단순화를 위해 동일한 소자에는 도 3에 사용된 것과 같은 동일한 부호를 붙임으로써 그 상세한 설명은 생략된다.
도 6에 도시된 바와 같이, 제2의 실시예에 따른 어드레스 버퍼회로(2A)에 있어서, 제4의 인버터회로(12)의 출력단자는 제3의 래치회로(60)를 경유하여 제2 및 제3의 인버터회로(8, 10)의 입력단자(8a, 10a)에 공통으로 접속된다.
제3의 래치회로(60)는 두개의 P채널 MOSFET(91, 93), 두개의 N채널 MOSFET(92, 94) 및 3개의 인버터회로(81, 82, 83)으로 구성되어 있다.
P채널 MOSFET(91)의 소스는 N채널 MOSFET(92)의 드레인에 접속되어 회로(60)의 입력단자(60a)를 형성한다. P채널 MOSFET(91)의 드레인과 N채널 MOSFET(92)의 소스는 함께 결합되어 인버터회로(81)의 입력단자에 접속된다. MOSFET(93)의 소스는 MOSFET(94)의 드레인과 결합되어 MOSFET(91, 92)의 결합된 드레인과 소스에 접속된다. MOSFET(91, 92)의 결합된 드레인과 소스는 인버터회로(82)의 출력단자에 접속된다. MOSFET(92, 93)의 게이트는 함께 결합되어 반도체 기억장치를 제어하는 클록신호(CLK)가 인가된다. 상기 클록신호(CLK)는 어드레스 버퍼회로(2A)로부터 전송된다. P채널 MOSFET(91, 94)의 게이트는 함께 결합되어 반전된 클럭신호(CLK')가인가된다. 상기 반전된 클럭신호(CLK')는 회로(2A) 외측에 위치한 인버터회로(61)에 의해 생성되어 전송된다.
인버터회로(81)의 입력단자는 인버터히로(82, 83)의 입력단자에 공통으로 접속된다. 인버터회로(83)의 출력단자는 제3의 래치회로(60)의 출력단자를 형성하여, 제2 및 제3의 인버터회로(8, 10)의 입력단자(8a, 10a)에 공통으로 접속된다.
제3의 래치회로(60)는 입력단자(60a)에서 제4의 인버터회로(12)의 출력신호를 수신한다. 그 후, 회로(60)는 클록신호(CLK) 및 반전된 클럭신호(CLK')와 동기되도록 회로(12)의 출력신호에 대한 반대의 논리 레벨을 갖는 신호를 유지(latch)한다. 그 후, 회로(60)는 유지된 신호에 대한 반대의 논리 레벨을 갖는 신호(즉, 회로(12)의 출력신호와 동일한 논리 레벨을 갖는 신호)를 제2 및 제3의 인버터회로(8, 10)에 공급한다.
클록신호(CLK)가 로우 레벨인 경우(즉, 반전된 클럭신호(CLK')가 하이 레벨인 경우), P채널 MOSFET(91, 92)는 오프로 변해 인버터회로(81)로의 제4의 인버터회로(12)의 출력신호의 공급을 중단한다. 이때, MOSFET(93, 94)는 온으로 변하고 따라서, 인버터회로(81, 82)는 양의 피드백 루프를 형성한다. 따라서, 클록신호(CLK)가 로우 레벨로 변하기 직전(즉, 반전된 클럭신호(CLK')가 하이 레벨로 변하기 직전)의 타이밍에서의 회로(12)의 출력신호에 대한 반대의 논리를 갖는 신호는 제3의 래치히로(60)에서 유지(latch)된다. 상기와 같이 유지된 신호는 그 후 인버터회로(83)를 통해 제2 및 제3의 인버터회로(8, 10)에 공급된다.
반면에, 클록신호(CLK)가 하이 레벨인 경우(즉, 반전된 클럭신호(CLK')가 로우 레벨인 경우), P채널 MOSFET(91, 92)는 온으로 변해 인버터회로(81)로의 제4의 인버터회로(12)의 출력신호의 공급을 중단한다. 이때, MOSFET(93, 94)는 오프로 변하고 따라서 인버터회로(81, 82)는 양의 피드백 루프를 형성하지 않는다. 따라서, 회로(12)의 출력신호는 인버터회로(81, 83)를 통해 제2 및 제3의 인버터회로(8, 10)에 공급된다.
클록신호(CLK)는 제1의 인버터회로(6)의 P채널 MOSFET(40a), 제2의 인버터회로(8)의 P채널 MOSFET(40b), 제1의 래치회로(22)의 N채널 MOSFET(48a), 및 제2의 래치회로(24)의 N채널 MOSFET(48b)에 대한 제어신호로서 인가된다. 상기 반전된 클럭신호(CLK')는 제1의 인버터회로(6)의 N채널 MOSFET(43a), 제2의 인버터회로(8)의 N채널 MOSFET(43b), 제1의 래치회로(22)의 P채널 MOSFET(46a), 및 제2의 래치회로(24)의 P채널 MOSFET(46b)에 대한 제어신호로서 인가된다.
다음에, 도 6의 제2의 실시예에 따른 어드레스 버퍼회로(2A)의 동작이 도 7을 참조하여 기술될 것이다.
도 7에 도시된 바와 같이, 어드레스 버퍼회로(2A)에 인가된 어드레스 신호(ADIN)는 타이밍(11)에서 로우 레벨로부터 하이 레벨로 변화되고 타이밍(11')에서 하이 레벨로부터 로우 레벨로 복귀한다.
반면에, 클록신호(CLK)는 타이밍(T11)에서 하이 레벨로부터 로우 레벨로 변하고 타이밍(11')에서 로우 레벨로부터 하이 레벨로 복귀한다. 더욱이, 클록신호(CLK)는 타이밍(T12)에서 로우 레벨로부터 하이 레벨로 변화하고 타이밍(T12')에서 하이 레벨로부터 로우 레벨로 복귀한다.
반전된 클럭신호(CLK')는 타이밍(T11)에서 하이 레벨로부터 로우 레벨로 변화되고 그 후 타이밍(11')에서 로우 레벨로부터 하이 레벨로 복귀한다. 반전된 클럭신호(CLK')는 타이밍(12)에서 하이레베롤부터 로우 레벨로 변화되고 그 후 타이밍(T12')에서 로우 레벨로부터 하이 레벨로 복귀한다.
타이밍(11')과 타이밍(T11) 및 타이밍(T12')과 타이밍(T12)의 사이의 시간주기는 "어드레스 셋업 시간주기"이다. 타이밍(11')과 타이밍(T12) 및 타이밍(T12')과 타이밍(T13)의 사이의 시간주기는 "정규 액세스 시간주기"이다.
어드레스 신호(ADIN)가 타이밍(T11)에서 하이 레벨로부터 로우 레벨로 변화되면, 입력부(4)의 출력신호는 하이 레벨로부터 로우 레벨로 변화됨과 동시에 제4으ㅢ 인버터회로(12)의 출력신호는 로우 레벨로부터 하이 레벨로 변화된다.
타이밍(T11)에서, 제3의 래치회로(60)에서, P채널 MOSFET(91)와 N채널 MOSFET(92)는 온으로 변하고, P채널 MOSFET(93)와 N채널 MOSFET(94)는 클록신호(CLK) 및 반전된 클럭신호(CLK')에 의해 오프로 변한다. 따라서, 제4의 인버터회로(12)의 출력신호는 인버터회로(81, 83)를 통해 회로(60)의 출력단자(60b)에 출력된다. 따라서, 제3의 래치신호(60)의 출력신호는 로우 레벨로부터 하이 레벨로 변화된다. 상기와 같은 제3의 래치회로(60)의 출력신호의 변화에 기인하여, 제3의 인번터회로(10)의 출력신호는 하이 레벨로부터 로우 레벨로 변화된다.
타이밍(T11)에서, 제1의 인버터회로(6)에서, P채널 MOSFET(40a)와 N채널 MOSFET(43a)는 클록신호(CLK)와 반전된 클럭신호(CLK')에 의해 오프로 변한다. 유사하게, 제2의 인번터회로(8)에서, P채널 MOSFET(40b)와 N채널 MOSFET(43b)는 클록신호(CLK)와 반전된 클럭신호(CLK')에 의해 타이밍(T11)에서 오프로 변해 제2의 인버터회로(8)를 비활성화 시킨다. 상기 비활성화 상태에서, P채널 MOSFET(41a,41b)의 게이트의 주위 및 N채널 MOSFET(42a, 42b)의 주위에 존재하는 기새용량에 기인하여 서로 다른 논리 레벨을 갖는 원치 않는 신호가 제1 및 제2의 인버터회로(6, 8)의 출력단자(6b, 8b)에서 유도(induce)된다.
타이밍(T11)에서, 등화회로(16)에서 P채널 MOSFET(34)와 N채널 MOSFET(36)는 온으로 볕하고, 그에 따라 제1의 인버터회로(6)의 출력단자(6b)와 제2의 인버터회로(8)의 출력단자(8b)를 서로 접속한다. 그 결과, 타이밍(T11)에서 제1 및 제2의 인버터회로(6, 8)의 원치 않는 신호는 등화회로(16)를 경유하여 등하되고 그 결과 하이 레벨과 로우 레벨 사이의 중간 레벨의 논리에서의 출력신호(S1, S2)가 된다.
다음의 타이밍(T11')에서, 클록신호(CLK)가 하이 레벨로부터 로우 레벨로(즉, 반전된 클럭신호(CLK')가 로우 레벨로부터 하이 레벨로) 변화된다면, P채널 MOSFET(91)와 N채널 MOSFET(92)는 오프로 변하고 P채널 MOSFET(93)와 N채널 MOSFET(94)는 제3의 래치히로(60)에서 온으로 변한다. 그 결과, 제4의 인버터회로(12)의 출력신호의 인버터회로(81)로의 입력은 중단됨과 동시에 양의 피드백 루프가 인버터회로(81, 82)에 의해 형성된다. 따라서, 제3의 래치회로(60)의 출력신호는 타이밍(T11')의 이후에도 하이 레벨에서 유지된다.
제3의 인버터회로(10)의 출력신호는 타이밍(T11')에서 로우 레벨을 유지된다.
타이밍(T11')에서, 제1의 인버터회로(6)에서,P채널 MOSFET(40a)와 N채널MOSFET(42a)는 클록신호(CLK)와 반전된 클럭신호(CLK')에 의해 온으로 변해 제1의 인버터회로(6)를 활성화 시킨다 활성화된 제1의 인버터회로(6)에는 논리 레벨이 로우인 제3의 인버터회로(10)의 출력신호가 인가된다. 유사하게, 제2의 인버터회로(8)에서, P채널 MOSFET(40b)와 N채널 MOSFET(43b)는 클록신호(CLK)와 반전된 클럭신호(CLK')에 의해 온으로 되어 제2의 인버터회로(8)를 활성화 시킨다. 상기 활성화된 제2의 인버터회로(8)에는 논리 레벨이 하이인 제3의 래치회로(60)의 출력신호가 인가된다.
타이밍(T11')에서, P채널 MOSFET(34)와 N채널 MOSFET(36)는 등화회로(16)에서 오프로 변해 제2의 인버터회로(8)의 출력단자(8b)로부터 제1의 인버터회로(6)의 출력단자(6b)를 분리하거나 단절시킨다. 그 결과, 제1의 인버터회로(6)의 출력신호(S1)는 중간 레벨의 논리로부터 하이 레벨의 논리로 변함과 동시에 제2의 인버터회로(6)의 출력신호는 중간레벨의 논리로부터 로우 레벨의 논리로 변화된다.
다음의 타이밍(T12)에서, 클록신호(CLK)가 로우레벨로부터 하이 레벨로(즉, 반전된 클럭신호(CLK')가 하이 레벨로부터 로우 레벨로) 변화된다면, P채널 MOSFET(91)와 N채널 MOSFET(92)는 온으로 변화되고 P채널 MOSFET(93)와 N채널 MOSFET(94)는 제3의 래치회로(60)에서 오프로 변화된다. 그 결과, 제4의 인버터회로(12)의 출력신호는 인버티회로(81, 83)를 경유하여 회로(60)의 출력단자(60b)에 출력된다. 따라서, 회로(60)의 출력신호는 하이 레벨로부터 로우 레벨로 변화된다.
제3의 래치회로의 출력신호의 변화에 따르면, 제3의 인버터회로(10)의 출력신호는 로우 레벨로부터 하이 레벨로 변화된다.
타이밍(T12)에서, 제1의 인버터회로(6)에서, P채널 MOSFET(40a)와 N채널 MOSFET(43a)는 클록신호(CLK)와 반전된 클럭신호(CLK')에 의해 오프로 변해 회로(6)를 비활성화 시킨다. 유사하게, 제2의 인버터회로(8)에서, P채널 MOSFET(40b)와 N채널 MOSFET(43b)는 클록신호(CLK)와 반전된 클럭신호(CLK')에 의해 타이밍(T12)에서 오프로 변해 제2의 인버터회로(8)를 비활성화 시킨다.
타이밍(T12)에서, 등화회로(16)에서, P채널 MOSFET(34)와 N채널 MOSFET(36)는 클록신호(CLK)와 반전된 클럭신호(CLK')에 의해 온으로 변하고, 그에 따라 제1의 인버터회로(6)의 출력단자(6b)와 제2의 인버터회로(8)의 출력단자(8b)를 서로 접속한다. 따라서, 타이밍(T11)의 경우와 유사하게, 제1 및 제2의 인버터회로(6, 8)의 출력신호(S1, S2)는 하이 레벨과 로우 레벨의 중간의 논리레벨에 있게 된다.
다음의 타이밍(T12')에서, 클록신호(CLK)가 하이 레벨로부터 로우 레벨로 번화되면(즉, 반전된 클럭신호(CLK')가 로우 레벨로부터 하이 레벨로 변화되면), P채널 MOSFET(91)와 N채널 MOSFET(92)는 오프로 변화되고 P채널 MOSFET(93)와 N채널 MOSFET(94)는 제3이 래치회로(60)에서 온으로 변한다. 그 결과, 제4의 인버터회로(12)의 인버터회로(81)로의 출력은 중단됨과 동시에 양의 피드백 루프가 인버터회로(81, 83)에 의해 형성된다. 따라서, 제3의 래치회로(60)의 출력신호는 타이밍(T12')의 이후에도 로우베렐로 유지된다.
타이밍(T12')에서, 제3의 인버터회로(10)의 출력신호는 하이 레벨로 유지된다.
타이밍(T12')에서, 제1의 인버터회로(6)에서, P채널 MOSFET(40a)와 N채널MOSFET(42a)는 클록신호(CLK)와 반전된 클럭신호(CLK')에 의해 온으로 변화되어 제1의 인버터회로(6)를 활성화시킨다. 상기와 같이 활성화된 회로(6)에는 논리 레벨이 로우인 제3의 인버터회로(10)의 출력신호가 인가된다. 유사하게, 제2의 인버터회로(8)에서 P채널 MOSFET(40b)와 N채널 MOSFET(43b)는 클록신호(CLK)와 반전된 클럭신호(CLK')에 의해 온으로 되어 제2의 인버터회로(8)를 활성화한다. 상기와 같이 활성화된 회로(8)에는 논리레벨이 하이인 제3의 래치회로(60)의 출력신호가 인가된다.
타이밍(T12')에서, 등화회로(16)에서, P채널 MOSFET(34)와 N채널 MOSFET는 오프로 되어 제2의 인버터회로(8)의 출력단자(8b)로부터 제1의 인버터회로(6)의 출력단자(6b)를 분리하거나 단절한다. 그 결과, 제1의 인버터회로(6)의 출력신호(S1)는 중간의 논리레벨로부터 로우의 논리레벨로 변화됨과 동시에 제1의 인버터회로(6)의 출력신호(S2)는 중간의 논리레벨로부터 하이의 논리레벨로 변화된다.
제1 및 제2의 래치회로(22, 24)는 도 3의 제1의 실시예에 따른 어드레스 버퍼회로(2)와 거의 동일한 방법으로 동작한다. 따라서, 회로(22, 24)에 대한 상세한 설명은 하지 않는다.
전술한 바와 같이, 도 3의 제1의 실시예에 따른 어드레스 버퍼회로(2)와 유삿한 도 6의 제2의 실시예에 따른 어드레스 버퍼회로(2A)에 있어서, 제1 및 제2의인버터회로(6, 8)의 각각의 출력신호 (S1, S2)는 중간의 논리레벨로부터 하이의 논리레벨 또는 로우의 논리레벨로 변화된다. 따라서, 전원전류 및 접지전류의 변화는 감소되고, 그에 따라 전원전압(Vcc) 및 그란운드전압의 변동을 억제한다. 따라서, 제1 및 제2의 인버터회로(6, 8)에 전원선 및 접지선을 보통 사용하는 다른 회로가 불안정하게 동작하거나 오동작을 하지 않는다.
더욱이, 어드레스 버퍼회로(2A)의 외측으로부터 공급된 클록신호(CLK)와 반전된 클럭신호(CLK')가 사용되므로, 제1의 실시예에 따른 어드레스 버퍼회로(2)와는 달리 데이터 래치신호(DTL)로부터 반전된 데이터 래치신호(DTL')를 발생시키는 제4의 인버터회로(14)가 필요치 않게 된다. 따라서, 추가되는 회로가 제1의 실시예의 회로(2)보다 회로 스케일에 있어서 작을 수 있다는 추가적인 장점이 존재한다.
전술한 제1 및 제2의 실시예에서, 본 발명은 반도체 기억장치용의 어드레스 버퍼회로에 적용된다. 그러나, 본 발명은 어떤 다른 형의 버퍼회로에도 적용할 수 있다는 것은 말할 나위가 없다.
본 발명의 양호한 형태가 기술되었지만, 본 발명의 본질을 벗어남이 없이 본 분야의 기술자에게는 변형이 자명할 거라는 것을 이해할 수 있을 것이다. 따라서, 본 발명의 범위는 이하의 청구항에 의해서만 결정될 것이다.

Claims (7)

  1. 버퍼회로에 있어서,
    (a) 제1의 도전형으로 된 채널을 구비하는 제1의 MOSFET 및 상기 제1의 도전형과 반대인 제2의 도전형으로 된 채널을 구비하는 제2의 MOSFET를 포함하는 제1의 인버터회로와,
    (b) 상기 제1의 도전형으로 된 채널을 구비하는 제3의 MOSFET 및 상기 제2의 도전형으로 된 채널을 구비하는 제4의 MOSFET를 포함하는 제2의 인버터회로와,
    (c) 상기 제1의 인버터회로의 제1의 출력신호와 상기 제2의 인버터회로의 출력신호를 서로 등화시키는 등화회로와,
    (d) 상기 제1의 MOSFET의 채널의 타단을 제1의 전압선에 접속하거나 상기 제1의 전압선으로부터 단절하는 제1의 스위칭 회로와,
    (e) 상기 제2의 MOSFET의 채널의 타단을 제2의 전압선에 접속하거나 상기 제2의 전압선으로부터 단절하는 제2의 스위칭 회로와,
    (f) 상기 제3의 MOSFET의 채널의 타단을 상기 제1의 전압선에 접속하거나 상기 제1의 전압선으로부터 단절하는 제3의 스위칭 회로와,
    (g) 상기 제4의 MOSFET의 채널의 타단을 상기 제2의 전압선에 접속하거나 상기 제2의 전압선으로부터 단절하는 제4의 스위칭 회로를 포함하고,
    상기 제1의 MOSFET의 게이트 및 상기 제2의 MOSFET의 게이트는 함께 결합되어 상기 제1의 인버터회로의 입력단자를 형성하고,
    제1의 논리상태에서 제1의 입력신호는 상기 제1의 인버터회로의 입력단자에 인가되고,
    상기 제1의 MOSFET의 채널의 일단 및 상기 제2의 MOSFET의 채널의 일단은 함께 결합되어 상기 제1의 인버터회로의 출력단자를 형성하고,
    상기 제3의 MOSFET의 게이트 및 상기 제4의 MOSFET의 게이트는 함께 결합되어 상기 제2의 인버터회로의 입력단자를 형성하고,
    제2의 입력신호는 상기 제1의 논리상태와 반대인 제2의 논리상태에서 상기 제2의 인버터회로의 입력단자에 인가되고,
    상기 제3의 MOSFET의 채널의 일단 및 상기 제4의 MOSFET의 채널의 일단은 함께 결합되어 상기 제2의 인버터회로의 출력단자를 형성하고,
    상기 등화회로는 상기 제1의 도전형으로 된 채널을 구비한 제5의 MOSFET 및 상기 제2의 도전형으로 된 채널을 구비하는 제6의 MOSFET을 포함하고,
    상기 제5의 MOSFET의 채널의 일단 및 상기 제6의 MOSFET의 채널의 일단은 함께 결합되어 상기 제1의 인버터회로의 출력단자에 접속되고,
    상기 제5의 MOSFET의 채널의 타단 및 상기 제6의 MOSFET의 채널의 타단은 함께 결합되어 상기 제2의 인버터회로의 출력단자에 접속되고,
    상기 제5 및 제6의 MOSFET의 게이트에는 반대의 논리레벨에서 제어신호가 각각 인가되고 그에 따라 상기 등화회로를 고 임피던스 또는 저 임피던스의 상태로 설정하고,
    상기 제1의 스위칭 회로는 상기 제1의 도전형으로 된 채널을 구비하는 제7의MOSFET를 포함하며,
    상기 제7의 MOSFET의 채널의 일단은 상기 제1의 MOSFET의 채널의 상기 타단에 접속되고,
    상기 제1의 스위칭 회로는 상기 제7의 MOSFET의 게이트에 인가된 제어신호에 의해 스위칭되고,
    상기 제2의 스위칭 회로는 상기 제2의 도전형으로 된 채널을 구비하는 제8의 MOSFET를 포함하며,
    상기 제8의 MOSFET의 채널의 일단은 상기 제2의 MOSFET의 채널의 상기 타단에 접속되고,
    상기 제2의 스위칭 회로는 상기 제8의 MOSFET의 게이트에 인가된 제어신호에 의해 스위칭되고,
    상기 제3의 스위칭 회로는 상기 제1의 도전형으로 된 채널을 구비한 제9의 MOSFET를 포함하고,
    상기 제9의 MOSFET의 채널의 일단은 상기 제3의 MOSFET의 채널의 상기 타단에 접속되고,
    상기 제3의 스위칭 회로는 상기 제9의 MOSFET의 게이트에 인가된 제어신호에 의해 스위칭되고,
    상기 제4의 스위칭회로는 상기 제2의 도전형으로 된 채널을 구비하는 제10의 MOSFET를 포함하며,
    상기 제10의 MOSFET의 채널의 일단은 상기 제4의 MOSFET의 채널의 상기 타단에 접속되고,
    상기 제4의 스위칭회로는 상기 제10의 MOSFET의 게이트에 인가된 제어신호에 의해 스위칭되고,
    (h) 상기 제1의 스위칭 회로가 상기 제1의 MOSFET의 채널의 타단을 상기 제1의 전압선에 접속하고, 상기 제2의 스위칭 회로가 상기 제2의 MOSFET의 채널의 타단을 상기 제2의 전압선에 접속하고, 상기 제3의 스위칭 회로가 상기 제3의 MOSFET의 채널의 타단을 상기 제1의 전압선에 접속하고, 상기 제4의 스위칭 회로가 상기 제4의 MOSFET의 채널의 타단을 상기 제2의 전압선에 접속하는 경우에, 상기 등화회로는 고 임피던스 상태로 설정되고,
    상기 제1의 인버터회로는 출력단자에서 상기 제2의 논리상태의 제1의 출력신호를 발생하고, 상기 제2의 인버터회로는 출력단자에서 상기 제1의 논리상태의 제2의 출력신호를 발생시키고,
    (i) 상기 제1의 스위칭 회로가 상기 제1의 MOSFET의 채널의 타단을 상기 제1의 전압선으로부터 절단하고, 상기 제2의 스위칭 회로가 상기 제2의 MOSFET의 채널의 타단을 상기 제2의 전압선으로부터 절단하고, 상기 제3의 스위칭 회로가 상기 제3의 MOSFET의 채널의 타단을 상기 제1의 전압선으로부터 절단하고, 상기 제4의 스위칭 회로가 상기 제4의 MOSFET의 채널의 타단을 상기 제2의 전압선으로부터 절단하는 경우에, 상기 등화회로가 저 임피던스 상태로 설정되고 ,
    상기 제1 및 제2의 인버터회로의 출력단자는 상기 등화회로를 경유하여 서로 접속되어 상기 제1및 제2의 인버터회로의 상기 제1 및 제2의 출력신호가 상기 제1의 논리상태와 상기 제2의 논리상태 사이의 거의 중간의 논리상태가 되도록 하는것을 특징으로 하는 버퍼회로.
  2. 제1항에 있어서,
    상기 등화회로가 저 임스던스의 상태인 경우에 출력단자에서 발생된 상기 제1의 인버터회로의 출력신호를 유지(latch)하는 제1의 래치회로와,
    상기 등화회로가 고 임스던스의 상태인 경우에 출력단자에서 발생된 상기 제2의 인버터회로의 출력신호를 유지(latch)하는 제2의 래치회로를 더 포함하는 것을 특징으로 하는 버퍼회로.
  3. 제1항에 있어서,
    상기 제1의 인버터회로의 입력단자에 인가된 상기 제1의 입력신호는 반도체 기억장치의 기억부에 공급된 어드레스 신호이고,
    상기 제2의 인버터회로의 입력단자에 인가된 상기 제2의 입력신호는 상기 어드레스 신호의 반전된 신호인 것을 특징으로 하는 버퍼회로.
  4. 제3항에 있어서,
    상기 등화회로의 상기 제5 및 제6의 MOSFET의 게이트에 인가된 반대의 논리 레벨에 있는 제어신호는 어드레스 신호의 변화와 동기되도록 형성된 펄스화된 신호이고,
    상기 제1 내지 제4의 스위칭 회로 각각에 인가된 제어신호는 어드레스 신호의 변화와 동기되도록 형성된 펄스화된 신호인 것을 특징으로 하는 버퍼회로.
  5. 제4항에 있어서,
    상기 등화회로용의 상기 펄스화된 신호 및 각각의 상기 제1 내지 제4의 스위칭 회로용의 상기 펄스회된 신호는 데이터 래치신호에 의해 생성되는 것을 특징으로 하는 버퍼회로.
  6. 제4항에 있어서,
    상기 제1의 인버퍼 회로에 인가하기 이전의 상기 제1의 입력신호에 인가된 상기 제1의 입력신호를 유지하는 래치회로를 더 포함하는 것을 특징으로 하는 버퍼회로.
  7. 제4항에 있어서,
    상기 등화회로용의 펄스화된 신호 및 각각의 상기 제1 내지 제4의 스위칭회로용의 펄스화된 신호는 상기 반도체 기억장치에 인가된 클럭신호에 의해 생성된 것을 특징으로 하는 버퍼회로.
KR10-2000-0061032A 1999-10-18 2000-10-17 버퍼회로 KR100400710B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP?11-295556? 1999-10-18
JP29555699A JP2001118388A (ja) 1999-10-18 1999-10-18 バッファ回路

Publications (2)

Publication Number Publication Date
KR20010051076A KR20010051076A (ko) 2001-06-25
KR100400710B1 true KR100400710B1 (ko) 2003-10-08

Family

ID=17822179

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0061032A KR100400710B1 (ko) 1999-10-18 2000-10-17 버퍼회로

Country Status (5)

Country Link
US (1) US6337582B1 (ko)
JP (1) JP2001118388A (ko)
KR (1) KR100400710B1 (ko)
CN (1) CN1205617C (ko)
TW (1) TW594737B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4313537B2 (ja) * 2001-02-02 2009-08-12 富士通株式会社 低振幅電荷再利用型低電力cmos回路装置、加算器回路及び加算器モジュール
KR100610009B1 (ko) * 2004-07-27 2006-08-08 삼성전자주식회사 저전력 소모를 위한 반도체 장치
US7764086B2 (en) * 2006-12-22 2010-07-27 Industrial Technology Research Institute Buffer circuit
CN101373982B (zh) * 2007-08-24 2012-07-25 锐迪科创微电子(北京)有限公司 高频无线接收前端电路
KR102103470B1 (ko) * 2013-11-29 2020-04-23 에스케이하이닉스 주식회사 반도체 장치의 버퍼 회로
JP6372203B2 (ja) * 2014-07-07 2018-08-15 株式会社ソシオネクスト データ保持回路および保持データ復元方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4110639A (en) * 1976-12-09 1978-08-29 Texas Instruments Incorporated Address buffer circuit for high speed semiconductor memory
JPS56117388A (en) * 1980-02-16 1981-09-14 Fujitsu Ltd Address buffer circuit
JPH0329192A (en) * 1989-06-26 1991-02-07 Nec Corp Address buffer circuit
JPH07235183A (ja) * 1993-12-31 1995-09-05 Samsung Electron Co Ltd 半導体メモリ装置の入力バッファ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2573392B2 (ja) * 1990-03-30 1997-01-22 株式会社東芝 半導体記憶装置
KR0137105B1 (ko) * 1993-06-17 1998-04-29 모리시다 요이치 데이터 전송회로, 데이터선 구동회로, 증폭회로, 반도체 집적회로 및 반도체 기억장치
US5867449A (en) * 1997-08-14 1999-02-02 Micron Technology, Inc. Tracking signals

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4110639A (en) * 1976-12-09 1978-08-29 Texas Instruments Incorporated Address buffer circuit for high speed semiconductor memory
JPS56117388A (en) * 1980-02-16 1981-09-14 Fujitsu Ltd Address buffer circuit
JPH0329192A (en) * 1989-06-26 1991-02-07 Nec Corp Address buffer circuit
JPH07235183A (ja) * 1993-12-31 1995-09-05 Samsung Electron Co Ltd 半導体メモリ装置の入力バッファ

Also Published As

Publication number Publication date
JP2001118388A (ja) 2001-04-27
CN1205617C (zh) 2005-06-08
KR20010051076A (ko) 2001-06-25
US6337582B1 (en) 2002-01-08
CN1293434A (zh) 2001-05-02
TW594737B (en) 2004-06-21

Similar Documents

Publication Publication Date Title
KR940008718B1 (ko) 직류 전류를 제거한 데이타 출력버퍼
US20030128606A1 (en) Method and apparatus to ensure functionality and timing robustness in soi circuits
KR100299889B1 (ko) 동기형신호입력회로를갖는반도체메모리
US4827454A (en) Semiconductor memory device
KR100400710B1 (ko) 버퍼회로
US6486713B2 (en) Differential input buffer with auxiliary bias pulser circuit
GB2300282A (en) Substrate bias voltage control circuit
KR100324811B1 (ko) 퓨즈 래치 회로
KR0167300B1 (ko) 메모리의 어드레스 천이 검출회로
US5703811A (en) Data output buffer circuit of semiconductor memory device
KR100364424B1 (ko) 낮은 서브-스레숄드 누설전류를 갖는 로직게이트 회로
KR100197560B1 (ko) 반도체 메모리 장치의 펄스발생 회로
KR100205094B1 (ko) 반도체 소자의 출력버퍼 회로
KR20000045278A (ko) 프리세트기능을 갖는 출력버퍼회로
KR0179913B1 (ko) 출력 인에이블 신호 발생 회로
KR100771533B1 (ko) 퓨즈 컷팅 회로
KR100373370B1 (ko) 저전력클럭드라이버및그를이용한래치회로
KR100356796B1 (ko) 반도체 소자의 출력버퍼회로
JPH0777344B2 (ja) 出力バッファ回路
KR20000003339A (ko) 해저드를 제거한 멀티플렉서
KR100444316B1 (ko) 반도체 메모리장치의 입력버퍼
KR20000017356A (ko) 고전압 및 저전압 동작을 위한 고속 출력 버퍼
KR100347535B1 (ko) 파워 업 펄스 회로
KR20040006340A (ko) 내부 전원전압 제어 회로
KR19980078260A (ko) 센스앰프출력회로

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee