CN1293434A - 缓冲器电路 - Google Patents

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Abstract

提供了一种能够抑制电源电压或地电位波动或偏差的缓冲器电路,包括具有CMOS结构的第一和第二反相器电路,以及均衡电路。第一和第二反相器电路各由控制信号激活时,均衡电路处于高阻抗状态,第一和第二反相器电路分别产生第一和第二输出信号。反之均衡电路处于低阻抗状态,第一和第二反相器电路的输出端通过均衡电路彼此相连,使第一和第二反相器电路的第一和第二输出信号大致处于第一和第二逻辑状态中间的状态。

Description

缓冲器电路
本发明一般涉及缓冲器电路，更具体地涉及一种能够抑制由于具体信号的逻辑状态的改变造成的电源电压或地电位波动或偏差的缓冲器电路，其优选用于地址缓冲器电路，该电路向半导体存储器件的存储部分输出诸如地址信号之类的低阻抗状态的输出信号。
图1显示了常规半导体存储器件的地址缓冲器电路的例子。
如图1所示，现有技术的地址缓冲器电路102包括：输入级104、第一、第二、第三和第四反相器电路106、108、110和112、地址转变检测(ATD)电路114、以及波形合成脉冲发生器电路116。出于简化说明的目的，只在图1中显示了一位地址的结构。但是，显然根据地址的位数，电路102实际上可以包括多个与图1所示的结构相同的部分。
输入级104是双输入NOR门，包括：串联连接的两个p沟道金属氧化物半导体场效应晶体管(MOSFET)131和132，以及并联连接的两个n沟道MOSFET 133和134。P沟道MOSFET 131的源极与加载有供电电源Vcc的电源线连接，而MOSFET 131的漏极则与p沟道MOSFET 132的源极连接。p沟道MOSFET 132的漏极与n沟道MOSFET 133和134耦连的漏极连接。n沟道MOSFET 133和134耦连的源极接地。MOSFET 132和133的栅极彼此连接，形成输入级104的第一输入端104a。地址信号ADIN是缓冲器电路102的输入信号，其从电路102的外部提供给第一输入端104a。MOSFET 131和134耦连的栅极形成输入级104的第二输入端104b。芯片使能信号CEB从电路102的外部提供给第二输入端104b。MOSFET 132和133耦连的漏极构成了输入级104的输出端104c。
当芯片使能信号CEB处于特定的逻辑电平时，地址信号ADIN被送入输入级104，而与信号ADIN具有相反逻辑电平的输出信号被输出到输出端104c。这样输出的信号然后被提供给第四反相器电路112。
第一、第二、第三和第四反相器电路106、108、110和112具有基本上相同的结构。因此，下面将说明第四反相器电路112的结构，而对第一、第二、第三反相器电路106、108、110的说明将被省略，对它们标以与电路112相同的参考符号，只是各参考符号的后缀字母不同。
第四反相器电路112包括p沟道MOSFET 135a和n沟道MOSFET136a，它们的漏极耦连在一起，该反相器是互补型MOS(CMOS)反相器。MOSFET 135a的源极与Vcc的电源线连接。MOSFET 136a的源极与地连接。MOSFET 135a和MOSFET 136a的栅极连在一起形成电路112的输入端112a。输入端112a与输入级104的输出端104c连接。MOSFET 135a和MOSFET 136a耦连的漏极形成电路112的输出端112b。
第四反相器电路112在输出端112b产生与从输入级104输出的信号相反的逻辑电平的输出信号。这样产生的电路112的输出信号然后被送到ATD电路114，作为ATD输入信号ATDIN，并且同时提供给第二和第三反相器电路108和110。如图1所示，ATD输入信号ATDIN还提供给设置在地址缓冲器电路102外部的特定电路(未示出)。
第二反相器电路108与第四反相器电路112结构基本相同，具有由p沟道MOSFET 135b和n沟道MOSFET 136b的栅极连在一起形成的输入端108a，以及由p沟道MOSFET 135b和n沟道MOSFET 136b的漏极连在一起形成的输出端108b。输入端108a与第四反相器电路112的输出端112b连接。电路108在其输出端108b产生与从第四反相器电路112输出提供给输入端108a的信号的逻辑电平相反的输出信号。电路108的输出信号是反相地址信号BAR，其是地址缓冲器电路102的两个输出信号之一。信号BAR接着提供给设置在缓冲器电路102外部的译码器电路或电路群(未示出)。
第三反相器电路110与第四反相器电路112结构基本相同，具有由p沟道MOSFET 135c和n沟道MOSFET 136c的栅极连在一起形成的输入端110a，以及由p沟道MOSFET 135c和n沟道MOSFET 136c的漏极连在一起形成的输出端110b。输入端110a与第四反相器电路112的输出端112b连接。电路110在其输出端110b产生与从第四反相器电路112输出提供给输入端110a的信号的逻辑电平相反的输出信号。电路110的输出信号然后提供给第一反相器电路106。
第一反相器电路106与第四反相器电路112结构基本相同，具有由p沟道MOSFET 135d和n沟道MOSFET 136d的栅极连在一起形成的输入端106a，以及由p沟道MOSFET 135d和n沟道MOSFET 136d的漏极连在一起形成的输出端106b。输入端106a与第三反相器电路110的输出端110b连接。电路106在其输出端106b产生与从第三反相器电路110输出提供给输入端106a的信号的逻辑电平相反的输出信号。电路106的输出信号是地址信号TRUE，其是地址缓冲器电路102的两个输出信号中的另一个。信号TRUE接着提供给设置在缓冲器电路102外部的译码器电路或电路群(未示出)。
ATD电路114被提供有从第四反相器电路112输出的输入信号ATDIN。电路114检测信号ATDIN的逻辑电平变化(即地址转变)，然后向波形合成脉冲发生器电路116输出ATD输出信号ATDOUT。
脉冲发生器电路116产生数据锁存信号DTL，该信号DTL包括根据来自ATD电路114的信号ATDOUT而从逻辑高电平变为逻辑低电平的脉冲，并向设置在缓冲器电路102外部的特定电路输出信号DTL。
从第一反相器电路106输出的地址信号TRUE的波形与提供给缓冲器电路102的输入级104的地址信号ATDIN的波形相一致。另外，从第二反相器电路108输出的反相地址信号BAR的波形与信号TRUE的波形相反。换言之，信号BAR与信号TRUE的逻辑电平是彼此反相的。通过译码器电路或电路群(未示出)将地址信号TRUE和反相地址信号BAR提供给设置在缓冲器电路102外部的存储部分(未示出)。数据锁存信号DTL从脉冲发生器电路116输出，并被提供给存储部分。
数据信号按照地址信号TRUE和反相地址信号BAR从存储部分的各存储单元输出。设置在存储部分的锁存器电路或电路群(未示出)将输出的数据信号锁存，以便与数据锁存信号DTL同步。
图2显示了在图1所示的现有技术的缓冲器电路102中地址信号ADIN、地址信号TRUE、反相地址信号BAR、流经电源线的电流、流经地线的地电流、供电电压以及地电位的波形。
如图2所示，提供给缓冲器电路102的地址信号ADIN在时间T101从逻辑低电平(L)变为逻辑高电平(H)，然后在时间T102从逻辑高电平变为逻辑低电平。根据信号ADIN的这种变化，地址信号TRUE在时间T101从逻辑低电平变为逻辑高电平，然后在时间T102从逻辑高电平变为逻辑低电平。另一方面，反相地址信号BAR在时间T101从逻辑高电平变为逻辑低电平，然后在时间T102从逻辑低电平返回到逻辑高电平。
众所周知，由具有CMOS结构的MOSFET构成的反相器电路在输入信号(以及输出信号)在逻辑高电平和逻辑低电平之间切换时，具有流过大电流的趋势。特别是，因为第一和第二反相器电路106和108具有强的驱动能力，这种趋势更加显著。具体地说，在输入信号和输出信号在逻辑高电平和逻辑低电平之间切换时，在第二反相器电路108的MOSFET 135b和136b和第一反相器电路106的MOSFET 135d和136d中将流过大电流。因此，如图2中的曲线118和120所示，电源电流和地电流在时间T101和T102(地址信号TRUE和BAR在此时间在逻辑高和逻辑低电平之间切换)呈长尖峰(spike)状有很大的变化。因此，如图2中符号R101和R102所示，当地电位在时间T101和T102临时上升时，电源电压临时降低。
如前所述，根据地址的位数，现有技术的地址缓冲器电路102实际上包括了多个如图1所示的相同结构。另外，近年来地址的位数很大，其中所有的反相器电路一般是与地址信号ADIN的逻辑状态的变化同步地进行操作。结果，电源电压和地电位的偏差或波动就很大，而不能被忽略。
一般而言，半导体存储器件包括除地址缓冲器电路102以外的其它电路，它们共用电路102的电源线和地线。这样上述电源和地电位的波动或偏差使这些电路的操作不稳定和／或功能失常。
因此，本发明的目的是提供一种缓冲器电路，其能够抑制由于所加载的地址信号的逻辑状态的改变造成的电源电压或接地电位波动或偏差。
本发明的另一个目的是提供一种缓冲器电路，其能够防止与缓冲器电路共用电源线和地线的其它电路的不稳定操作和／或功能失常，且具有简单的电路结构。
通过下面的说明，本领域的技术人员可明了本发明的这些目的及其它将具体说明的内容。
根据本发明的缓冲器电路包括：
(a)第一反相器电路，其包括具有第一导通类型沟道的第一MOSFET和具有第二导通类型沟道的第二MOSFET，第二导通类型与第一导通类型相反；
第一MOSFET的栅极和第二MOSFET的栅极连在一起，形成第一反相器电路的输入端；
第一逻辑状态的第一输入信号，加到第一反相器电路的输入端；
第一MOSFET沟道的一端和第二MOSFET的沟道一端连在一起，形成第一反相器电路的输出端。
(b)第二反相器电路，其包括具有第一导通类型沟道的第三MOSFET和具有第二导通类型沟道的第四MOSFET；
第三MOSFET的栅极和第四MOSFET的栅极连在一起，形成第二反相器电路的输入端；
将具有与第一逻辑状态相反的第二逻辑状态的第二输入信号加到第二反相器电路的输入端；
第三MOSFET的沟道的一端和第四MOSFET的沟道的一端连在一起，形成第二反相器电路的输出端。
(c)均衡电路，用于对第一反相器电路的第一输出信号和第二反相器电路第二输出信号相互均衡，
该均衡电路包括：具有第一导通类型沟道的第五MOSFET和具有第二导通类型沟道的第六MOSFET；
第五MOSFET的沟道的一端和第六MOSFET的沟道的一端连在一起，连接到第一反相器电路的输出端；
第五MOSFET的沟道的另一端和第六MOSFET的沟道的另一端连在一起，连接到第二反相器电路的输出端；
第五MOSFET的栅极和第六MOSFET的栅极分别施加有相反逻辑电平的控制信号，从而将均衡电路设置为高阻抗状态或低阻抗状态。
(d)第一开关电路，用于将第一MOSFET的沟道另一端与第一电源线连接，或将其与第一电源线断开；
第一开关电路包括具有第一导通类型沟道的第七MOSFET；
第七MOSFET沟道的一端与第一MOSFET的沟道另一端连在一起；
第一开关电路由施加到第七MOSFET栅极上的控制信号切换；
(e)第二开关电路，用于将第二MOSFET沟道的另一端与第二电源线连接，或将其与第二电源线断开；
第二开关电路包括具有第二导通类型沟道的第八MOSFET；
第八MOSFET沟道的一端与第二MOSFET的沟道另一端连在一起；
第二开关电路由施加到第八MOSFET栅极上的控制信号切换；
(f)第三开关电路，用于将第三MOSFET沟道的另一端与第一电源线连接，或将其与第一电源线断开；
第三开关电路包括具有第一导通类型沟道的第九MOSFET；
第九MOSFET沟道的一端与第三MOSFET的沟道另一端连在一起；
第三开关电路由施加到第九MOSFET栅极上的控制信号切换。
(g)第四开关电路，用于将第四MOSFET沟道的另一端与第二电源线连接，或将其与第二电源线断开；
第四开关电路包括具有第二导通类型沟道的第十MOSFET；
第十MOSFET沟道的一端与第四MOSFET的沟道另一端连在一起；
第四开关电路由施加到第十MOSFET栅极上的控制信号切换；
(h)当第一开关电路将第一MOSFET沟道的另一端与第一电源线连接、第二开关电路将第二MOSFET沟道的另一端与第二电源线连接、第三开关电路将第三MOSFET沟道的另一端与第一电源线连接、并且第四开关电路将第四MOSFET沟道的另一端与第二电源线连接时，均衡电路被设为高阻抗状态；
第一反相器电路在其输出端产生第二逻辑状态的第一输出信号，第二反相器电路在其输出端产生第一逻辑状态的第二输出信号；以及
(i)当第一开关电路将第一MOSFET沟道的另一端与第一电源线断开、第二开关电路将第二MOSFET沟道的另一端与第二电源线断开、第三开关电路将第三MOSFET沟道的另一端与第一电源线断开、并且第四开关电路将第四MOSFET沟道的另一端与第二电源线断开时，均衡电路被设为低阻抗状态；
第一和第二反相器电路通过均衡电路互相连接，从而使第一和第二反相器电路的第一和第二输出信号基本上处于第一和第二逻辑状态中间的状态。
如上所述，利用根据本发明的上述缓冲器电路，设置第一开关电路以将第一MOSFET沟道的另一端与第一电源线连接／断开，设置第二开关电路以将第二MOSFET沟道的另一端与第二电源线连接／断开，设置第三开关电路以将第三MOSFET沟道的另一端与第一电源线连接／断开，设置第四开关电路以将第四MOSFET沟道的另一端与第二电源线连接／断开。此外，设置均衡电路将第一反相器电路的第一输出信号和第二反相器电路的第二输出信号相互均衡。
如果第一开关电路将第一MOSFET沟道的另一端与第一电源线连接、第二开关电路将第二MOSFET沟道的另一端与第二电源线连接、第三开关电路将第三MOSFET沟道的另一端与第一电源线连接、第四开关电路将第四MOSFET沟道的另一端与第二电源线连接，则将均衡电路设置成为低阻抗状态。因此，第一和第二反相器正常操作，结果第一反相器电路在其输出端产生第二逻辑状态的第一输出信号，第二反相器电路在其输出端产生第一逻辑状态的第二输出信号。
另一方面，如果第一开关电路将第一MOSFET沟道的另一端与第一电源线断开、第二开关电路将第二MOSFET沟道的另一端与第二电源线断开、第三开关电路将第三MOSFET沟道的另一端与第一电源线断开、第四开关电路将第四MOSFET沟道的另一端与第二电源线断开，则第一和第二反相器都不能正常工作。
在这种情况下，由于第一反相器电路的第一和第二MOSFET的栅极与第二反相器电路的第三和第四MOSFET的栅极的附近存在寄生电容，因此在第一和第二反相器电路的输出端会产生不应有的具有相反逻辑状态的信号。这是因为第一反相器电路的输入端加载有第一逻辑状态的第一输入信号，而第二反相器电路的输入端加载有与第一逻辑状态相反的第二逻辑状态的第二输入信号。
此时，均衡电路被设置成为低阻抗状态，从而第一和第二反相器电路的输出端通过均衡电路互相连接。因此，第一和第二反相器电路的第一和第二输出信号基本上处于第一和第二逻辑状态中间的逻辑状态。
相应地，如果第一和第二反相器电路不需要输出其输出信号，可通过按上述方式控制第一至第四开关电路和均衡电路，使第一和第二反相器电路的第一和第二输出信号设置为基本上在第一和第二逻辑状态中间的逻辑状态。然后，如果需要第一和第二反相器电路输出其输出信号时，第一和第二输出信号从中间逻辑状态转变为第一或第二逻辑状态(即逻辑高电平或低电平)。这意味着第一和第二反相器电路的输出信号电压变化范围小，从而使电源电流的变化范围小。这样，电源电压以及地电位的波动或偏差可以有效地被抑制。
因为电源电压和地电位的波动或偏差被抑制，就可以防止与缓冲器电路共用电源线和地线的其它电路的不稳定操作和／或功能失常。
由于另外设置了第一至四开关电路和均衡电路就已经足够了，所以不需要有复杂的电路结构。
图1是根据现有技术的半导体存储器件的地址缓冲器电路结构的电路图：
图2是显示在图1所示的现有技术的地址缓冲器电路的操作中，地址信号ADIN、地址信号TRUE、反相地址信号BAR、流经电源线的电流、流经地线的地电流、供电电压以及地电位的波形；
图3是显示根据本发明第一实施例的地址缓冲器电路结构的电路图；
图4是显示在图3所示的第一实施例的地址缓冲器电路的操作中，地址信号ADIN、地址信号TRUE、反相地址信号BAR、流经电源线的电流、流经地线的地电流、供电电压以及地电位的波形；
图5是图1的现有技术的地址缓冲器电路和图3所示的第一实施例地址缓冲器电路的电源电流、地电流、电源电压和地电位的测量结果的波形图；
图6是根据本发明第二实施例的地址缓冲器电路结构的电路图，其是为半导体存储器件设计的；
图7是图6所示的根据第二实施例的地址缓冲器电路操作的时序图。
下面将结合附图详细说明本发明的优选实施例。
图3是显示根据本发明第一实施例的地址缓冲器电路，用于半导体存储器件。
图3所示的根据本发明第一实施例的地址缓冲器电路2包括：输入级4、第一反相器电路6、第二反相器电路8、第三反相器电路10、第四反相器电路12、第五反相器电路14、均衡电路16、ATD电路18、波形合成脉冲发生器电路20、第一锁存器电路22以及第二锁存器电路24。出于简化说明的目的，只在图3中显示了一位地址的结构；但是，显然根据地址的位数，电路2实际上可包括多个如图1所示的相同结构。
输入级4是一双输入NOR门，包括：串联连接的两个p沟道MOSFET 71和72，以及并联连接的两个n沟道MOSFET 73和74。p沟道MOSFET 71的源极与加载有供电电源Vcc的电源线连接，而其漏极则与p沟道MOSFET 72的源极连接。MOSFET 72的漏极与n沟道MOSFET 73和74耦连的漏极连接。n沟道MOSFET 73和74耦连的源极接地。MOSFET 72和73的栅极彼此连接，形成输入级4的第一输入端4a。地址信号ADIN是来自缓冲器电路2外部的输入信号，其提供给第一输入端4a。MOSFET 71和74耦连的栅极形成输入级4的第二输入端4b。芯片使能信号CEB从电路2的外部提供给第二输入端4b。MOSFET 72、73和74耦连的漏极构成了输入级4的输出端4c。
当芯片使能信号CEB处于特定的逻辑电平时，地址信号ADIN进入输入级4，而在输出端4b产生与地址信号ADIN逻辑电平相反的输出信号。这样产生的输出信号就被提供给第四反相器电路12。
第四反相器电路12包括p沟道MOSFET 26a和n沟道MOSFET28a，它们的漏极耦连在一起形成CMOS结构。p沟道MOSFET 26a的源极与Vcc的电源线连接。n沟道MOSFET 28a的源极与地连接。MOSFET 26a和MOSFET 28a的栅极连在一起形成电路12的输入端12a。输入端12a与输入级4的输出端4c连接。MOSFET 26a和MOSFET28a耦连的漏极形成电路12的输出端12b。电路12在输出端12b产生与加到其输入端12a的信号逻辑电平相反的输出信号。这样产生的电路12的输出信号然后被送到ATD电路18，作为ATD输入信号，并且同时提供给第二和第三反相器电路8和10。如图3所示，ATD输入信号ATDIN还提供给设置在地址缓冲器电路2外部的特定电路(未示出)。
ATD电路18被提供有从第四反相器电路12输出的ATD输入信号ATDIN。ATD电路18检测信号ATDIN的逻辑电平变化(即地址转变)，然后当ATD输入信号ATDIN的变化发生时在其输出端产生ATD输出信号ATDOUT。
ATD输出端产生的ATD输出信号ATDOUT被提供给脉冲发生器电路20。脉冲发生器电路20在其输出端产生数据锁存信号DTL，这样产生的数据锁存信号DTL是从逻辑高电平变为逻辑低电平的脉冲信号。
第五反相器电路14具有与第四反相器电路12基本相同的结构。具体地说，第五反相器电路14包括p沟道MOSFET 26c和n沟道MOSFET 28c，它们的漏极耦连在一起形成CMOS结构。p沟道MOSFET26c的源极与Vcc的电源线连接。n沟道MOSFET 28c的源极与地连接。MOSFET 26c和MOSFET 28c的栅极连在一起形成第五反相器电路14的输入端14a。输入端14a加载有由脉冲发生器电路20所产生的数据锁存信号DTL。MOSFET 26c和MOSFET 28c耦连的漏极形成第五反相器电路14的输出端14b。第五反相器电路14在输出端14b产生与数据锁存信号DTL的逻辑电平相反的反相数据锁存信号DTL’。
第二反相器电路8由两个串联的p沟道MOSFET 40b和41b及两个串联的n沟道MOSFET 42b和43b组成。p沟道MOSFET 41b的源极通过p沟道MOSFET 40b连接到电源的Vcc端，其漏极直接连接到n沟道MOSFET 42b的漏极。p沟道MOSFET 40b的栅极由脉冲发生器电路20输出的数据锁存信号DTL所控制。n沟道MOSFET 42b的源极通过n沟道MOSFET 43b接地。n沟道MOSFET 43b的栅极由第五反相器电路14输出的反相的数据锁存信号DTL’所控制。MOSFET41b和42b的栅极共同形成第二反相器电路8的输入端8a。MOSFET 41b和42b的漏极共同形成第二反相器电路8的输出端8b。输入端8a连接到第四反相器电路12的输出端12b。
第二反相器电路8由数据锁存信号DTL和反相数据锁存信号DTL’控制其导通或截止。具体地说，当数据锁存信号DTL处于逻辑低电平(即，反相数据锁存信号DTL’处于逻辑高电平)时，p沟道MOSFET 40b和n沟道MOSFET 43b处于导通状态；于是，MOSFET 40b和43b的源-漏极阻抗为低。结果是，p沟道MOSFET 41b的源极通过p沟道MOSFET 40b连接到电源的Vcc端，同时，n沟道MOSFET 42b的源极通过n沟道MOSFET 43b接地。相应地，第二反相器电路8处于有效或可操作状态，其中，电路8在输出端8b输出信号S2，它与第四反相器电路12的加到输出端8b的输出信号逻辑电平相反。
另一方面，当数据锁存信号DTL处于逻辑高电平(即，反相数据锁存信号DTL’处于逻辑低电平)时，p沟道MOSFET 40b和n沟道MOSFET 43b处于截止状态，于是，MOSFET 40b和43b的源-漏极阻抗为高。结果是，p沟道MOSFET 41b的源极被p沟道MOSFET 40b与电源的Vcc端隔离或断开，同时，n沟道MOSFET 42b的源极被n沟道MOSFET 43b与地端隔离或断开。相应地，第二反相器电路8处于失效或不可操作状态。
由以上的说明可见，在第二反相器电路8中，p沟道MOSFET 40b和n沟道MOSFET 43b可以被看作是开关电路，其用于激活或禁止由p沟道MOSFET 41b和n沟道MOSFET 42b所形成的CMOS反相器电路的操作。
第三反相器电路10实质上具有与第四反相器电路12相同的结构。具体地说，电路10由p沟道MOSFET 26b和n沟道MOSFET 28b组成，且两个MOSFET的漏极连接到一起，共同构成一CMOS结构。p沟道MOSFET 26b的源极连接到电源的Vcc端；同时，n沟道MOSFET28b的源极连接到地端。两个MOSFET 26b和28b的栅极连接到一起，形成电路10的输入端10a。输入端10a连接到第四反相器电路12的输出端12b。连接到一起的MOSFET 26b和28b的漏极形成电路10的输出端10b。电路10的输出端10b产生一输出信号，该输出信号与第四反相器电路12的输出信号的逻辑电平相反，然后加载到第一反相器电路6。
第一反相器电路6具有与第二反相器电路8基本相同的结构。具体地，电路6由两个串联的p沟道MOSFET 40a和41a及两个串联的n沟道MOSFET 42a和43a组成。p沟道MOSFET 41a的源极通过p沟道MOSFET 40a连接到电源的Vcc端，其漏极直接连接到n沟道MOSFET 42a的漏极。p沟道MOSFET 40a的栅极由脉冲发生器电路20输出的数据锁存信号DTL所控制。n沟道MOSFET 42a的源极通过n沟道MOSFET 43a连接到地端。n沟道MOSFET 43a的栅极由第五反相器电路14输出的反相数据锁存信号DTL’所控制。MOSFET 41a和42a的栅极共同形成第一反相器电路6的输入端6a。MOSFET 41a和42a的漏极共同形成第一反相器电路6的输出端6b。输入端6a连接到第三反相器电路10的输出端10b。
类似于第二反相器电路8，第一反相器电路6由数据锁存信号DTL和反相数据锁存信号DTL’控制其有效或无效。具体地说，当数据锁存信号DTL处于逻辑低电平(即，反相数据锁存信号DTL’处于逻辑高电平)时，p沟道MOSFET 40a和n沟道MOSFET 43a处于导通状态，于是，MOSFET 40a和43a的源-漏极阻抗为低。结果是，p沟道MOSFET 41a的源极通过p沟道MOSFET 40a连接到电源线Vcc，同时，n沟道MOSFET 42a的源极通过n沟道MOSFET 43a连接到地端。相应地，第一反相器电路6处于有效或可操作状态，其中，电路6在输出端6b输出信号S1，它与第三反相器电路10输出信号的逻辑电平相反。
另一方面，当数据锁存信号DTL处于逻辑高电平(即，反相数据锁存信号DTL’处于逻辑低电平)时，p沟道MOSFET 40a和n沟道MOSFET 43a处于截止状态，于是，MOSFET 40a和43a的源-漏极阻抗为高。结果是，p沟道MOSFET 41a的源极被p沟道MOSFET 40a与电源的Vcc端隔离或断开，同时，n沟道MOSFET 42a的源极被n沟道MOSFET 43a与地隔离或断开。相应地，第一反相器电路6处于无效或不可操作状态。
由以上解释可见，在第一反相器电路6中，p沟道MOSFET 40a和n沟道MOSFET 43a可以被看作是开关电路，用于激活或禁止由p沟道MOSFET 41a和n沟道MOSFET 42a所形成的CMOS反相器电路的操作。
均衡电路16由p沟道MOSFET 34和n沟道MOSFET 36组成。p沟道MOSFET 34的源极和n沟道MOSFET 36的漏极在30b点一起连接到第二反相器电路8的输出端8b。p沟道MOSFET 34的漏极和n沟道MOSFET 36的源极在30a点一起连接到第一反相器电路6的输出端6b。p沟道MOSFET 34的栅极被加以第五反相器电路14输出的反相数据锁存信号DTL’。n沟道MOSFET 36的栅极被加以脉冲发生器电路20输出的数据锁存信号DTL。
在均衡电路16中，当数据锁存信号DTL处于逻辑高电平(即，反相数据锁存信号DTL’处于逻辑低电平)时，MOSFET 34和36均处于导通状态，于是，两者的源-漏极阻抗均为低。即，均衡电路16处于低阻状态。结果是，由于均衡电路16近似于短路状态，第一反相器电路6的输出端6b和第二反相器电路8的输出端8b通过均衡电路16而彼此相连。因此，第一反相器电路6和第二反相器电路8的输出信号S1和S2将被平均到逻辑高电平和逻辑低电平之间的中间逻辑电平。具有中间逻辑电平的信号S1和S2随之被分别加到第一锁存器电路22和第二锁存器电路24。
另一方面，当数据锁存信号DTL处于逻辑低电平(即，反相数据锁存信号DTL’处于逻辑高电平)时，MOSFET 34和36均处于截止状态，于是，两者的源-漏极阻抗均为高。即，均衡电路16处于高阻状态。结果是，第一反相器电路6的输出端6b和第二反相器电路8的输出端8b相隔离或断开。因此，第一反相器电路6和第二反相器电路8的输出信号S1和S2将被分别加到第一锁存器电路22和第二锁存器电路24，而不进行均衡操作。
第一锁存器电路22由p沟道MOSFET 46a、n沟道MOSFET 48a、反相器电路50a和时钟反相器电路52a组成。p沟道MOSFET 46a的漏极连接到n沟道MOSFET 48a的源极，形成第一锁存器电路22的输入端22a。输入端22a连接到端点30a。MOSFET 46a的源极和MOSFET 48a的漏极共连到反相器电路50a的输入端。MOSFET 48a的栅极被加以由第五反相器电路14输出的数据锁存信号DTL’。MOSFET 46a的栅极被加以由脉冲发生电路20输出的数据锁存信号DTL。反相器电路50a的输出端与时钟反相器电路52a的输入端相连，形成第一锁存器电路22的输出端22b。定时反相器电路52a的输出端与反相器电路50a的输入端相连。定时反相器电路52a被提供数据锁存信号DTL和反相数据锁存信号DTL’，作为控制信号。
第一锁存器电路22产生与第一反相器电路6的输出信号S1具有相反逻辑电平的锁存信号，并在输出端22b将该锁存信号作为反相地址信号BAR输出。具体地说，当数据锁存信号DTL处于逻辑低电平(即，反相数据锁存信号DTL’处于逻辑高电平)时，MOSFET 46a和48a均处于导通状态，于是，第一反相器电路6的输出信号S1被加到反相器电路50a的输入端。此时，定时反相器电路52a未导通，结果，反相器电路50a输出具有与输出信号S1相反逻辑电平的反相地址信号BAR。
另一方面，当数据锁存信号DTL处于逻辑高电平(即，反相数据锁存信号DTL’处于逻辑低电平)时，MOSFET 46a和48a均处于截止状态，于是，输出信号S1不被加到反相器电路50a的输入端。此时，定时反相器电路52a有效，结果，由反相器电路50a和定时反相器电路52a形成正反馈回路。因此，具有与输出信号S1相反逻辑电平的信号就在数据锁存信号DTL由逻辑低电平跳转到逻辑高电平之前(即，恰在反相数据锁存信号DTL’由逻辑高电平跳转到逻辑低电平之前)被锁存。该锁存的信号在输出端22b处被作为反相地址信号BAR输出。
第二锁存器电路24实质上具有与第一锁存器电路22相同的结构。具体地说，第二锁存器电路24由p沟道MOSFET 46b、n沟道MOSFET 48b、反相器电路50b和时钟反相器电路52b组成。p沟道MOSFET 46b的漏极连接到n沟道MOSFET 48b的源极，形成第二锁存器电路24的输入端24a。输入端24a连接到端点30b。MOSFET 46b的源极和MOSFET 48b的漏极共连到反相器电路50b的输入端。MOSFET 48b的栅极被加以数据锁存信号DTL’。MOSFET 46b的栅极被加以数据锁存信号DTL。反相器电路50b的输出端与时钟反相器电路52b的输入端相连，形成第二锁存器电路24的输出端24b。定时反相器电路52b的输出端与反相器电路50b的输入端相连。定时反相器电路52b被提供数据锁存信号DTL和反相数据锁存信号DTL’，作为控制信号。
与第一锁存器电路22相似，第二锁存器电路24产生与第二转换电路8的输出信号S2具有相反逻辑电平的锁存信号，并在输出端24b将该锁存信号作为地址信号TRUE输出。具体地说，当数据锁存信号DTL处于逻辑低电平(即，反相数据锁存信号DTL’处于逻辑高电平)时，MOSFET 46b和48b均处于导通状态，于是，第二反相器电路8的输出信号S2被加到反相器电路50b的输入端。此时，定时反相器电路52b未导通，结果，反相器电路50b输出具有与输出信号S2相反逻辑电平的反相地址信号TRUE。
另一方面，当数据锁存信号DTL处于逻辑高电平(即，反相数据锁存信号DTL’处于逻辑低电平)时，MOSFET 46b和48b均处于截止状态，于是，输出信号S2不被加到反相器电路50b的输入端。此时，定时反相器电路52b有效，结果，由反相器电路50b和定时反相器电路52b形成正反馈回路。因此，具有与输出信号S2相反逻辑电平的信号就在数据锁存信号DTL由逻辑低电平跳转到逻辑高电平之前(即，恰在反相数据锁存信号DTL’由逻辑高电平跳转到逻辑低电平之前)被锁存。该锁存的信号在输出端24b处被作为地址信号TRUE输出。
第二锁存器电路24输出的地址信号TRUE具有与提供给输入部分4的地址信号ADIN相对应的波形。由第一锁存器电路22输出的反相地址信号BAR具有与地址信号TRUE相反的波形。随后，地址信号TRUE和反相地址信号BAR均被解码电路提供给存储器部分(未示出)。存储器部分和解码电路位于地址缓冲器电路2之外。由脉冲发生电路20输出的数据锁存信号DTL也被提供给存储器部分。
在存储器部分，根据地址信号TRUE和反相地址信号BAR，数字信号被由特定存储单元输出。在存储器部分的锁存器电路(未示出)产生数字信号，以便读出而与数据锁存信号DTL同步。(电路操作)
以下，参照图4的波形图，对根据图3中第一实施例的地址缓冲器电路2的操作予以说明。
此时，作以下假定：
具体地说，如图2所示，提供给地址缓冲器电路2的地址信号ADIN在T1时刻由逻辑低电平转到逻辑高电平，然后，在T2时刻由逻辑高电平转到逻辑低电平。芯片使能信号CEB在T0时刻前已由逻辑低电平转变到逻辑高电平，因此，地址信号ADIN已在T0时刻被提供给输入级4。在T0时刻，第一锁存器电路22已锁存具有逻辑高电平的信号，且第二锁存器电路24已锁存具有逻辑低电平的信号。
在T0时刻，地址信号ADIN处于逻辑低电平，而输入级4的输出信号为高电平。同样，第四反相器电路12的输出信号(即ATD输入信号ADTIN)为逻辑低电平，第三反相器电路10的输出信号为逻辑高电平。由脉冲发生电路20输出的数据锁存信号DTL为逻辑高电平，而第五反相器电路14输出的反相数据锁存信号DTL’为逻辑低电平。
而且，在T0时刻，第一反相器电路6的p沟道MOSFET 40a和n沟道MOSFET 42a均处于截止状态，因此，第一反相器电路6失效。第二反相器电路8的p沟道MOSFET 40b和n沟道MOSFET 42b均处于截止状态，因此，第二反相器电路8失效。在失效状态，不想要的信号和彼此不同的逻辑电平分别被引入第一和第二反相器电路6和8的输出端6b和8b，这归因于相邻p沟道MOSFET 41a和41b间及相邻的n沟道MOSFET 42a和42b间存在的寄生电容。
在均衡电路16中，在T0时刻，p沟道MOSFET 34和n沟道MOSFET 36均处于导通状态。因此，第一反相器电路6的输出端6b和第二反相器电路8的输出端8b通过均衡电路16而彼此相连或短路。相应地，在T0时刻，第一和第二反相器电路的输出信号S1和S2被均衡电路16取均衡的逻辑电平，结果是，两信号S1和S2处于逻辑高电平和低电平的中间电平状态。
此时(即T0时刻)，在第一锁存器电路22中，p沟道MOSFET 46a和n沟道MOSFET 48a均处于截止状态。因此，输出信号S1不被加到第一锁存器电路22的反相器电路50a上。结果是，由电路22输出的地址信号BAR为逻辑高电平。在第二锁存器电路24中，类似于第一锁存器电路22，p沟道MOSFET 46b和n沟道MOSFET 48b均处于截止状态。因此，输出信号S2不被加到第二锁存器电路24的反相器电路50b上。结果是，由电路24输出的地址信号TRUE为逻辑高电平。
接下来，在T1时刻，地址信号ADIN由逻辑低电平跳转到逻辑高电平。此时，输入部分4的输出信号由逻辑高电平跳转到逻辑低电平，第四反相器电路12的输出信号(即信号ATDIN)由逻辑低电平跳转到逻辑高电平，第三反相器电路10的输出信号由逻辑高电平跳转到逻辑低电平。
在ATD电路18中，在T1时刻，ATD输入信号ATDIN的逻辑电平变化被检测，然后，输出信号ATDOUT被输出到脉冲发生器电路20。
在脉冲发生电路20中产生并输出具有特定脉宽的数据锁存信号DTL。如此产生的数据锁存信号DTL在T1时刻由逻辑高电平跳转到逻辑低电平，在T1’时刻又由逻辑低电平跳回到逻辑高电平。
在第五反相器电路14中产生并输出反相数据锁存信号DTL’。反相数据锁存信号DTL’在T1时刻由逻辑低电平跳转到逻辑高电平，在T1’时刻又由逻辑高电平跳回到逻辑低电平。
在第一反相器电路6中，在T1时刻，p沟道MOSFET 40a和n沟道MOSFET 42a均导通，电路6工作。因此，已从逻辑高电平跳转到逻辑低电平的第三反相器电路10的输出信号被加到第一反相器电路6上。类似地，在第二反相器电路8中，在T1时刻，p沟道MOSFET40b和n沟道MOSFET 43b均导通，电路8工作。因此，已从逻辑高电平跳转到逻辑低电平的第三反相器电路12的输出信号被加到第二反相器电路8上。
在均衡电路16中，在T1时刻，p沟道MOSFET 34和n沟道MOSFET 36均截止，第一反相器电路6的输出端6b被与第二反相器电路8的输出端8b断开。结果，第一反相器电路6的输出信号S1由逻辑中间电平跳转到逻辑高电平，而第二反相器电路8的输出信号S2由逻辑中间电平跳转到逻辑低电平。
在第一锁存器电路22中，在T1时刻，p沟道MOSFET 46a和n沟道MOSFET 48a均处于导通状态。因此，第一反相器电路6的输出信号S1被加到电路22的反相器电路50a上。因此，电路22输出的反相地址信号BAR由逻辑高电平跳转到逻辑低电平。
在第二锁存器电路24中，在T1时刻，类似于第一锁存器电路22，p沟道MOSFET 46b和n沟道MOSFET 48b均处于导通状态。因此，第二反相器电路8的输出信号S2被加到电路24的反相器电路50b上。因此，电路24输出的地址信号TRUE由逻辑高电平跳转到逻辑低电平。
随后，在T1’时刻，数据锁存信号DTL由逻辑低电平跳转到逻辑高电平(即，反相数据锁存信号DTL’由逻辑高电平跳转到逻辑低电平)。于是，第一反相器电路6的p沟道MOSFET 40a和n沟道MOSFET42a均截止，电路6失效。类似地，第二反相器电路8的p沟道MOSFET40b和n沟道MOSFET 42b均截止，电路8也失效。在失效状态，类似于T0时刻的情况，由于相邻p沟道MOSFET 41a和41b的栅极间及相邻的n沟道MOSFET 42a和42b栅极间存在的寄生电容，具有相反逻辑电平的输出信号S1和S2在第一和第二反相器电路6和8的输出端6b和8b处分别被引入。
在均衡电路16中，在T1’时刻，p沟道MOSFET 34和n沟道MOSFET 36均导通，第一反相器电路6的输出端6b被与第二反相器电路8的输出端8b通过均衡电路16而连接。这类似于在T0时刻的情况。相应地，第一反相器电路6和第二反相器电路8的输出信号S1和S2被电路16进行均衡处理。结果，输出信号S1由逻辑高电平跳转到逻辑中间电平，同时，输出信号S2由逻辑低电平跳转到逻辑中间电平。
在第一锁存器电路22中，在T1’时刻，p沟道MOSFET 46a和n沟道MOSFET 48a均处于截止状态。因此，第一反相器电路6的输出信号S1不被加到第一锁存器电路22的反相器电路50a上。同样，由于定时反相器电路52a在T1’时刻有效，则反相器电路50a和定时反相器电路52a形成一个正反馈回路。结果，就在T1’时刻前的反相地址信号BAR的逻辑电平在T1’时刻保持不变。这意谓着反相地址信号BAR保持在逻辑低电平直至时序T2。
在第二锁存器电路24中，在T1’时刻，类似于第一锁存器电路22，p沟道MOSFET 46b和n沟道MOSFET 48b均处于截止状态。因此，第二反相器电路8的输出信号S2不被加到第二锁存器电路24的反相器电路50b上。同样，由于定时反相器电路52b在T1’时刻有效，则反相器电路50b和定时反相器电路52b形成一个正反馈回路。结果，就在T1’时刻前的地址信号TRUE的逻辑电平在T1’时刻保持不变。这意谓着地址信号TRUE保持在逻辑高电平直至时序T2。
除了地址信号ADIN、数据锁存信号DTL、反相数据锁存信号DTL，、第一和第二反相器电路6和8的输出信号S1和S2、地址信号TRUE和反相地址信号BAR处于相反的逻辑电平这一点之外，在时序T2和T3时的工作过程与时序T1到T2时的相似。因此，为简单起见，略去对其操作过程的解释。
如上所述，凭借根据图3的第一实施例中的地址缓冲器电路，第一和第二反相器电路6和8的输出信号S1和S2均根据地址信号ADIN的逻辑电平变化而由逻辑中间电平跳转到逻辑高电平或逻辑低电平。换句话说，如图4所示，输出信号S1和S2的电压变化V1和V2在幅值上被减弱。相应地，与现有技术的地址缓冲器电路102相比，通过第一反相器电路6的MOSFET 40a、41a、42a和43a和第二反相器电路8的MOSFET 40b、41b、42b和43b的电流均被减小。结果，如图4所示，电源和地电流的变化都被减小。因此，如图4中的标注R1和R2所示，抑制了电源电压Vcc和地电位的波动。
由于根据第一实施例的地址缓冲电路2实际上对应于地址位数而包括大量的如图3所示的同样结构，电路2中包括大量具有与第一和第二反相器电路6和8相同结构的其它反相器电路(未示出)。近年来，在半导体存储器件中的地址位数巨大，因此，电路2中的反相器电路也同样巨大，且其中所有反相器电路几乎与地址信号ADIN的逻辑状态变化同时地操作。凭借电路2，电源电压Vcc和地电位的波动被抑制。因此，用于地址缓冲器电路2的通常使用电源线和地线的其它电路中的不稳定操作或误操作可被有效制止。
而且，为产生具有处于逻辑高和低电平之间的逻辑中间电平，地址缓冲器电路2中使用这样的事实，即具有彼此不同逻辑电平的信号是由第一和第二反相器电路6和8输入或输出的。因此，不必为此提供任何额外的供电电路。这意谓着电路结构并不复杂。
进一步，第一和第二反相器电路6和8在导通状态的输出信号S1和S2由第一和第二锁存器电路22和24保持不变。因此，具有逻辑中间电平的不想要的信号不可能被当作地址信号TRUE或反相地址信号BAR而从缓冲器电路2中输出。(测试结果)
图5显示了在图1中所示的根据现有技术的地址缓冲器电路102和根据图3所示的本发明第一实施例的电源电压、地电位、电流和地电流的波动测量结果。测量是发明者为证实本发明的优点而实施的。在图5中，发明电路2的结果用实线表示，现有技术电路102的结果用虚线表示。
从图5可见，地址缓冲器电路2的电源电压、地电位、电流和地电流等的波动在地址信号ADIN的逻辑状态发生变化的T1和T2时刻均比现有技术的地址缓冲器电路102中的那些要小。
以下的表1和表2显示出电源电压、地电位、电流和地电流等的峰值。表1和表2中的参考字母a到h和A到H均代表图5中所示的点或峰值。
表1
现有技术 第一实施例 优点
A：电源电流的波动（mA） 3．13 A：电源电流的波动（mA） 2．28 减小27．2%
b：电源电压的波动（V） -0．34 B：电源电压的波动（V） -0．23 减小32．4%
c：地电流的波动（mA） -3．2 C：地电流的波动（mA） -2．32 减小27．5%
d：地电位的波动（V） 0．33 D：地电位的波动（V） 0．24 减小27．3%
表2
现有技术 第一实施例 优点
e：电源电流的波动（mA） 3．04 E：电源电流的波动（mA） 1．98 减小34．9%
f：电源电压的波动（V） -0．34 F：电源电压的波动（V） -0．20 减小41．2%
g：地电流的波动（mA） -3．04 G：地电流的波动（mA） -2．01 减小33．9%
h：地电位的波动（V） 0．32 H：地电位的波动（V） 0．21 减小34．4%
从表1和表2可见，根据第一实施例的地址缓冲器电路的电源电压、地电位、电源电流和地电流等的波动较现有技术的地址缓冲器电路中的那些减小了超过27％。尤其地，当地址信号ADIN从逻辑高电平跳转到逻辑低电平时，抑制波动的效果相当显著，此时，波动最多减小了约41％。第二实施例
图6显示了根据本发明的第二实施例的地址缓冲器电路2A，它由输入部分4、第一反相器电路6、第二反相器电路8、第三反相器电路10、第四反相器电路12、第一锁存器电路22、第二锁存器电路24和第三锁存器电路60组成。除第五反相器电路14被省略、增加第三锁存器电路60和反相器电路61、时钟信号CLK而不是数据锁存信号DTL被用作控制信号外，地址缓冲器电路2A的结构与第一实施例的电路相同。
在地址缓冲器电路2A中，输入级4、第一、第二、第三和第四反相器电路6、8、10和12及第一和第二锁存器电路22和24均与图3中根据第一实施例的电路2中的具有相同的结构和操作过程。因此，为简单起见，将图3中的符号使用于图6中的相同元素和／或电路处，而省略对这些电路的解释。
如图6所示，根据本发明第二实施例的地址缓冲器2A，其第四反相器电路12的输出端一般通过第三锁存器电路60与第二和第三反相器电路8和10的输入端8a和10a相连。
第三锁存器电路60由两个p沟道MOSFET 91和93、两个n沟道MOSFET 92和94和三个反相器电路81、82和83构成。
p沟道MOSFET 91的源极连接到n沟道MOSFET 92的漏极，构成电路60的输入端60a。MOSFET 91的漏极和MOSFET 92的源极共连到反相器电路81的输入端。MOSFET 93的源极与MOSFET 94的漏极共连到MOSFET 91和MOSFET 92的漏极和源极耦连端。耦连的MOSFET 93和MOSFET 94的漏极和源极又耦连到反相器电路82的输出端。MOSFET 92和93的栅极连接在一起，并被共同提供时钟信号CLK，以便控制半导体存储器件。信号CLK由地址缓冲器电路2A的外部所发送。MOSFET 91和94的栅极共连，一同被提供反相时钟信号CLK’。信号CLK’由位于电路2A外部的反相器电路61产生和发送。
反相器电路81的输出端一般与反相器电路82和83的输入端相连接。反相器电路83的输出端形成第三锁存器电路60的输出端60b，输出端60b通常与第二和第三反相器电路8和10的输入端8a和10a相连接。
第三锁存器电路60在输入端60a接收第四反相器电路12的输出信号。然后，电路60将与电路12输出信号相反的逻辑电平信号进行锁存，以便与时钟信号CLK和反相时钟信号CLK’同步。接着，电路60对第二和第三反相器电路8和10提供一与锁存信号相反逻辑电平的信号(即具有与电路12的输出信号相同逻辑电平的信号)。
当时钟信号CLK处于逻辑低电平(即反相时钟信号CLK’处于逻辑高电平)时，MOSFET 91和MOSFET 92截止，停止向反相器电路81提供第四反相器电路12的输出信号。此时，MOSFET 93和MOSFET94导通，于是，反相器电路81和82形成一正反馈回路。因此，就在时钟信号CLK跳转到逻辑低电平时(即就在反相时钟信号CLK’跳转到逻辑高电平时)，具有与电路12的输出信号相反逻辑电平的信号被锁存在第三锁存器电路60中。该锁存信号随后通过反相器电路83被提供给第二和第三反相器电路8和10。
另一方面，当时钟信号CLK处于逻辑高电平(即反相时钟信号CLK’处于逻辑低电平)时，MOSFET 91和MOSFET 92导通，并向反相器电路81提供第四反相器电路12的输出信号。此时，MOSFET 93和MOSFET 94截止，于是，反相器电路81和82不形成正反馈回路。因此，电路12的输出信号通过反相器电路81和83被提供给第二和第三反相器电路8和10。
时钟信号CLK被用作第一反相器电路6的p沟道MOSFET 40a、第二反相器电路8的p沟道MOSFET 40b、第一锁存器电路22的n沟道MOSFET 48a和第二锁存器电路24的n沟道MOSFET 48b等的控制信号。反相时钟信号CLK’被用作第一反相器电路6的n沟道MOSFET 43a、第二反相器电路8的n沟道MOSFET 43b、第一锁存器电路22的p沟道MOSFET 46a和第二锁存器电路24的n沟道MOSFET 46b等的控制信号。
以下，参照图7，对根据图6的第二实施例的地址缓冲器电路2A的工作过程予以说明。
如图7所示，提供给地址缓冲器电路2A的地址信号ADIN在T11时刻由逻辑低电平跳转到逻辑高电平，然后，在T11’时刻由逻辑高电平返回到逻辑低电平。
另一方面，时钟信号CLK在T11时刻由逻辑低电平跳转到逻辑高电平，然后，在T11’时刻由逻辑高电平返回到逻辑低电平。进一步，时钟信号CLK在T12时刻由逻辑低电平返回到逻辑高电平，然后，在T12’时刻由逻辑高电平返回到逻辑低电平。
反相时钟信号CLK’在T11时刻由逻辑高电平跳转到逻辑低电平，然后，在T11’时刻由逻辑低电平返回到逻辑高电平。进一步，信号CLK’在T12时刻由逻辑高电平返回到逻辑低电平，然后，在T12’时刻由逻辑低电平返回到逻辑高电平。
T11’和T11时刻之间的区间及T12’和T12时刻之间的区间是“地址建立区间”。T11’和T12时刻之间的区间及T12’和T13时刻之间的区间是“正常访问区间”。
如果地址信号ADIN在T11时刻是由逻辑高电平跳转到逻辑低电平，则输入级4的输出信号是由逻辑高电平跳转到逻辑低电平，同时，第四反相器电路12的输出信号由逻辑低电平返回到逻辑高电平。
在T11时刻，在第三锁存器电路60中，由时钟信号CLK和反相时钟信号CLK’所控制，p沟道MOSFET 91和n沟道MOSFET 92导通，而p沟道MOSFET 93和n沟道MOSFET 94截止。因此，第四反相器电路12的输出信号通过反相器电路81和83而输出给电路60的输出端60b。相应地，第三锁存器电路60的输出信号由逻辑低电平跳转到逻辑高电平。由于第三锁存器电路60的输出信号的跳转，第三反相器电路10的输出信号由逻辑高电平跳转到逻辑低电平。
在T11时刻，在第一反相器电路6中，由信号CLK和CLK’控制p沟道MOSFET 40a和n沟道MOSFET 43a截止，导致第一反相器电路6失效。类似地，在T11刻，在第二反相器电路8中，由信号CLK和CLK’控制p沟道MOSFET 40b和n沟道MOSFET 43b截止，导致第二反相器电路8失效。在此失效状态，由于相邻p沟道MOSFET 41a和41b栅极间及相邻的n沟道MOSFET 42a和42b栅极间存在的寄生电容，具有不同逻辑电平的不想要的信号在第一和第二反相器电路6和8的输出端6b和8b处分别被引入。
在T11时刻，在均衡电路16中，p沟道MOSFET 34和n沟道MOSFET 36导通，因此将在第一反相器电路6的输出端6b和第二反相器电路8的输出端8b相连接。其结果是，在T11时刻，第一和第二反相器电路6和8的不想要的信号通过均衡电路16被均衡，导致输出信号S1和S2处于逻辑高电平和低电平之间的中间逻辑电平状态。
在时序T11’时，若时钟信号CLK由逻辑高电平跳转到逻辑低电平(即反相时钟信号CLK’由逻辑低电平跳转到逻辑高电平)，则在第三锁存器电路60中，p沟道MOSFET 91和n沟道MOSFET 92截止，而p沟道MOSFET 93和n沟道MOSFET 94导通。结果，第四反相器电路12的输出信号停止向反相器电路81输入，同时，反相器电路81和82形成正反馈回路。相应地，即使在T11’时刻之后，第三锁存器电路60的输出信号也被保持在逻辑高电平。
在T11’时刻，第三反相器电路10的输出信号被保持在逻辑低电平。
在T11’的时刻，在第一反相器电路6中，由信号CLK和CLK’控制p沟道MOSFET 40a和n沟道MOSFET 43a导通，于是第一反相器电路6工作。此工作的第一反相器电路6被加载以具有逻辑低电平的第三反相器电路10的输出信号。类似地，在T11’的时刻，在第二反相器电路8中，由信号CLK和CLK’控制p沟道MOSFET 40b和n沟道MOSFET 43b导通，于是第二反相器电路8工作。此工作的第二反相器电路8被加载以具有逻辑高电平的第三锁存器电路60的输出信号。
在T11’时刻，在均衡电路16中，p沟道MOSFET 34和n沟道MOSFET 36截止，因此将在第一反相器电路6的输出端6b和第二反相器电路8的输出端8b隔离或断开。结果，第一反相器电路6的输出信号S1由逻辑中间电平跳转到逻辑高电平，同时，第二反相器电路8的输出信号由逻辑中间电平跳转到逻辑低电平。
在T12的时刻，若时钟信号CLK由逻辑低电平跳转到逻辑高电平(即反相时钟信号CLK’由逻辑高电平跳转到逻辑低电平)，则在第三锁存器电路60中，p沟道MOSFET 91和n沟道MOSFET 92导通，而p沟道MOSFET 93和n沟道MOSFET 94则截止。结果，第四反相器电路12的输出信号通过反相器电路81和83向电路60的输出端60b输出。相应地，电路60的输出信号由逻辑高电平跳转到逻辑低电平。
根据第三锁存器电路60的输出信号跳转情况，第三反相器电路10的输出信号由逻辑低电平跳转到逻辑高电平。
在T12时刻，在第一反相器电路6中，由信号CLK和CLK’控制p沟道MOSFET 40a和n沟道MOSFET 43a截止，导致电路6失效。类似地，在T12时刻，在第二反相器电路8中，由信号CLK和CLK’控制p沟道MOSFET 40b和n沟道MOSFET 43b截止，导致第二反相器电路8失效。
在T12时刻，在均衡电路16中，由信号CLK和CLK’控制p沟道MOSFET 34和n沟道MOSFET 36导通，因此将在第一反相器电路6的输出端6b和第二反相器电路8的输出端8b相连。结果，类似于在T11时刻的情形，第一和第二反相器电路6和8的输出信号S1和S2被均衡，而使其处于逻辑高电平和低电平之间的中间逻辑电平状态。
在时序T12’时，若时钟信号CLK由逻辑高电平跳转到逻辑低电平(即反相时钟信号CLK’由逻辑低电平跳转到逻辑高电平)，则在第三锁存器电路60中，p沟道MOSFET 91和n沟道MOSFET 92截止，而p沟道MOSFET 93和n沟道MOSFET 94导通。结果，第四反相器电路12的输出信号停止向反相器电路81输入，同时，反相器电路81和82形成正反馈回路。相应地，即使在T12’时刻之后，第三锁存器电路60的输出信号也被保持在逻辑低电平。
在T12’时刻，第三反相器电路10的输出信号被保持在逻辑高电平。
在T12’的时刻，在第一反相器电路6中，由信号CLK和CLK’控制p沟道MOSFET 40a和n沟道MOSFET 43a导通，于是第一反相器电路6工作。此工作的第一反相器电路6被加载以具有逻辑低电平的第三反相器电路10的输出信号。类似地，在T12’的时刻，在第二反相器电路8中，由信号CLK和CLK’控制p沟道MOSFET 40b和n沟道MOSFET 43b导通，于是第二反相器电路8工作。此工作的第二反相器电路8被加载以具有逻辑高电平的第三锁存器电路60的输出信号。
在T12’时刻，在均衡电路16中，p沟道MOSFET 34和n沟道MOSFET 36截止，因此将在第一反相器电路6的输出端6b和第二反相器电路8的输出端8b隔离或断开。结果，第一反相器电路6的输出信号S1由逻辑中间电平跳转到逻辑低电平，同时，第二反相器电路8的输出信号由逻辑中间电平跳转到逻辑高电平。
第一和第二锁存器电路22和24的工作方式几乎与根据图3的第一实施例中的地址缓冲器电路2的完全一样。因此，在此不对电路22和24作详细描述。
如上所述，凭借根据图6的第二实施例中的地址缓冲器电路2A，类似于根据图3的第二实施例中的地址缓冲器电路2，第一和第二反相器电路6和8的输出信号S1和S2分别由逻辑中间电平跳转到逻辑高电平或逻辑低电平。从而，电源电流和地电流的波动被减小，于时抑制了电源电压Vcc和地电位的波动。相应地，用于第一和第二反相器电路6和8的通常使用电源线和地线的其它电路中的不稳定操作或误操作可被制止。
进一步，由于使用了地址缓冲器电路2A外部提供的时钟信号CLK和反相时钟信号CLK’，于是，与根据第一实施例的地址缓冲器电路2不同，用于从数据锁存信号DTL生成反相数据锁存信号DTL’的第五反相器电路14不再需要。相应地，就有了一个额外的优点，即要增加的附加电路的电路规模较第一实施例的电路2要小。
在上述的第一和第二实施例中，本发明被应用于半导体存储器件的地址缓冲器电路。然而，无需赘言，本发明对任何其它类型的缓冲器电路也可同样应用。
在本发明的优选实施例已被描述后，应当理解其包括不脱离本发明精神的对本发明技术的变更。因此，本发明的范围由以下权利要求所决定。

Claims (7)

1．一种缓冲器电路，包括：
(a)第一反相器电路，其包括具有第一导通类型沟道的第一MOSFET和具有第二导通类型沟道的第二MOSFET，第二导通类型与第一导通类型相反；
所述第一MOSFET的栅极和所述第二MOSFET的栅极连在一起，形成所述第一反相器电路的输入端；
第一逻辑状态的第一输入信号加到所述第一反相器电路的输入端；
所述第一MOSFET沟道的一端和所述第二MOSFET沟道的一端连在一起，形成所述第一反相器电路的输出端；
(b)第二反相器电路，其包括具有第一导通类型沟道的第三MOSFET和具有第二导通类型沟道的第四MOSFET；
所述第三MOSFET的栅极和所述第四MOSFET的栅极连在一起，形成所述第二反相器电路的输入端；
将与第一逻辑状态相反的第二逻辑状态的所述第二输入信号加到所述第二反相器电路的输入端；
所述第三MOSFET的沟道的一端和所述第四MOSFET的沟道的一端连在一起，形成所述第二反相器电路的输出端；
(c)均衡电路，用于对所述第一反相器电路的第一输出信号和所述第二反相器电路的第二输出信号相互均衡，
该均衡电路包括：具有第一导通类型沟道的第五MOSFET和具有第二导通类型沟道的第六MOSFET；
所述第五MOSFET的沟道的一端和所述第六MOSFET的沟道的一端连在一起，连接到所述第一反相器电路的输出端；
所述第五MOSFET的沟道的另一端和所述第六MOSFET的沟道的另一端连在一起，连接到所述第二反相器电路的输出端；
所述第五MOSFET的栅极和所述第六MOSFET的栅极分别施加有相反逻辑电平的控制信号，从而将所述均衡电路设置为高阻抗状态或低阻抗状态；
(d)第一开关电路，用于将所述第一MOSFET的沟道的另一端与第一电源线连接，或将其与第一电源线断开；
所述第一开关电路包括具有第一导通类型沟道的第七MOSFET；
所述第七MOSFET沟道的一端与所述第一MOSFET的沟道另一端连在一起；
所述第一开关电路由施加到所述第七MOSFET栅极上的控制信号切换；
(e)第二开关电路，用于将所述第二MOSFET沟道的另一端与第二电源线连接，或将其与第二电源线断开；
所述第二开关电路包括具有第二导通类型沟道的第八MOSFET；
所述第八MOSFET沟道的一端与所述第二MOSFET的沟道另一端连在一起；
所述第二开关电路由施加到所述第八MOSFET栅极上的控制信号切换；
(f)第三开关电路，用于将所述第三MOSFET沟道的另一端与所述第一电源线连接，或将其与所述第一电源线断开；
所述第三开关电路包括具有第一导通类型沟道的第九MOSFET；
所述第九MOSFET沟道的一端与所述第三MOSFET的沟道另一端连在一起；
所述第三开关电路由施加到所述第九MOSFET栅极上的控制信号切换；
(g)第四开关电路，用于将所述第四MOSFET沟道的另一端与所述第二电源线连接，或将其与所述第二电源线断开；
所述第四开关电路包括具有第二导通类型沟道的第十MOSFET；
所述第十MOSFET沟道的一端与所述第四MOSFET的沟道另一端连在一起；
所述第四开关电路由施加到所述第十MOSFET栅极上的控制信号切换；
(h)当所述第一开关电路将所述第一MOSFET沟道的另一端与所述第一电源线连接、所述第二开关电路将所述第二MOSFET沟道的另一端与所述第二电源线连接、所述第三开关电路将所述第三MOSFET沟道的另一端与所述第一电源线连接、并且所述第四开关电路将所述第四MOSFET沟道的另一端与第二电源线连接时，所述均衡电路被设为高阻抗状态；
所述第一反相器电路在其输出端产生第二逻辑状态的所述第一输出信号，所述第二反相器电路在其输出端产生第一逻辑状态的所述第二输出信号；以及
(i)当所述第一开关电路将所述第一MOSFET沟道的另一端与所述第一电源线断开、所述第二开关电路将所述第二MOSFET沟道的另一端与所述第二电源线断开、所述第三开关电路将所述第三MOSFET沟道的另一端与所述第一电源线断开、并且所述第四开关电路将所述第四MOSFET沟道的另一端与所述第二电源线断开时，所述均衡电路被设为低阻抗状态；
所述第一和第二反相器电路通过所述均衡电路互相连接，从而使所述第一和第二反相器电路的第一和第二输出信号基本上处于第一和第二逻辑状态中间的状态。
2．根据权利要求1所述的电路，还包括：
第一锁存器电路，用于在所述均衡电路处于低阻抗状态时，锁存所述第一反相器电路在输出端产生的输出信号；以及
第二锁存器电路，用于在所述均衡电路处于低阻抗状态时，锁存所述第二反相器电路在输出端产生的输出信号。
3．根据权利要求1所述的电路，其中加到所述第一反相器电路的输入端的第一输入信号是加到半导体存储器件的存储部分上的地址信号；
并且其中加到所述第二反相器电路的输入端的第二输入信号是该地址信号的反相信号。
4．根据权利要求3所述的电路，其中，加到所述均衡电路的所述第五和第六MOSFET上的相反逻辑电平的控制信号是与地址信号的转变同步的脉冲信号；
并且其中加到所述第一至第四开关电路的每一个上的控制信号是与地址信号的转变同步的脉冲信号。
5．根据权利要求4所述的电路，其中用于所述均衡电路的脉冲信号和用于所述第一至第四开关电路的每一个的所述脉冲信号由数据锁存信号产生；
数据锁存信号由地址转变检测电路的输出信号产生。
6．根据权利要求4所述的电路，还包括：
锁存器电路，用于在将第一输入信号加到所述第一反相器电路上之前，锁存该第一输入信号。
7．根据权利要求4所述的电路，其中用于所述均衡电路的脉冲信号和用于所述第一至第四开关电路的每一个的所述脉冲信号由提供给所述半导体存储器件的时钟信号产生。
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