CN1158028A - 输出电路 - Google Patents

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Abstract

本发明是作一个LSI与外部LSI的接口的输出电路，可以输出以上述外部LSI的电源电压为振幅的信号。通过将以上拉控制信号为栅极输入的第1PMOS和以指定电位为栅极电位的第2PMOS串联连接在外部LSI的电源电位与输出部之间构成提升输出部的电位的上拉电路。另外，通过将以下拉控制信号Sd为栅极输入的第1NMOS和以指定电位为栅极电位的第2NMOS串联连接在输出部与接地电位之间构成将输出部的电位下的下拉电路。

Description

输出电路
本发明涉及用MOS晶体管构成的半导体集成电路(LSI)，特别是涉及作为用于与将MOS晶体管的栅极氧化膜耐压以上的电压作为电源电压的其他LSI连接的接口的输出电路。
近年来，随着半导体集成电路的微细化，半导体器件的耐压特别是MOS晶体管的栅极氧化膜的耐压降低了，与此同时，将3V及小于3V的低电压作为电源电压的LSI增加了。然而，即使LSI的电源电压是3V，当与该LSI连接的外部的LSI的电源电压例如为5V时，也需要将3V的电源电压变换为5V后输出的输出电路。
下面，参照附图说明现有的输出电路。该输出电路是将输出端部的电位状态设定为外部LSI的电源电位、接地电位和高阻抗中的某一种的电路。
图13是表示先有的输出电路的结构的电路图。在图13中，OUT是连接外部LSI的信号线的输出端部，IN和EN是控制输出端部OUT的电位状态的输出控制端子，IN是输入单片电路的信号的输入端子，EN是输入启动信号的启动端子。另外，VDD1是第1电位，该值小于构成LSI的MOS晶体管的栅极氧化膜耐压，例如为3V，而VDD2是外部LSI的电源电位即第2电位，该值例如为5V。
110是根据输出控制端子IN、EN的电位生成上拉控制信号和下拉控制信号的信号生成电路，由NAND门11和NOR门12构成。作为电源电位，第1电位VDD1供给NAND门11和NOR门12，在小于MOS晶体管的栅极氧化膜耐压的电压下动作。
120是将从信号生成电路110输入的上拉控制信号升压后输出的电压变换电路，由P型MOS晶体管21，22、N型MOS晶体管23，24和进行信号的逻辑反转的反相电路29构成。第2电位2供给P型MOS晶体管21，22的源极，P型MOS晶体管21和N型MOS晶体管23的漏极之间连接，P型MOS晶体管22和N型MOS晶体管24的漏极之间连接，N型MOS晶体管23，24的源极接地。
从信号生成电路110输入的上拉控制信号输入N型MOS晶体管23的栅极，上述上拉控制信号由反相电路29反相后输入N型MOS晶体管24。P型MOS晶体管21的栅极与P型MOS晶体管22的漏极(N型MOS晶体管24的漏极)连接(节点B)，P型MOS晶体管22的栅极与P型MOS晶体管21的漏极(N型MOS晶体管23的漏极)连接(节点A)。从节点B输出升压后的上拉控制信号。另外，作为电源电位，第1电位VDD1供给反相电路29。
130是上拉电路，由P型MOS晶体管31构成。P型MOS晶体管31的栅极与电压变换电路120的节点B连接，第2电位VDD2供给源极和基极漏极与输出端部OUT连接，在导通状态时，将输出端部OUT的电位上拉到第2电位VDD2。
140是下拉电路，由N型MOS晶体管41构成。信号生成电路110的NOR门12的输出信号加到N型MOS晶体管41的栅极上，源极和基极接地，漏极与输出端部OUT连接，在导通状态时，将输出端部OUT的电位下拉到接地电位。
下面，参照图14和图15说明上述结构的图13所示的先有的输出电路的动作。在下面的说明中，用“H”表示数字信号的高电平(高电位)，用“L”表示低电平(低电位)，特别有必要时，也附加上电位的值，如“H”(3V)。另外，这里，将第1电位VDD1取为3V，将第2电位VDD2取为5V。
首先，使用图14说明从输出端部OUT输出“H”(5V)时的动作。这时，将“H”(3V)的启动信号输入启动端子EN，同时，将“H”(3V)的输入信号输入输入端子IN。
于是，NAND门11的输出信号便成为“L”(0V)，NOR门12的输出信号也成为“L”(0V)。当NAND门11的输出信号成为0V时，N型MOS晶体管23的栅极电位成为0V，另一方面，由于N型MOS晶体管24的栅极通过反相电路29与NAND门11连接，所以，其电位成为3V。因此，N型MOS晶体管23截止，N型MOS晶体管24导通。当N型MOS晶体管24导通时，由于节点B的电位降低，所以，P型MOS晶体管21便由于栅极电位降低而导通。由于P型MOS晶体管21导通时N型MOS晶体管23截止，所以，节点A的电位成为5V。通过节点A的电位成为5V，P型MOS晶体管22便截止，而N型MOS晶体管24导通，所以，节点B的电位成为0V。
当节点B的电位成为0V时，P型MOS晶体管31便由于栅极电位成为0V而导通，另外，由于NOR门12的输出信号为0V，所以，N型MOS晶体管41栅极电位成为0V而导通。在P型MOS晶体管31导通的同时N型MOS晶体管41截止，另外，由于第2电位VDD2供给P型MOS晶体管31的源极，所以，输出端部OUT的电位成为“H”(5V)。这样，当将“H”(3V)的启动信号输入启动端子EN，同时将“H”(3V)的输入信号输入输入端子IN时，就从输出端部OUT输出“H”(5 V)。在图14中，用虚线的圆圈将从输出端部OUT输出“H”(5V)时成为导通的MOS晶体管圈起来。
其次，使用图15说明从输出端部OUT输出“L”(0V)时的动作。这时，将“H”(3V)的启动信号输入启动端子EN，同时将“L”(0V)的输入信号输入输入端子IN。
于是，NAND门11的输出信号成为“H”(3V)，NOR门12的输出信号也成为“H”(3V)。当NAND门11的输出信号成为3V时，N型MOS晶体管23的栅极电位成为3V，另一方面，由于N型MOS晶体管24的栅极通过反相电路29与NAND门11连接，所以，其电位成为0V。因此，N型MOS晶体管23导通，而N型MOS晶体管24截止。当N型MOS晶体管23导通时，节点A的电位降低，所以，P型MOS晶体管22便由于栅极电位降低而导通。由于P型MOS晶体管22导通时N型MOS晶体管24截止，所以，节点B的电位成为5V。通过节点B的电位成为5V，P型MOS晶体管21截止，而N型MOS晶体管23导通，所以，节点A的电位成为0V。
P型MOS晶体管31由于栅极电位即节点B的电位成为5V而截止，另外，由于NOR门12的输出信号为3V，所以，N型MOS晶体管41的栅极电位成为3V而导通。在P型MOS晶体管31截止的同时N型MOS晶体管41导通，此外，由于N型MOS晶体管41的源极接地，所以，输出端部OUT的电位成为“L”(0V)。这样，当将“H”(3V)的启动信号输入启动端子EN，同时将“L”(0V)的输入信号输入输入端子IN时，就从输出端部OUT输出“L”(0V)。在图15中，用虚线的圆圈将从输出端部OUT输出“L”(0V)时成为导通的MOS晶体管圈起来。
然后，说明使输出端部OUT成为高阻抗状态时的动作。这时，不论输入到输入端子IN上的信号的逻辑值如何，都使输入到启动端子EN上的启动信号成为“L”。
于是，NAND门11的输出信号成为“H”(3V)，NOR门12的输出信号成为“L”(0V)。由于NAND门11的输出信号为3V，根据和从输出端部OUT输出“L”时相同的动作，P型MOS晶体管31变为截止。另外，由于NOR门12的输出信号为0V，所以，根据和从输出端部OUT输出“H”时相同的动作，N型MOS晶体管41变为截止。因此，由于P型MOS晶体管31和N型MOS晶体管41都截止，所以，输出端部OUT成为高阻抗状态。
但是，现有的输出电路存在如下的问题。
在图13所示的先有的输出电路中，和第2电位VDD2与接地电位的电位差即外部LSI的电源电压相等的电压加在MOS晶体管的栅-漏极间或栅-源极间。在结构上，由于MOS晶体管的栅-漏极间电压或栅-源极间电压加在栅极氧化膜上，所以，当外部LSI的电源电压大于栅极氧化膜耐压时，就会发生栅极氧化膜击穿或恶化。
例如，从输出端部OUT输出“H”(5V)时，为了使构成下拉电路140的N型MOS晶体管41成为截止状态，就使其栅极电位成为0V，另外，为了使构成上拉电路130的P型MOS晶体管31成为导通状态，就使其栅极电位成为0V。这时，在N型MOS晶体管41的栅极电位成为0V的同时，由于与输出端部OUT连接的漏极的电位成为5V，所以，栅-漏极间电压成为5V。同样，P型MOS晶体管31的栅-漏极间电压也成为5V。因此，在N型MOS晶体管41和P型MOS晶体管31的栅极氧化膜上便加上大于耐压的电压(5V)。
另外，这时，在构成电压变换电路120的各MOS晶体管的栅极氧化膜上也加上大于耐压的电压。例如，在N型MOS晶体管23的栅极电位成为0V的同时，由于与节点A连接的漏极的电位成为5V，所以，栅-漏极间电压便成为5V。另外，在P型MOS晶体管22的与节点A连接的栅极的电位成为5V的同时，由于与节点B连接的漏极的电位成为0V，所以，栅-漏极间电压便成为5V。此外，在作为第2电位VDD2将5V供给P型MOS晶体管21的源极的同时，由于与节点B连接的栅极的电位成为0V，所以，栅-源极间电压成为5V。
另外，从输出端部OUT输出“L”时，在节点B的电位成为5V的同时，由于输出端部OUT的电位成为0V，所以，P型MOS晶体管31的栅-漏极间电压成为5V。另外，在电压变换电路120中，在N型MOS晶体管24的栅极电位成为0V的同时，由于与节点B连接的漏极的电位也成为5V，所以，栅-漏极间电压成为5V。另外，在P型MOS晶体管21的与节点B连接的栅极的电位成为5V的同时，由于与节点A连接的漏极的电位成为0V，所以，栅-漏极间电压成为5V。此外，在作为第2电位VDD2将5V供给P型MOS晶体管22的源极的同时，由于与节点A连接的栅极的电位成为0V，所以，栅-源极间电压成为5V。
另外，使输出端部OUT成为高阻抗状态时，由于P型MOS晶体管31的栅极电位成为5V，所以，当将0V加到输出端部OUT上时，P型MOS晶体管31的栅-漏极间电压也成为5V。另外，由于N型MOS晶体管41的栅极电位成为0V，所以，当将5V加到输出端部OUT上时，N型MOS晶体管41的栅-漏极间电压成为5V。
这样，在先有的输出电路中，当连接的外部LSI的电源电压大于构成该输出电路的MOS晶体管的栅极氧化膜耐压时，大于耐压的电压便加到各MOS晶体管的栅极氧化膜上，从而就会发生栅极氧化膜击穿或恶化。如果使用栅极氧化膜耐压大的MOS晶体管就可以避免这一问题，但是，增大MOS晶体管的栅极氧化膜耐压，就会影响半导体集成电路的微细化，是不理想的。
本发明的目的旨在在成为用于与外部LSI连接的接口的输出电路中，即使外部LSI的电源电压大于构成该输出电路的MOS晶体管的栅极氧化膜耐压，大于耐压的电压也不会加到各MOS晶体管的栅极氧化膜上，而且可以输出以上述外部LSI的电源电压为振幅的信号。
具体说来，就是本发明的作为输入以第1电位为电源电位的一个电路的输出信号，根据该电路的输出信号从输出部向以第2电位为电源电位的其他电路输出信号的输出电路，其特征在于：具有根据输入的上述一个电路的输出信号生成以上述第1电位与接地电位的电位差为振幅的第1和第2控制信号的信号生成电路、将由上述信号生成电路生成的第1控制信号作为输入，通过变换该第1控制信号的振幅，生成上拉控制信号并输出的电压变换电路、将从上述电压变换电路输出的上拉控制信号作为输入，根据该上拉控制信号的指示控制是否将上述输出部的电位上拉到上述第2电位的上拉电路和将由上述信号生成电路生成的第2控制信号作为下拉控制信号输入并根据该下拉控制信号的指示控制是否将上述输出部的电位下拉到接地电位的下拉电路。并且，上述上拉电路具有上述第2电位供给源极并且上述上拉控制信号输入栅极的第1P型MOS晶体管和源极与上述第1P型MOS晶体管的漏极连接同时漏极与上述输出部连接并且第3电位加到栅极上的第2P型MOS晶体管；上述下拉电路具有源极接地并且上述下拉控制信号输入栅极的第1N型MOS晶体管和源极与上述第1N型MOS晶体管的漏极连接同时漏极与上述输出部连接并且上述第1电位加到栅极上的第2N型MOS晶体管；上述电压变换电路向上述上拉电路指示以使上述输出部的电位上拉到上述第2电位时，就使上述上拉控制信号的电位小于从上述第2电位减去上述第1P型MOS晶体管的阈值电压后的电位，并且大于从上述第2电位减去与上述第1P型MOS晶体管的栅极氧化膜耐压相当的电压后的电位，另一方面，当未指示上述上拉电路将上述输出部的电位上拉到上述第2电位时，就将上述上拉控制信号的电位作为上述第2电位。
按照这样的输出电路，当从输出部输出“H”(第2电位)或“L”(接地电位)时或者使输出部成为高阻抗状态时，第2电位与接地电位的电位差就不会加到构成上拉电路和下拉电路的MOS晶体管的栅极氧化膜上，从而就不会发生栅极氧化膜击穿或恶化。
即，当从输出部输出第2电位时，构成上拉电路的第1P型MOS晶体管的栅极电位不是0V，而是大于从第2电位减去第1P型MOS晶体管的栅极氧化膜耐压后的电压，并且小于从第2电位减去第1P型MOS晶体管的阈值电压后的电位。因此，即使第2电位加到源极上，第1P型MOS晶体管的栅-源极间电压也小于栅极氧化膜耐压。另外，构成下拉电路的第1N型MOS晶体管由于第2N型MOS晶体管的存在，输出部的电位即第2电位不直接传递到第1N型MOS晶体管的漏极，而是电压略降低后进行传递。因此，第1N型MOS晶体管的栅-漏极间电压小于栅极氧化膜耐压。
另外，从输出部输出接地电位时，第1P型MOS晶体管由于第2P型MOS晶体管的存在，输出部的电位即接地电位不直接传递到第1P型MOS晶体管的漏极，而是电压略上升后进行传递。因此，第1P型MOS晶体管的栅-漏极间电压小于栅极氧化膜耐压。
此外，当使输出部成为高阻抗状态时，同样大于栅极氧化膜耐压的电压也不会加到第1P型MOS晶体管及第1N型MOS晶体管上。
另外，通过将第3电位设定为MOS晶体管的漏极电流大的电位，可以使输出电路更高速地动作。
另外，上述电压变换电路具有上述第2电位供给源极的第3和第4P型MOS晶体管、源极与上述第3P型MOS晶体管的漏极连接的第5P型MOS晶体管、源极与上述第4P型MOS晶体管的漏极连接的第6P型MOS晶体管、与上述第6P型MOS晶体管漏极间连接的第3N型MOS晶体管、漏极与上述第3N型MOS晶体管的源极连接并且源极接地的第4N型MOS晶体管、与上述第5P型MOS晶体管漏极间连接的第5N型MOS晶体管、漏极与上述第5N型MOS晶体管的源极连接并且源极接地的第6N型MOS晶体管。并且，理想的是上述第3P型MOS晶体管的栅极与上述第4P型MOS晶体管的漏极连接，同时上述第4P型MOS晶体管的栅极与上述第3P型MOS晶体管的漏极连接，上述第3电位加到上述第5和第6P型MOS晶体管的栅极上，同时上述第1电位加到上述第3和第5N型MOS晶体管的栅极上，由上述信号生成电路生成的第1控制信号输入上述第6N型MOS晶体管的栅极，同时，上述第1控制信号的反相信号输入上述第4N型MOS晶体管的栅极，从上述第4P型MOS晶体管的漏极与上述第6P型MOS晶体管的源极连接的节点输出上述上拉控制信号。
按照这样的输出电路，由信号生成电路生成的第1控制信号为“L”(0V)时，虽然第4P型MOS晶体管截止，第6P型MOS晶体管和第3及第4N型MOS晶体管导通，所以，上拉控制信号成为“L”，但是，由于第5P型MOS晶体管的存在，该电位便成为将考虑了基极偏压效应的P型MOS晶体管的阈值电压加到第3电位上的电位。因此，可以使构成上拉电路的第1P型MOS晶体管的栅-源极间电压小于栅极氧化膜耐压。另一方面，当由信号生成电路生成的第1控制信号为“H”时，第4和第6P型MOS晶体管及第3N型MOS晶体管导通，第4N型MOS晶体管截止，所以，上拉控制信号成为“H”即第2电位。在这些动作中，通过适当地设定第3电位，便可使大于耐压的电压加不到构成电压变换电路的各MOS晶体管的栅极氧化膜上。
另外，还具有检测上述第1电位与上述第2电位的电位差并输出表示上述第2电位是否大于上述第1电位的电位差检测信号的电位差检测电路和供给指定的电位及接地电位同时输入从上述电位差检测电路输出的电位差检测信号并且当该电位差检测信号表示上述第2电位大于上述第1电位时就选择输出上述指定的电位而当上述电位差检测信号表示上述第2电位小于上述第1电位时就选择输出接地电位的开关电路，也可以将上述开关电路的输出电位作为上述第3电位。
按照这样的输出电路，当第2电位大于第1电位时，就由电位差检测电路和开关电路将上述指定的电位选择为第3电位，当第2电位小于第1电位时，就选择接地电位作为第3电位。因此，即使第2电位发生变化，大于耐压的电压也不会加到MOS晶体管的栅极氧化膜上，并且总是可以将MOS晶体管的漏极电流大的最佳的电位选择为第3电位。
图1是表示本发明第1实施例的输出电路的结构的电路图。
图2是表示本发明第1实施例的输出电路的结构的电路图，是表示输出端部的输出电位为高电位时的动作的图。
图3是表示本发明第1实施例的输出电路的结构的电路图，是表示输出端部的输出电位为低电位时的动作的图。
图4是表示本发明第1实施例的输出电路的变形例的结构的电路图。
图5是表示本发明第2实施例的输出电路的结构的电路图。
图6是表示本发明第3实施例的输出电路的结构的电路图。
图7是表示本发明第3实施例的输出电路的电位差检测电路的详细结构的电路图。
图8是表示本发明第3实施例的输出电路的电位差检测电路的详细结构的电路图，是表示第2电位大于第1电位时的动作的图。
图9是表示本发明第3实施例的输出电路的电位差检测电路的详细结构的电路图，是表示第2电位小于第1电位时的动作的图。
图10是表示本发明第4实施例的输出电路的结构的电路图。
图11是表示本发明第4实施例的输出电路的变形例的结构的电路图。
图12是表示本发明第4实施例的输出电路的变形例的结构的电路图。
图13是表示先有的输出电路的结构的电路图。
图14是表示先有的输出电路的结构的电路图，是表示输出端部的输出电位为高电位时的动作的图。
图15是表示先有的输出电路的结构的电路图，是表示输出端部的输出电位为低电位时的动作的图。
下面，参照附图说明本发明的实施例。(第1实施例)
图1是表示本发明第4实施例的输出电路的结构的电路图。本发明的输出电路是作为与以大于构成LSI的MOS晶体管的栅极氧化膜耐压的电压为电源电压的外部LSI的接口使用的输出电路，根据LSI的内部电路的输出信号，将输出端部的电位状态设定为外部LSI的电源电位(高电平)、接地电位(低电平)和高阻抗中的某一种状态。
在图1中，OUT是作为与外部LSI的信号线连接的输出部的输出端部，IN和EN是控制输出端部OUT的电位状态的输出控制端子，IN是输入单片电路(LSI的内部电路)的信号的输入端子，EN是输入启动信号的启动端子，10是根据输出控制端子IN、EN的电位生成第1控制信号S1和第2控制信号S2的信号生成电路，20是将从信号生成电路10输入的第1控制信号S1升压后作为上拉控制信号Su输出的电压变换电路，30是根据从电压变换电路20输入的上拉控制信号Su提升输出端部OUT的电位的上拉电路，40是根据从信号生成电路10输入的第2控制信号S2(下拉控制信号Sd)下拉输出端部OUT的电位的下拉电路。另外，VDD1是第1电位，该值小于构成LSI的MOS晶体管的栅极氧化膜的耐压，例如为3V，VDD2是外部LSI的电源电位即第2电位，该值大于构成LSI的MOS晶体管的栅极氧化膜的耐压，例如为5V。
信号生成电路10由分别输入向输入端子IN输入的信号和向启动端子EN输入的启动信号的NAND门11和NOR门12构成，从NAND门11输出第1控制信号S1，从NOR门12输出第2控制信号S2。另外，第1电位VDD1作为电源电位供给NAND门11和NOR门12，在小于MOS晶体管的栅极氧化膜耐压的电压下动作。
电压变换电路20由P型MOS晶体管21，22，25，26、N型MOS晶体管23，24，27，28和进行信号的逻辑反转的反相电路29构成，与图13所示的先有的输出电路的电压变换电路120比较，变成了在P型MOS晶体管21，22与N型MOS晶体管23，24之间插入了P型MOS晶体管25，26和N型MOS晶体管27，28的形式。P型MOS晶体管21，22，25，26分别上面发明概述部分中所述的第3P型MOS晶体管、第4P型MOS晶体管、第5P型MOS晶体管、第6P型MOS晶体管相当，N型MOS晶体管23，24，27，28与上面发明概述部分中所述的第6N型MOS晶体管、第4N型MOS晶体管、第5N型MOS晶体管、第3N型MOS晶体管相当。
第2电位VDD2供给P型MOS晶体管21，22的源极，漏极分别与P型MOS晶体管25，26的源极连接。并且，P型MOS晶体管25，26的漏极分别与N型MOS晶体管27，28的漏极连接，N型MOS晶体管27，28的源极分别与N型MOS晶体管23，24的漏极连接，N型MOS晶体管23，24的源极接地。
P型MOS晶体管21的栅极与P型MOS晶体管22的漏极(P型MOS晶体管26的源极)连接(节点B)，P型MOS晶体管22的栅极与P型MOS晶体管21的漏极(P型MOS晶体管25的源极)连接(节点A)。从节点B输出上拉控制信号Su。第1电位VDD1加到P型MOS晶体管25，26和N型MOS晶体管27，28的栅极上。另外，由信号生成电路10生成的第1控制信号S1输入N型MOS晶体管23的栅极，第1控制信号S1由反相电路29反相后输入N型MOS晶体管24的栅极。
P型MOS晶体管21，22，25，26的基极电位是第2电位VDD2，N型MOS晶体管23，24，27，28的基极电位为接地电位。另外，第1电位VDD1作为电源电位供给反相电路29。
上拉电路30将从电压变换电路20输出的上拉控制信号Su作为输入，当从输出端部OUT输出“H”时，就将输出端部OUT的电位提升到第2电位VDD2，由P型MOS晶体管31，32构成。P型MOS晶体管31与上面发明概述部分中所述的第1P型MOS晶体管相当，P型MOS晶体管32与上面发明概述部分中所述的第2P型MOS晶体管相当。
上拉控制信号Su输入P型MOS晶体管31的栅极，第2电位VDD2供给源极，同时，P型MOS晶体管31的漏极与P型MOS晶体管32的源极连接。第1电位VDD1加到P型MOS晶体管32的栅极上，并且其源极与P型MOS晶体管31的漏极连接，同时，其漏极与输出端部OUT连接。另外，P型MOS晶体管31，32的基极电位都是第2电位VDD2。
下拉电路40将从信号生成电路10输出的下拉控制信号Sd(第2控制信号S2)作为输入，当从输出端部OUT输出“L”时，就将输出端部OUT的电位下拉到接地电位，由N型MOS晶体管41，42构成。N型MOS晶体管41与上面发明概述部分中所述的第1N型MOS晶体管相当，N型MOS晶体管42与上面发明概述部分中所述的第2N型MOS晶体管相当。
下拉控制信号Sd输入N型MOS晶体管41的栅极，其源极接地，同时，其漏极与N型MOS晶体管42的源极连接。另外，第1电位VDD1加到N型MOS晶体管42的栅极上，此外，其源极与N型MOS晶体管41的漏极连接，同时，前漏极与输出端部OUT连接。
下面，说明图1所示的本实施例的输出电路的动作。在下面的说明中，将第1电位VDD1取为3V，将第2电位VDD2取为5V。
首先，使用图2说明从输出端部OUT输出“H”(5V)时的动作。这时，将“H”(3V)的启动信号输入启动端子EN，同时，将“H”(3V)的输入信号输入输入端子IN。
于是，NAND门11的输出信号即第1控制信号S1成为“L”(0V)，NOR门12的输出信号即第2控制信号S2也成为“L”(0V)。由于第1控制信号S1为0V，所以，N型MOS晶体管23的栅极电位成为0V，另外，由于N型MOS晶体管24的栅极电位是第1控制信号S1通过反相电路29而输入的，所以成为3V。
因此，N型MOS晶体管23截止，而N型MOS晶体管24导通。由于N型MOS晶体管28的栅极电位是第1电位VDD1即3V，所以导通，另外，由于P型MOS晶体管2 6的基极电位为第2电位VDD2即5V，并且栅极电位是第1电位VDD1即3V，所以导通。因此，N型MOS晶体管24，28和P型MOS晶体管26全部导通，所以，节点B的电位降低，这样，P型MOS晶体管21便导通。
由于P型MOS晶体管21导通，N型MOS晶体管23截止，所以，节点A的电位成为5V。通过使节点A成为5V，P型MOS晶体管22截止，另一方面，由于N型MOS晶体管24，28和P型MOS晶体管26全部导通，所以，节点B的电位降低。然而，由于P型M0S晶体管26的存在，节点B的电位不会成为0V。设这时的节点B的电位为VB，考虑了基极偏压效应的P型MOS晶体管的阈值电压为VTP’，则
VB＝3+｜VTP’｜即，上拉控制信号Su的电位成为(3+｜VTP’｜)V。
通过使上拉控制信号Su的电位降低，上拉电路30的P型MOS晶体管31便导通。另外，由于P型MOS晶体管32的基极电位是第2电位VDD2即5V并且栅极电位为第1电位VDD1即3V，所以导通。此外，由于从信号生成电路10输出的下拉控制信号Sd(第2控制信号S2)是0V，所以，下拉电路40的N型MOS晶体管41的栅极电位成为0V而截止。由于P型MOS晶体管31导通，N型MOS晶体管41截止，并且第2电位VDD2即5V供给P型MOS晶体管31的源极，所以，输出端部OUT的电位成为“H”(5V)。
如上所述，当将“H”(3V)的启动信号输入启动端子EN，同时将“H”(3V)的输入信号输入输入端子IN时，就从输出端部OUT输出“H”(5V)。在图2中，用虚线将从输出端部OUT输出“H”时成为导通的MOS晶体管框起来。
另外，这时，5V的电压不加到构成输出电路的任何一个MOS晶体管的栅极氧化膜上，从而不会招致栅极氧化膜击穿及恶化。
即，从输出端部OUT输出“H”(5V)时，虽然N型MOS晶体管23的栅极电位成为0V，节点A的电位成为5V，但是，由于第1电位VDD1即3V加到骟极上的N型MOS晶体管27的存在，N型MOS晶体管23的漏极电位VD23不会成为5V，设考虑了基极偏压效应的N型MOS晶体管的阈值电压为VTN’，则
VD23＝3-VTN’因此，N型MOS晶体管23的栅-漏极间电压为(3-VTN’)，不会成为5V，而是小于3V。
另外，由于节点B的电位为5V，节点A的电位为(3+｜VTP’｜)V，所以，P型MOS晶体管22的栅-漏极间电压(VDG22)、P型MOS晶体管21的栅-源极间电压(VGS21)和P型MOS晶体管31的栅-源极间电压(VGS31)的绝对值为
｜VDG22｜＝｜VGS21｜
＝｜VGS31｜
＝｜(3+｜VTP’｜) -5｜
＝2-｜VTP’｜不会成为5V，小于3V。
此外，虽然N型MOS晶体管41的栅极成为0V，输出端部OUT成为5V，但是，由于第1电位VDD1即3V加到栅极上的N型MOS晶体管42的存在，加到N型MOS晶体管41的漏极上的电压(VD41)不会成为5V，而成为
VD41＝3-VTN’因此，在N型MOS晶体管41中，栅-漏极间电压也是(3-VTN’)，不会成为5V，而是小于3V。
其次，使用图3说明从输出端部OUT输出“L”(0V)时的动作。这时，将“H”(3V)的启动信号输入启动端子EN，同时将“L”(0V)的输入信号输入输入端子IN。
于是，NAND门11的输出信号即第1控制信号S1成为“H”(3V)，NOR门12的输出信号即第2控制信号S2也成为“H”(3V)。当第1控制信号S1成为3V时，N型MOS晶体管23的栅极电位成为3V，另外，N型MOS晶体管24的栅极电位由于是第1控制信号S1通过反相电路29输入的，所以成为0V。
因此，N型MOS晶体管23导通，N型MOS晶体管24截止。N型MOS晶体管27由于栅极电位为第1电位VDD1即3V，所以导通，另外，P型MOS晶体管25由于基极电位为第2电位VDD2即5V并且栅极电位为第1电位VDD1即3V，所以导通。因此，由于N型MOS晶体管23，27和P型MOS晶体管25全部导通，所以，节点A的电位降低，从而P型MOS晶体管22导通。由于P型MOS晶体管22导通，而N型MOS晶体管24截止，所以，节点B的电位成为5V。即，上拉控制信号Su的电位成为5V。
通过使节点B的电位成为5V，P型MOS晶体管21截止，而N型MOS晶体管23，27和P型MOS晶体管25全部导通，所以，节点A的电位降低，但是，由于P型MOS晶体管25的存在，不会成为0V。设这时的节点A的电位为VA，考虑了基极偏压效应的P型MOS晶体管的阈值电压为VTP’，则
VA＝3+｜VTP’｜
通过使上拉控制信号Su的电位成为5V，上拉电路30的P型MOS晶体管31便截止。另外，由于下拉控制信号Sd(第2控制信号S2)为3V，所以，下拉电路40的N型MOS晶体管41的栅极电位成为3V而导通。由于P型MOS晶体管31截止，同时N型MOS晶体管41导通，此外N型MOS晶体管41的源极接地，所以，输出端部OUT的电位成为“L”(0V)。
如上所述，当将“H”(3V)的启动信号输入启动端子EN，同时将“L”(0V)的输入信号输入输入端子IN时，就从输出端部OUT输出“L”(0V)。在图3中，用虚线将从输出端部OUT输出“L”时成为导通的MOS晶体管框起来。
另外，这时，5V的电压加不到构成输出电路的任何一个MOS晶体管的栅极氧化膜上，从而不会招致栅极氧化膜击穿及恶化。
即，从输出端部OUT输出“L”(OV)时，N型MOS晶体管24的栅极电位成为0V，节点B的电位成为5V，但是，由于第1电位VDD1即3V加到栅极上的N型MOS晶体管28的存在，加到N型MOS晶体管24的漏极上的电压(VD24)不会成为5V，设考虑了基极偏压效应的N型MOS晶体管的阈值电压为VTN’，则
VD24＝3-VTN’因此，N型MOS晶体管24的栅-漏极间电压为(3-VTN’)，不会成为5V，而是小于3V。
另外，由于节点A的电位成为5V，节点B的电位成为(3+｜VTP’｜)V，所以，P型MOS晶体管22的栅-漏极间电压(VDG22)和P型MOS晶体管21的栅-源极间电压(VGS21)的绝对值为
｜VDG22｜＝｜VGS21｜
＝｜(3+｜VTP’｜)5｜
＝2｜VTP’｜不会成为5V，而是小于3V。
虽然P型MOS晶体管31的栅极电位成为5V，输出端部OUT的电位成为0V，但是，由于第1电位VDD1加到栅极上的P型MOS晶体管32的存在，P型MOS晶体管31的漏极电位VD31成为
VD31＝3+｜VTP’｜，P型MOS晶体管31的栅-漏极间电压(VDG31)的绝对值为
｜VDG31｜＝｜(3+｜VTP’｜)-5｜
＝2-｜VTP’｜不会成为5V，而是小于3V。
下面，说明使输出端部OUT成为高阻抗状态时的动作。这时，将“L”(0V)的启动信号输入启动端子。
于是，NAND门11的输出信号即第1控制信号S1成为“H”(3V)，NOR门12的输出信号即第2控制信号S2成为“L”(0V)。这时，由于电压变换电路20和从输出端部OUT输出“H”时的动作一样，所以，节点A的电位成为(3+｜VTP’｜)，  节点B的电位即上拉控制信号Su成为5V。因此，上拉电路30的P型MOS晶体管31由于栅极电位成为5V而截止，另外，下拉电路40的N型MOS晶体管41也由于栅极电位成为0V而截止，从而输出端部OUT成为高阻抗状态。
在该状态下，即使从外部将5V或0V加到输出端部OUT上，和从输出端部OUT输出“H”或“L”时一样，5V的电压加不到任何一个MOS晶体管的栅极氧化膜上，从而招致栅极氧化膜击穿或恶化。
如上所述，按照本实施例的输出电路，不会将5V的电压加到所有的MOS晶体管的栅极氧化膜上，从而可以输出振幅为5V的信号。一般说来，按照本实施例的输出电路，即使外部LSI的电源电压大于构成输出电路的MOS晶体管的栅极氧化膜耐压，大于耐压的电压也不会加到各MOS晶体管的栅极氧化膜上，从而可以输出以上述外部LSI的电源电压为振幅的信号。
本实施例的输出电路也可以采用图4所示的结构。在图4中，电压变换电路20是从图1所示的输出电路中的电压变换电路20中去掉N型MOS晶体管23的结构，反相电路29的输出线直接与N型MOS晶体管27的源极连接。使用图4所示的输出电路，也可以获得和图1所示的输出电路相同的效果，而且还可以减少1个N型MOS晶体管。(第2实施例)
图5是表示本发明第2实施例的输出电路的结构的电路图。与图1所示的第1实施例的输出电路不同的地方是不将第1电位VDD1加到构成电压变换电路20的P型MOS晶体管25，26和构成上拉电路30的P型MOS晶体管32的栅极上而代之以加上第3电位VDD3。
在图5中，对于和图1所示的第1实施例的输出电路共同的结构要素标以和图1相同的符号，在本实施例中省略其详细的说明。
图5所示的输出电路进行和图1所示的第1实施例的输出电路相同的动作，从输出端部OUT输出“H”(5V)及“L”(0V)时和使输出端部OUT成为高阻抗状态时各MOS晶体管的导通/截止状态用相同。
但是，由于结构为将第3电位VDD3加到P型MOS晶体管25，26，32的栅极上，所以，可以自由地设定这些P型MOS晶体管的栅极电位。
这里，将第1电位VDD1取为3V，将第2电位VDD2取为5V。如图1所示的输出电路那样，当第1电位VDD1加到P型MOS晶体管25，26，32的栅极上时，P型MOS晶体管25，26，32的栅-源极间电压VGS就成为
VGS＝VDD1-VDD2
＝3-5＝-2
设晶体管的增益系数为βp、基极偏压为OV时的阈值电压为VTP，则P型MOS晶体管的饱和动作时的漏极电流Idsp为
Idsp＝(βp/2)×(VGS-VTP)2即，在LSI的处理上允许的范围内，栅-源极间电压VGS越大，就可以使P型MOS晶体管的漏极电流越大。
设LSI的处理上允许的栅-源极间电压的最大值例如为3.6V，在图5所示的输出电路中通过给出1.4V作为第3电位VDD3，则P型MOS晶体管25，26，32的栅-源极间电压VGS’便为
VGS’＝VIN-VDD2
＝1.4-5＝-3. 6成为LSI的处理上允许的范围内的最大值。设VTP为-0.6V，则与图1所示的输出电路的漏极电流之比为
(-3.6-(-0.6))2/(-2-(-0.6))2
＝9/1.96＝4.59可以使P型MOS晶体管的漏极电流成为图1所示的输出电路的4.59倍。从而可以获得漏极电流越大，输出电路的动作速度越快的效果。
此外，第3电位VDD3既可以从构成输出电路的LSI的外部供给，也可以在LSI的内部设置生成第3电位VDD3的电压生成电路。
另外，和第1实施例的图4所示的变形例一样，在电压变换电路20中，也可以采用去掉N型MOS晶体管23，将反相电路29的输出线与N型MOS晶体管27的源极连接的结构。(第3实施例)
图6是表示本发明第3实施例的输出电路的结构的电路图。和图5所示的第2实施例的输出电路不同的地方是采用根据从检测第1电位VDD1与第2电位VDD2的电位差的电位差检测电路50输出的电位差检测信号OUT1由开关电路58将加到电压变换电路20的P型MOS晶体管25，26和上拉电路30的P型MOS晶体管32的栅极上的第3电位VDD3设定为指定的电位VIN或接地电位的结构。
在图6中，对于和图5所示的第2实施例的输出电路共同的结构要素标以和图5相同的符号，在本实施例中省略其详细的说明。
图6所示的输出电路进行和图1所示的第1实施例的输出电路及图5所示的第2实施例的输出电路相同的动作，从输出端部OUT输出“H”(5V)及“L”(0V)时和使输出端部OUT成为高阻抗状态时各MOS晶体管的导通/截止状态用相同。
开关电路58根据从电位差检测电路50输出的电位差检测信号OUT1当第2电位VDD2大于第1电位VDD1上就将指定的电位VIN作为第3所谓VDD3加到P型MOS晶体管25，26，32的栅极上，当第2电位VDD2小于第1电位VDD1时就将P型MOS晶体管25，26，32的栅极接地。
下面，说明采用图6所示的结构的目的。
设第1电位VDD1为3V，当将本发明的输出电路总是与在5V电源下动作的其他LSI连接(即，第2电位VDD2总是5V)时，在图1或图5所示的结构中也没有特别的问题，但是，随使用者(用户)不同，有时也可以将本发明的输出电路与在3V电源下动作的其他LSI连接使用。这时，即第1电位VDD1和第2电位VDD2都是3V时，如果使用图1和图5所示结构的输出电路，则流过MOS晶体管的漏极电流非常小，从而动作速度降低。
例如，在图5所示的输出电路中，设取第1电位VDD1为3V，取第3电位VDD3为1.4V，当第2电位VDD2为5V时，如在第2实施例中说明的那样，P型MOS晶体管25，26，32的栅极-源极间电压VGS为-3.6V。然而，当第2电位VDD2为3V时，P型MOS晶体管25，26，32的栅极-源极间电压VGS便成为
VGS＝VDD3-VDD2
＝1.4-3＝-1.6第2电位VDD2为5V时和3V的P型MOS晶体管25，26，32的漏极电流之比为
(-1.6-(-0.6))2/(-3.6-(-0.6))2
＝1/9＝0.11第2电位VDD2为3V时与第2电位VDD2为5V时相比，漏极电流降低为0.11倍。
另一方面，按照图6所示的本实施例的输出电路，第2电位VDD2小于第1电位VDD1时，由于利用开关电路58将P型MOS晶体管25，26，32的栅极接地，所以，例如，即使第2电位VDD2与第1电位VDD1同是3V，P型MOS晶体管25，26，32的栅极-源极间电压VGS也为
VGS＝VDD3-VDD2
＝0-3＝-3第2电位VDD2为5V时和3V时的P型MOS晶体管25，26，32的漏极电流之比为
(-3.0-(-0.6))2/(-3.6-(-0.6))2
＝5.76/9＝0.64与在图5所示的输出电路中漏极电流降低为0.11倍的情况相比，在图6所示的本实施例的输出电路中，漏极电流只降低为0.64倍。因此，大幅度地改善了第2电位VDD2的变化所引起的动作速度的降低。
图7是表示电位差检测电路50的详细结构的电路图。
在图7中，51，52是P型MOS晶体管，分别与权利要求11中的第7P型MOS晶体管及第8P型MOS晶体管相当。另外，53，54，55，56是N型MOS晶体管，分别与权利要求11中的第7N型MOS晶体管、第8N型MOS晶体管、第9N型MOS晶体管、第10N型MOS晶体管相当。另外，57是高电阻。
第1电位VDD1加到P型MOS晶体管51的栅极上，第2电位VDD2加到源极和基极上，漏极与N型MOS晶体管53的漏极连接。P型MOS晶体管52的栅极与N型MOS晶体管56的源极连接，第2电位VDD2加到基极上，第1电位VDD1加到源极上，同时与N型MOS晶体管56的漏极连接，而漏极与N型MOS晶体管55的漏极和N型MOS晶体管54的栅极连接，从这些连接点输出电位差检测信号OUT1。
第1电位VDD1加到N型MOS晶体管53的栅极上，其漏极与P型MOS晶体管51的漏极连接，其源极与N型MOS晶体管54的漏极和N型MOS晶体管55的栅极连接，其基极接地。N型MOS晶体管54的栅极与P型MOS晶体管52的漏极和N型MOS晶体管55的漏极连接，其漏极与N型MOS晶体管53的源极和N型MOS晶体管55的栅极连接，其基极和源极接地。N型MOS晶体管55的栅极与N型MOS晶体管53的源极和N型MOS晶体管54的漏极连接，其漏极与P型MOS晶体管52的漏极和N型MOS晶体管54的栅极连接，其基极和源极接地。
另外，第2电位VDD2加到N型MOS晶体管56的栅极上，第1电位VDD1加到其漏极上，其源极与P型MOS晶体管52的栅极连接，其基极接地。高电阻57的一端与N型MOS晶体管56的源极和P型MOS晶体管52的栅极连接，另一端接地。
下面，使用图8和图9说明图7所示的电位差检测电路50的动作。
首先，说明第2电位VDD2是高于第1电位VDD1的高电位时例如第2电位VDD2是5V、第1电位VDD1是3V时的动作。
这时，P型MOS晶体管51的栅极电位为第1电位VDD1即3V，源极和基极的电位为第2电位VDD2即5V，所以导通。另一方面，N型MOS晶体管56由于基极电位为0V、漏极电位为第1电位VDD1即3V、栅极电位为第2电位VDD2即5V，所以导通，而源极电位成为3V。P型MOS晶体管52由于源极电位为第1电位VDD1即3V、同时基极电位为第2电位VDD2即5V、栅极电位为N型MOS晶体管56的源极电位即3V，所以截止。另外，N型MOS晶体管53由于栅极电位为第1电位VDD1即3V，所以导通。
通过使P型MOS晶体管51和N型MOS晶体管53成为导通，N型MOS晶体管55的栅极电位上升，从而N型MOS晶体管55导通。通过N型MOS晶体管55导通，N型MOS晶体管54的栅极电位成为接地电位，从而N型MOS晶体管54截止。
因此，如图8所示，当第2电位VDD2是高于第1电位VDD1的高电位时，P型MOS晶体管51和N型MOS晶体管53，55，56导通，同时P型MOS晶体管52和N型MOS晶体管54截止，电位差检测信号OUT1成为接地电位即0V。在图8中，用虚线将第2电位VDD2是高于第1电位VDD1的高电位时导通的MOS晶体管框起来。
其次，说明第2电位VDD2小于第1电位VDD1时例如第2电位VDD2和第1电位VDD1都是3V时的动作。
这时，P型MOS晶体管51由于栅极、源极和基极电位全是3V，所以截止。另一方面，N型MOS晶体管56由于基极为0V、栅极和漏极是3V，所以成为源极跟随器动作，设考虑了基极偏压效应的阈值电压VTN’为例如0.9V，则源极电位VS为
VS＝VDD2-VTN’
＝3-0.9＝2.1
这样，P型MOS晶体管52便由于栅极电位为2.1V、源极和基极的电位为3V而导通。通过P型MOS晶体管52成为导通，N型MOS晶体管54的栅极电位便上升，从而N型MOS晶体管54导通。通过N型MOS晶体管54成为导通，N型MOS晶体管55的栅极电位成为接地电位，从而N型MOS晶体管55截止。
因此，如图9所示，当第2电位VDD2是与第1电位VDD1相同的电位时，P型MOS晶体管52和N型MOS晶体管53，54导通，同时，P型MOS晶体管51和N型MOS晶体管55截止，从而电位差检测信号OUT1成为3V。在图9中，用虚线将第2电位VDD2是与第1电位VDD1相同的电位时成为导通，的MOS晶体管框起来。此外，N型MOS晶体管56是弱导通状态。
此外，图7所示的电位差检测电路50还是即使第2电位VDD2是高于第1电位VDD1的高电位时大于第1电位VDD1与接地电位的电位差的电压也不会加到各MOS晶体管的栅极氧化膜上的结构。
例如，当第1电位为3V而第2电位VDD2为5V时，N型MOS晶体管56基极电位为0V、源极和漏极电位为3V、栅极电位为5V，是导通状态，由于在基极上形成了反相层(在本例中为3V)，所以，加到栅极氧化膜上的电压为2V。另外，P型MOS晶体管51的基极、源极和漏极的电位为5V，而栅极电位为3V，所以，加到栅极氧化膜上的电压为2V。N型MOS晶体管53的漏极电位为5V、基极电位为0V，而栅极电位为3V，是导通状态，由于在基极上形成了反相层，所以，加到栅极氧化膜上的电压小于2V。
这样，电位差检测电路50在第2电位VDD2是高于第1电位VDD1的高电位时作为电位差检测信号OUT1便输出“L”，另一方面，当第2电位VDD2是与第1电位VDD1相同的电位时作为电位差检测信号OUT1便输出“H”。而且，大于第1电位VDD1与接地电位的电位差的电压不会加到各晶体管的栅极氧化膜上。
根据这样的电位差检测电路50的电位差检测信号OUT1，开关电路58在第2电位VDD2是高于第1电位VDD1的高电位时作为第3电位VDD3就将指定的电位VIN加到P型MOS晶体管25，26，32的栅极上，另外，当第2电位VDD2小于第1电位VDD1时就便P型MOS晶体管25，26，32的栅极成为接地电位。利用这样的结构，在第2电位VDD2降低时也可以使输出电路高速地动作。因此，不论连接的外部LSI是3V动作电路还是5V动作电路都可以总是保持高速动作，从而可以提供可以动作的电压范围宽的输出电路。(第4实施例)
图10是表示本发明第4实施例的输出电路的结构的电路图。在图10所示的输出电路中，在N型MOS晶体管23的漏极和N型MOS晶体管27的源极的连接点即节点C与节点A之间，串联连接N型MOS晶体管61、62，另外，在N型MOS晶体管24的漏极和N型MOS晶体管28的源极的连接点即节点D与节点B之间，串联连接N型MOS晶体管63、64。第1电位VDD1加到N型MOS晶体管61、63的栅极上，检测第1电位VDD1与第2电位VDD2的电位差的电位差检测电路50的电位差检测信号OUT1输入到N型MOS晶体管62、64的栅极上。
除了这些方面以外，和图5所示的第2实施例的输出电路的结构相同，对于和图5共同的结构要素标以相同的符号，在本实施例中省略其详细的说明。由N型MOS晶体管61、62、63和64构成电压变换促进电路，N型MOS晶体管61、62、63和64分别与上面发明概述部分中所述的第11N型MOS晶体管、第12N型MOS晶体管、第13N型MOS晶体管和第14N型MOS晶体管相当。
本实施例的输出电路的目的旨在改善第2电位VDD2小于第1电位VDD1时的特性。具体说来，就是要缩短从输出端部OUT输出“H”时的延迟时间。
电位差检测电路50在第2电位VDD2是高于第1电位VDD1的高电位时作为电位差检测信号OUT1输出“L”(0V)，另外，当第2电位VDD2小于第1电位VDD1时作为电位差检测信号OUT1输出“H”(VDD1)。
因此，当第2电位VDD2是高于第1电位VDD1的高电位时，由于N型MOS晶体管62、64截止，所以，节点A-C间和节点B-D间不会旁路。另一方面，当第2电位VDD2小于第1电位VDD1时，由于N型MOS晶体管62、64导通，所以，在节点A-C间形成由N型MOS晶体管61、62构成的旁路，同时，在节点B-D间形成由N型MOS晶体管构成的旁路。
从输出端部OUT输出“H”时，节点B的电位(上拉控制信号Su)降低，这时，由于由N型MOS晶体管63、64构成的旁路将节点B的电位向下拉，所以，如图5所示的输出电路那样，比没有旁路而仅由P型MOS晶体管26向下拉时更迅速地降低。而且，节点B的“L”的电位从(VDD3+｜VTP’｜)V变为0V。上拉电路30的P型MOS晶体管31由于栅极电位成为0V从而栅-源极间电压增大，所以，漏极电流增大。因此，通过节点B的电位迅速降低和P型MOS晶体管31的漏极电流增大，从输出端部OUT输出“H”时的延迟时间便缩短。
图11是表示本实施例的输出电路的变形例的结构的电路图。与图1比较，不同的地方是N型MOS晶体管61、62串联连接在节点A与反相电路29的输出线之间，N型MOS晶体管63、64串联连接在节点B与反相电路29的输入线之间。
第2电位VDD2小于第1电位VDD1时，由于N型MOS晶体管62、64导通，所以，在节点A与反相电路29的输出线之间形成由N型MOS晶体管61、62构成的旁路，同时，在节点B与反相电路29的输入线之间形成由N型MOS晶体管63、64构成的旁路。
从输出端部OUT输出“H”时，节点A的电位成为“H”，节点B的电位(上拉控制信号Su)成为“L”，但是，由于从信号生成电路10输出的第1控制信号S1是“L”，所以，反相电路29的输出信号成为“H”，通过旁路将节点A的电位向上拉。因此，节点A的电位成为“H”的延迟时间便缩短，从而，以比图10所示的输出电路更高速地动作。
图12是表示本实施例的输出电路的变形例的结构的电路图，是将图10和图11折衷的结构。在图12中，N型MOS晶体管61、62和图11一样串联连接在节点A与反相电路29的输出线之间，而N型MOS晶体管63、64则象图10中所示的那样串联连接在N型MOS晶体管63、64之间。

Claims (16)

1.一种输出电路，该电路输入以第1电位为电源电位的一个电路的输出信号，根据该电路的输出信号从输出部向以第2电位为电源电位的其他电路输出信号，其特征在于：具有根据输入的上述一个电路的输出信号生成以上述第1电位与接地电位的电位差为振幅的第1和第2控制信号的信号生成电路、将由上述信号生成电路生成的第1控制信号作为输入，通过变换该第1控制信号的振幅，生成上拉控制信号并输出的电压变换电路、将从上述电压变换电路输出的上拉控制信号作为输入，根据该上拉控制信号的指示控制是否将上述输出部的电位上拉到上述第2电位的上拉电路和将由上述信号生成电路生成的第2控制信号作为下拉控制信号输入并根据该下拉控制信号的指示控制是否将上述输出部的电位下拉到接地电位的下拉电路；并且，上述上拉电路具有上述第2电位供给源极并且上述上拉控制信号输入栅极的第1P型MOS晶体管和源极与上述第1P型MOS晶体管的漏极连接同时漏极与上述输出部连接并且第3电位加到栅极上的第2P型MOS晶体管；上述下拉电路具有源极接地并且上述下拉控制信号输入栅极的第1N型MOS晶体管和源极与上述第1N型MOS晶体管的漏极连接同时漏极与上述输出部连接并且上述第1电位加到栅极上的第2N型MOS晶体管；上述电压变换电路向上述上拉电路指示以使上述输出部的电位上拉到上述第2电位时，就使上述上拉控制信号的电位小于从上述第2电位减去上述第1P型MOS晶体管的阈值电压后的电位，并且大于从上述第2电位减去与上述第1P型MOS晶体管的栅极氧化膜耐压相当的电压后的电位，另一方面，当未指示上述上拉电路将上述输出部的电位上拉到上述第2电位时，就将上述上拉控制信号的电位作为上述第2电位。
2.按权利要求1所述的输出电路，其特征在于：上述第1和第2P型MOS晶体管的基极电位是上述第2电位，上述第1和第2N型MOS晶体管的基极电位是接地电位。
3.按权利要求1所述的输出电路，其特征在于：上述电压变换电路具有上述第2电位供给源极的第3和第4P型MOS晶体管、源极与上述第3P型MOS晶体管的漏极连接的第5P型MOS晶体管、源极与上述第4P型MOS晶体管的漏极连接的第6P型MOS晶体管、与上述第6P型MOS晶体管漏极间连接的第3N型MOS晶体管、漏极与上述第3N型MOS晶体管的源极连接并且源极接地的第4N型MOS晶体管、与上述第5P型MOS晶体管漏极间连接的第5N型MOS晶体管、漏极与上述第5N型MOS晶体管的源极连接并且源极接地的第6N型MOS晶体管。上述第3P型MOS晶体管的栅极与上述第4P型MOS晶体管的漏极连接，同时上述第4P型MOS晶体管的栅极与上述第3P型MOS晶体管的漏极连接，上述第3电位加到上述第5和第6P型MOS晶体管的栅极上，同时上述第1电位加到上述第3和第5N型MOS晶体管的栅极上，由上述信号生成电路生成的第1控制信号输入上述第6N型MOS晶体管的栅极，同时，上述第1控制信号的反相信号输入上述第4N型MOS晶体管的栅极，从上述第4P型MOS晶体管的漏极与上述第6P型MOS晶体管的源极连接的节点输出上述上拉控制信号。
4.按权利要求3所述的输出电路，其特征在于：上述第3、第4、第5和第6P型MOS晶体管的基极电位是上述第2电位，上述第3、第4、第5和第6N型MOS晶体管的基极电位是接地电位。
5.按权利要求1所述的输出电路，其特征在于：上述电压变换电路具有上述第2电位供给源极的第3和第4P型MOS晶体管、源极与上述第3P型MOS晶体管的漏极连接的第5P型MOS晶体管、源极与上述第4P型MOS晶体管的漏极连接的第6P型MOS晶体管、与上述第6P型MOS晶体管漏极间连接的第3N型MOS晶体管、漏极与上述第3N型MOS晶体管的源极连接并且源极接地的第4N型MOS晶体管、与上述第5P型MOS晶体管漏极间连接的第5N型MOS晶体管。上述第3P型MOS晶体管的栅极与上述第4P型MOS晶体管的漏极连接，同时上述第4P型MOS晶体管的栅极与上述第3P型MOS晶体管的漏极连接，上述第3电位加到上述第5和第6P型MOS晶体管的栅极上，同时上述第1电位加到上述第3和第5N型MOS晶体管的栅极上，由上述信号生成电路生成的第1控制信号的反相信号输入上述第4N型MOS晶体管的栅极和上述第5N型MOS晶体管的源极，从上述第4P型MOS晶体管的漏极与上述第6P型MOS晶体管的源极连接的节点输出上述上拉控制信号。
6.按权利要求5所述的输出电路，其特征在于：上述第3、第4、第5和第6P型MOS晶体管的基极电位是上述第2电位，上述第3、第4和第5N型MOS晶体管的基极电位是接地电位。
7.按权利要求1、3和5中的任一权项所述的输出电路，其特征在于：上述第3电位是和上述第1电位相同的电位。
8.按权利要求1、3和5中的任一权项所述的输出电路，其特征在于：上述第3电位小于上述第1电位并且大于从上述第2电位减去与上述第1P型MOS晶体管的栅极氧化膜耐压相当的电压的电位。
9.按权利要求1、3和5中的任一权项所述的输出电路，其特征在于：具有检测上述第1电位与上述第2电位的电位差并输出表示上述第2电位是否大于上述第1电位的电位差检测信号的电位差检测电路和供给指定的电位及接地电位同时输入从上述电位差检测电路输出的电位差检测信号并且当上述电位差检测信号表示上述第2电位大于上述第1电位时就选择输出上述指定的电位而当上述电位差检测信号表示上述第2电位小于上述第1电位时就选择输出接地电位的开关电路，将上述开关电路的输出电位作为上述第3电位。
10.按权利要求9所述的输出电路，其特征在于：上述指定的电位小于上述第1电位并且是大于从上述第2电位减去与上述第1P型MOS晶体管的栅极氧化膜耐压相当的电压的电位。
11.按权利要求9所述的输出电路，其特征在于：上述电位差检测电路具有上述第2电位供给源极并且上述第1电位加到栅极上的第7P型MOS晶体管、上述第1电位供给源极的第8P型MOS晶体管、与上述第7P型MOS晶体管漏极间连接的第7N型MOS晶体管、漏极与上述第7N型MOS晶体管的源极连接并且源极接地的第8N型MOS晶体管、与上述第8P型MOS晶体管漏极间连接并且源极接地的第9N型MOS晶体管和上述第1电位供给漏极同时上述第2电位加到栅极上并且源极与上述第8P型MOS晶体管的栅极连接的第10N型MOS晶体管，上述第8N型MOS晶体管的栅极与上述第9N型MOS晶体管的漏极连接，同时，上述第9N型MOS晶体管的栅极与上述第8N型MOS晶体管的漏极连接，从上述第8P型MOS晶体管与上述第9N型MOS晶体管的漏极间连接的节点输出上述电位差检测信号。
12.按权利要求11所述的输出电路，其特征在于：上述第7和第8P型MOS晶体管的基极电位是上述第2电位，上述第7、第8、第9和第10N型MOS晶体管的基极电位是接地电位。
13.按权利要求1所述的输出电路，其特征在于：具有检测上述第1电位与上述第2电位的电位差并输出表示上述第2电位是否大于上述第1电位的电位差检测信号的电位差检测电路和输入从上述电位差检测电路输出的电位差检测信号并且当上述电位差检测信号表示上述第2电位大于上述第1电位时就促进上述电压变换电路的动作速度而当上述电位差检测信号表示上述第2电位小于上述第1电位时就不促进上述电压变换电路的动作速度的电压变换促进电路。
14.按权利要求13所述的输出电路，其特征在于：上述电压变换电路具有上述第2电位供给源极的第3和第4P型MOS晶体管、源极与上述第3P型MOS晶体管的漏极连接的第5P型MOS晶体管、源极与上述第4P型MOS晶体管的漏极连接的第6P型MOS晶体管、与上述第6P型MOS晶体管漏极间连接的第3N型MOS晶体管、漏极与上述第3N型MOS晶体管的源极连接并且源极接地的第4N型MOS晶体管、与上述第5P型MOS晶体管漏极间连接的第5N型MOS晶体管、漏极与上述第5N型MOS晶体管的源极连接并且源极接地的第6N型MOS晶体管；上述第3P型MOS晶体管的栅极与上述第4P型MOS晶体管的漏极连接，同时上述第4P型MOS晶体管的栅极与上述第3P型MOS晶体管的漏极连接，上述第3电位加到上述第5和第6P型MOS晶体管的栅极上，同时上述第1电位加到上述第3和第5N型MOS晶体管的栅极上，由上述信号生成电路生成的第1控制信号输入上述第6N型MOS晶体管的栅极，同时，上述第1控制信号的反相信号输入上述第5N型MOS晶体管的栅极，从上述第4P型MOS晶体管的漏极与上述第6P型MOS晶体管的源极连接的节点输出上述上拉控制信号；上述电压变换促进电路具有与上述第3P型MOS晶体管漏极间连接的第7N型MOS晶体管、漏极与上述第7N型MOS晶体管连接并且源极与上述第6N型MOS晶体管的漏极连接的第8N型MOS晶体管、与上述第4P型MOS晶体管连接的第9N型NOS晶体管和漏极与上述第9N型MOS晶体管的源极连接并且源极与上述第4N型MOS晶体管的漏极连接的第10N型MOS晶体管；上述第1电位加到上述第11和第13N型MOS晶体管的栅极上，上述电位差检测信号输入上述第12和第14N型MOS晶体管的栅极，上述电位差检测电路在上述第2电位大于上述第1电位时作为上述电位差检测信号输出上述第1电位，当上述第2电位小于上述第1电位时作为上述电位差检测信号输出接地电位。
15.按权利要求14所述的输出电路，其特征在于：上述第12N型MOS晶体管的源极输入上述第1控制信号的反相信号，取代与上述第6N型MOS晶体管的漏极连接。
16.按权利要求15所述的输出电路，其特征在于：上述第14N型MOS晶体管的源极输入上述第1控制信号，取代与上述第4N型MOS晶体管的漏极连接。
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