CN1679236A

CN1679236A - 半导体装置

Info

Publication number: CN1679236A
Application number: CNA038205564A
Authority: CN
Inventors: 伊藤邦洋
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 2003-02-27
Filing date: 2003-02-27
Publication date: 2005-10-05
Anticipated expiration: 2023-02-27
Also published as: WO2004077674A1; US7088167B2; JPWO2004077674A1; AU2003211753A1; CN1679236B; JP4027936B2; US20050127977A1

Abstract

一种半导体装置，当把具有第1电源电压(VDD1)的振幅的输入信号(IN)输入到以比第1电源电压高的第2电源电压(VDD2)而动作的PMOS晶体管(PM51)的栅极端子时，在PMOS晶体管(PM1)至(PM4)进行电平转换。PMOS晶体管(PM1、PM3)以及(PM2、PM4)的源极端子与第1电源电压和第2电源电压连接，PMOS晶体管(PM4)的栅极端子与PMOS晶体管(PM1、PM2)的漏极端子连接。PMOS晶体管(PM2)的栅极端子与PMOS晶体管(PM3、PM4)的漏极端子连接。输入信号(IN)的反转信号和输入信号(IN)被输入到PMOS晶体管(PM1)和(PM2)的栅极端子。输入信号(IN)的基准电压(VSS)和第1电源电压(VDD1)之间的振幅被电平转换成第1和第2电源电压间的振幅，然后从PMOS晶体管(PM1、PM2)输出，可对PMOS晶体管(PM51)进行导通控制。

Description

半导体装置

技术领域

本发明涉及具有把信号电平转换成比自身的电源电压高的电压电平的接口的半导体装置，具体涉及可把信号电平转换成高电压电平而不产生静态电流消耗的半导体装置。

背景技术

作为可输出具有比自身的电源电压高的电压电平的信号的输出缓冲电路，在以下所示的专利文献1作了公开。在专利文献1中，如图15所示，通过使用在依次增高的电压电平的电源电压下动作的4个中间倒相器，使输出信号OUT的电压电平从低电压电平VDD增大到依次增高的电压电平(VL1、VH1)、(VL2、VH2)、(VL3、VH3)、(VL3、VDD2)，从而获得高电压电平VDD2的输出信号OUT。

此处，中间倒相器的电源电压的电压电平VL1至VL3、VH1至VH3是通过使用电阻元件105至111将高电压电平VDD2分压来获得的。

此外，上述现有技术的文献是：发明专利-特开平10-22810号公报。

在上述专利文献1中记载的输出缓冲电路中，在输出信号OUT的可输出状态下，通过使用电阻元件105至111将电源电压VDD2分压来获得供给中间倒相器的电压电平VL1至VL3、VH1至VH3。因此，在输入信号IN的逻辑电平的迁移通过中间倒相器传播之后，中间倒相器的输入输出信号的逻辑状态被固定，尽管在中间倒相器中没有电流消耗，但产生了从电源电压VDD2通过电阻元件105至111的静态电流消耗。

在例如便携设备等的希望以低消耗电流动作的技术领域中，这种静态电流消耗成为了不容忽视的问题。

发明内容

本发明就是为了解决以往技术具有的问题而提出的。本发明的目的是提供一种半导体装置，该半导体装置在以第1电源电压动作的第1电路组和以比第1电源电压高的电压的第2电源电压动作的第2电路组之间进行信号转换连接时，能够在不产生静态电流消耗的情况下进行电平转换。

为了达到上述目的，本发明之1的半导体装置，具有：第1电路组，作为电源在基准电压和第1电源电压之间动作；以及第2电路组，在基准电压和比第1电源电压高的电压电平的第2电源电压之间动作，其特征在于，该半导体装置具有：第1导电型的电压控制型高侧元件，在第2电路组的输入级进行第2电源电压的输出控制；以及电平转换电路，是从第1电路组到第2电路组的接口，作为电源在第1电源电压和第2电源电压之间动作，对电压控制型高侧元件进行导通控制；电平转换电路具有：第1导电型的电压控制型第1元件，配置在电压控制型高侧元件和第1电源电压之间，在使电压控制型高侧元件导通时，供给第1电源电压；以及第1导电型的电压控制型第2元件，配置在电压控制型高侧元件和第2电源电压之间，在使电压控制型高侧元件非导通时，供给第2电源电压。

在本发明之1的半导体装置中，可使用在第1电源电压和第2电源电压之间动作的电平转换电路，作为第1电路组和第2电路组的接口。该电平转换电路使用作为第1导电型的电压控制型元件的第1和第2元件供给第1和第2电压，使作为第1导电型的电压控制型元件的第2电路组的高侧元件导通和非导通。

这样，由于电平转换电路构成为对第1电源电压而不是对基准电压供给第2电源电压，因而所施加的电压差是第1和第2电源电压之间的电压差。从而可使用不能确保对第2电源电压的电压差的耐压的构成元件构成接口。并且，不需要为了确保耐压而按第1和第2电源电压的比例生成中间的第3电源电压。因此，不存在因电源电压的分压而产生的电流消耗。

可在不产生静态电流消耗的情况下，在元件耐压范围内，把第1和第2电源电压供给高侧元件，进行导通控制，该高侧元件的导通和非导通受控于根据以第2电源电压为基准而供给的电压电平。

此处，由于配置在电平转换电路内的第1和第2元件是作为与高侧元件相同的导电型的第1导电型，因而作为电平转换电路，可容易构成作为相对于基准电压而浮动的电压的第1和第2电源电压的导通控制。

并且，根据本发明之2的半导体装置，在本发明之1的半导体装置中，优选，在电压控制型第1元件与第1电路组通过接口连接。这样，可把来自第1电路组的电压信号照原样输入到电平转换电路。

并且，根据本发明之3的半导体装置，在本发明之1或2的半导体装置中，其特征在于，电平转换电路还具有：第1导电型的电压控制型第3元件，配置在电压控制型第2元件和第1电源电压之间，在使电压控制型第2元件导通时，供给第1电源电压；以及第1导电型的电压控制型第4元件，配置在电压控制型第2元件和第2电源电压之间，在使电压控制型第2元件非导通时，供给第2电源电压。

在根据本发明之3的半导体装置中，电压控制型第2元件由电压控制型第3和第4元件供给第1和第2电源电压，使导通和非导通受到控制。此处，第3和第4元件也是第1导电型，作为电平转换电路的构成元件在第1电源电压和第2电源电压之间动作。

并且，根据本发明之4的半导体装置，在本发明之3的半导体装置中，其特征在于，第4元件随着第1元件供给第1电源电压而导通，随着第2元件供给第2电源电压而非导通。

这样，以第2电源电压为基准而受到电压控制的第2和第4元件在不会产生静态电流消耗的情况下，在元件耐压范围内，通过在第1和第2电源电压之间切换，可控制成导通和非导通。

并且，根据本发明之5的半导体装置，在本发明之3或4的半导体装置中，优选，在电压控制型第4元件与第1电路组通过接口连接。这样，可把来自第1电路组的电压信号照原样输入到电平转换电路。

并且，根据本发明之6的半导体装置，具有：第1电路组，以第1电源电压动作；以及第2电路组，以比第1电源电压高的电压电平的第2电源电压动作，其特征在于，该半导体装置具有：输出PMOS晶体管，通过向栅极端子供给第1电源电压而导通来进行第2电源电压的输出，配置在第2电路组的输入级；以及电平转换电路，是从第1电路组到第2电路组的接口，作为电源在第1电源电压和第2电源电压之间动作，对输出PMOS晶体管进行导通控制；电平转换电路具有：第1PMOS晶体管，配置在从第1电源电压到输出PMOS晶体管的栅极端子的路径内，通过从第1电路组向栅极端子供给第1信号而受到导通控制；第2PMOS晶体管，配置在从第2电源电压到输出PMOS晶体管的栅极端子的路径内，通过向栅极端子供给第1电源电压而导通；第3PMOS晶体管，配置在从第1电源电压到第2PMOS晶体管的栅极端子的路径内，通过从第1电路组向栅极端子供给第2信号而受到导通控制；以及第4PMOS晶体管，配置在从第2电源电压到第2PMOS晶体管的栅极端子的路径内，通过经由第1或第2PMOS晶体管向栅极端子供给第1或第2电源电压而导通或非导通；第1和第3PMOS晶体管的任何一方被控制成导通。

在根据本发明之6的半导体装置中，第1PMOS晶体管导通，第1电源电压被供给输出PMOS晶体管的栅极端子和第4PMOS晶体管的栅极端子，两晶体管导通。通过第4PMOS晶体管的导通，第2电源电压被供给第2PMOS晶体管的栅极端子，第2PMOS晶体管为非导通。此时，第3PMOS晶体管是非导通。反之，在第1PMOS晶体管是非导通，第3PMOS晶体管导通的情况下，第2PMOS晶体管导通，输出PMOS晶体管和第4PMOS晶体管为非导通。

此处，各晶体管的端子间可以直接连接，并且，可以通过电阻元件和二极管元件等的具有降压功能的电路要素来连接。可以采用以下构成：在第1电源电压被供给栅极端子时，在栅极和源极端子间施加大于等于阈值电压的电压。

并且，从第1电路组供给的第1和第2信号的高电平电压除了第1电源电压以外，还可以是相对于第1电源电压升压后的电压，或者是被电平转换成更高电压后的电压。在第1和第2信号的高电平电压时，第1和第3PMOS晶体管为非导通。

这样，由于电平转换电路构成为对第1电源电压而不是对基准电压供给第2电源电压，因而所施加的电压差为第1和第2电源电压之间的电压差。作为第1至第4PMOS晶体管，没有必要确保对第2电源电压的耐压，可使用更低耐压的元件构成。在进行电平转换时，没有必要按第1和第2电源电压的比例生成中间的第3电源电压，不存在按比例的电流消耗。

通过在栅极和源极端子间施加大于等于阈值电压的电压，PMOS晶体管导通。由于第2电源电压被供给输出、第1以及第4PMOS晶体管的源极端子，因而如果使第1和第2电源电压具有大于等于阈值电压的电压差构成，则通过把第1或第2电源电压供给栅极端子来控制导通和非导通。并且，此时的电压供给可使用适合于对高电平侧的电压进行导通控制的PMOS晶体管来容易构成。由于使用PMOS晶体管构成，因而在作为相对于基准电压而浮动的电压的第1电源电压和第2电源电压之间容易构成电平转换电路。

并且，根据本发明之7的半导体装置，在本发明之6的半导体装置中，优选，第1和第2信号是相互反转的逻辑信号。这样，可使第1和第3PMOS晶体管中的仅任何一方导通。

并且，根据本发明之8的半导体装置，在本发明之6的半导体装置中，其特征在于，规定的偏置电压被静态施加给栅极端子的第1和第2NMOS晶体管配置在从第1和第3PMOS晶体管到第2和第4PMOS晶体管的路径中、在到达输出和第4PMOS晶体管的栅极端子或者通向该栅极端子的分支点之前的路径内。

在根据本发明之8的半导体装置中，根据第1或第2信号，在第1或第3PMOS晶体管导通时，第1和第2NMOS晶体管导通；根据第1或第2信号，在第1或第3PMOS晶体管受到非导通控制时，第1或第2NMOS晶体管将第1或第2NMOS晶体管的漏极端子的电压降压并供给第1或第3PMOS晶体管。

这样，当第1或第3PMOS晶体管导通时，可向输出和第4PMOS晶体管的栅极端子、或者第2PMOS晶体管的栅极端子供给第1电源电压，同时在非导通时，从第2电源电压降压后的电压被供给第1或第3PMOS晶体管。即使在具有与输出PMOS晶体管及第2和第4PMOS晶体管相同的阈值电压构成第1或第3PMOS晶体管的情况下，也能把第1或第3PMOS晶体管控制成非导通。

并且，根据本发明之9的半导体装置，在本发明之8的半导体装置中，优选，第1和第2NMOS晶体管的栅极端子与规定的偏置电压源连接。并且，根据本发明之10的半导体装置，在本发明之9的半导体装置中，优选，在从规定的偏置电压源到第1和第2NMOS晶体管的栅极端子的路径内具有电压降压部。

而且，根据本发明之11的半导体装置，在本发明之10的半导体装置中，优选，电压降压部是二极管元件或者二极管连接而成的晶体管、或者它们的多级连接或组合连接。

并且，根据本发明之12的半导体装置，在本发明之9至11中任意一项的半导体装置中，优选，规定的偏置电压源是第2电源电压、或者从外部供给的电压源。这样，合适的规定的偏置电压被施加给第1和第2NMOS晶体管的栅极端子。

并且，根据本发明之13的半导体装置，在本发明之6至12中任意一项的半导体装置中，其特征在于，第1和第3PMOS晶体管与输出PMOS晶体管、第2PMOS晶体管以及第4PMOS晶体管相比，具有低的阈值电压。这样，即使在不具有第1和第2NMOS晶体管的情况下，与输出PMOS晶体管及第2和第4PMOS晶体管的导通无关，也能把第1或第3PMOS晶体管控制成非导通。并且，在具有第1和第2NMOS晶体管的情况下，可进一步扩大规定的偏置电压的电压范围。

并且，根据本发明之14的半导体装置，在本发明之6至13中任意一项的半导体装置中，其特征在于，具有栅极电压控制部，该栅极电压控制部对第1和第3PMOS晶体管的各自的栅极端子电压进行控制。

在根据本发明之14的半导体装置中，栅极电压控制部在施加给第1或第3PMOS晶体管的漏极端子的第2电源电压是大于等于把第1规定的电压与第1电源电压相加后的电压的电压的情况下，把第1或第3PMOS晶体管的栅极端子电压设定为第2电源电压，在施加给第1或第3PMOS晶体管的漏极端子的第2电源电压是小于把第1规定的电压与第1电源电压相加后的电压的电压的情况下，把第1或第3PMOS晶体管的栅极端子电压设定为第1电源电压。

这样，在第1或第3PMOS晶体管的非导通控制时，即使第2电源电压被直接施加给漏极端子，也能根据第2电源电压对第1电源电压的电压值控制施加给栅极端子的电压，第1或第3PMOS晶体管被维持在非导通。通过第1或第3PMOS晶体管向第1电源电压不会形成不需要的电流通路，可防止不需要的电流消耗。

与输出PMOS晶体管及第2和第4PMOS晶体管的阈值电压的异同无关，可把第1或第3PMOS晶体管控制成非导通。

并且，根据本发明之15、16的半导体装置，在本发明之14的半导体装置中，优选，把第1规定的电压与第1电源电压相加后的电压是第1或第3PMOS晶体管从漏极端子侧开始导通到第1电源电压侧时的电压。此时，优选，第1规定的电压是与第1或第3PMOS晶体管的阈值电压相当的电压。

并且，根据本发明之17的半导体装置，在本发明之14的半导体装置中，其特征在于，栅极电压控制部在第1电路组和第1或第3PMOS晶体管的栅极端子之间具有第1栅极电压控制部。

在根据本发明之17的半导体装置中，使用第1栅极电压控制部，当把第1或第3PMOS晶体管的栅极端子设定为第2电源电压时，阻止从第1或第3PMOS晶体管的栅极端子向第1电路组施加第2电源电压，当把第1或第3PMOS晶体管的栅极端子设定为第1电源电压时，使第1电路组和第1或第3PMOS晶体管的栅极端子导通。

这样，可阻止第2电源电压被施加给以第1电源电压动作的第1电路组，过电压不被施加给第1电路组的构成要素。

并且，根据本发明之18的半导体装置，在本发明之17的半导体装置中，其特征在于，第1栅极电压控制部具有第5PMOS晶体管，该第5PMOS晶体管使漏极端子和源极端子与第1电路组侧和第1或第3PMOS晶体管的栅极端子侧分别连接。这样，如果第5PMOS晶体管导通，则第1或第3PMOS晶体管的栅极端子被设定为第1电源电压，如果为非导通，则在第1或第3PMOS晶体管的栅极端子设定的第2电源电压不被施加给第1电路组。

并且，根据本发明之19的半导体装置，在本发明之17的半导体装置中，其特征在于，第1栅极电压控制部具有第3NMOS晶体管，该第3NMOS晶体管使漏极端子和源极端子与第1电路组侧和第1或第3PMOS晶体管的栅极端子侧分别连接，使栅极端子与第1电源电压连接。这样，即使在第1或第3PMOS晶体管的栅极端子设定第2电源电压，被施加给第1电路组的电压也被限制在小于等于从第1电源电压中减去第3NMOS晶体管的阈值电压后的电压，过电压不被施加给第1电路组。

并且，根据本发明之20的半导体装置，在本发明之18的半导体装置中，其特征在于，栅极电压控制部具有第2栅极电压控制部，该第2栅极电压控制部在第5PMOS晶体管的栅极端子设定电压。

在根据本发明之20的半导体装置中，使用第2栅极电压控制部，当第1或第3PMOS晶体管的栅极端子被设定为第2电源电压时，把第5PMOS晶体管的栅极端子设定为第2电源电压，当第1或第3PMOS晶体管的栅极端子被设定为第1电源电压时，把第5PMOS晶体管的栅极端子设定为小于等于第5PMOS晶体管开始导通的电压的电压。这样，第1电路组和第1或第3PMOS晶体管的栅极端子的导通控制由第5PMOS晶体管进行。此处，根据本发明之21的半导体装置，在本发明之20的半导体装置中，优选，开始导通的电压是从第1电源电压中减去与第5PMOS晶体管的阈值电压相当的电压后的电压。

并且，根据本发明之22的半导体装置，在本发明之20的半导体装置中，其特征在于，第2栅极电压控制部具有第6PMOS晶体管，该第6PMOS晶体管使源极端子和漏极端子与第1或第3PMOS晶体管的漏极端子侧和第5PMOS晶体管的栅极端子侧分别连接，使栅极端子与第1电源电压连接。这样，在第2电源电压是大于等于把第6PMOS晶体管的阈值电压与第1电源电压相加后的电压的电压的情况下，第6PMOS晶体管导通，可把第5PMOS晶体管的栅极端子设定为第2电源电压而为非导通。通过把第6PMOS晶体管的阈值电压与第1或第3PMOS晶体管的阈值电压加在一起，可阻止从第1或第3PMOS晶体管的栅极端子向第1电路组施加第2电源电压。

并且，根据本发明之23的半导体装置，在本发明之22的半导体装置中，其特征在于，第2栅极电压控制部具有第4NMOS晶体管，该第4NMOS晶体管使漏极端子和源极端子与第1或第3PMOS晶体管的漏极端子侧和第5PMOS晶体管的栅极端子侧分别连接，使栅极端子由第1或第2信号或者其同相信号来控制。这样，在施加给第1或第3PMOS晶体管的漏极端子的第2电源电压是小于把第6PMOS晶体管的阈值电压与第1电源电压相加后的电压的电压的情况下，第6PMOS晶体管是非导通。在该状态下，第4NMOS晶体管导通，由于施加给第5PMOS晶体管的栅极端子的电压被限制在从施加给第4NMOS晶体管的栅极端子的电压中减去阈值电压后的电压，因而可使第5PMOS晶体管导通。该状态继续直到第6PMOS晶体管导通，在第6PMOS晶体管导通后为非导通。

并且，根据本发明之24的半导体装置，在本发明之23的半导体装置中，其特征在于，第1电源电压或者从第1电源电压降压后的电压被施加给第4NMOS晶体管的栅极端子。并且，根据本发明之25的半导体装置，在本发明之24的半导体装置中，其特征在于，具有电压降压部，该电压降压部将第1或第2信号或者其同相信号的电压电平降低来输出。这样，可把第1或第2信号或者其同相信号的高电压电平作为第1电路组的动作电源电压即第1电源电压来施加，或者作为从第1电源电压降压后的电压来施加。并且，降压电压可通过电压降压部来生成。

并且，根据本发明之26的半导体装置，在本发明之20的半导体装置中，其特征在于，第2栅极电压控制部具有第5NMOS晶体管，该第5NMOS晶体管使漏极端子和源极端子与第5PMOS晶体管的栅极端子侧和基准电压分别连接，使栅极端子由第1或第2信号的反转信号来控制。这样，随着第1或第2信号为低电压电平的第1或第3PMOS晶体管的导通，可使第5PMOS晶体管导通。

并且，根据本发明之27的半导体装置，在本发明之6至26中任意一项的半导体装置中，其特征在于，具有N阱电位控制部，该N阱电位控制部根据第2电源电压的电压电平来设定当第2电源电压被施加给漏极端子时的第1、第3、第5至第7PMOS晶体管的N阱电位。

在根据本发明之27的半导体装置中，使用N阱电位控制部，在第2电源电压是大于等于把第2规定的电压与第1电源电压相加后的电压的电压的情况下，把第1、第3、第5至第7PMOS晶体管的N阱电位设定为第2电源电压，在第2电源电压是小于把第2规定的电压与第1电源电压相加后的电压的电压的情况下，把N阱电位设定为第1电源电压。

这样，由于PMOS晶体管的N阱电位根据第2电源电压的电压电平被设定为合适电压，因而在特定的电压电平不会处于浮动状态。可根据第2电源电压的电压电平来设定N阱电位，总是能获得静态的电路动作。

并且，根据本发明之28的半导体装置，在本发明之27的半导体装置中，其特征在于，N阱电位控制部具有：第8PMOS晶体管，源极端子与第1电源电压连接，漏极端子和背面栅极端子与N阱连接；第9PMOS晶体管，源极端子与第1或第3PMOS晶体管的漏极端子连接，漏极端子和背面栅极端子与N阱连接，并且栅极端子与第1电源电压连接；以及PMOS晶体管控制部，与第8PMOS晶体管的栅极端子连接，对第8PMOS晶体管进行导通控制。

在根据本发明之28的半导体装置中，在第9PMOS晶体管的源极端子的第2电源电压大于等于把第2规定的电压与第1电源电压相加后的电压的情况下，第9PMOS晶体管导通而把第2电源电压供给N阱。另一方面，第8PMOS晶体管由PMOS晶体管控制部来控制。当第2电源电压小于把第2规定的电压与第1电源电压相加后的电压时，第8PMOS晶体管导通而把第1电源电压供给N阱。

并且，根据本发明之29的半导体装置，在本发明之28的半导体装置中，其特征在于，把第2规定的电压与第1电源电压相加后的电压是第9PMOS晶体管开始导通时的电压。并且，根据本发明之30的半导体装置，在本发明之28的半导体装置中，其特征在于，第2规定的电压是与第9PMOS晶体管的阈值电压相当的电压。

这样，第2电源电压是把第9PMOS晶体管的阈值电压与第1电源电压相加后的电压，N阱电位在第1电源电压和第2电源电压之间切换。

并且，根据本发明之33的半导体装置，在本发明之6至26中任意一项的半导体装置中，其特征在于，具有N阱电位控制部，该N阱电位控制部把第2电源电压被施加给漏极端子时的第1、第3、第5至第7PMOS晶体管的N阱电位设定为第2电源电压。

在根据本发明之33的半导体装置中，使用N阱电位控制部，在第2电源电压被施加给漏极端子时，把第1、第3、第5至第7PMOS晶体管的N阱电位设定为第2电源电压。

这样，由于通过把第2电源电压施加给PMOS晶体管的漏极端子，把N阱电位设定为第2电源电压，因而在特定的电压电平不会处于浮动状态。

并且，根据本发明之34的半导体装置，在本发明之33的半导体装置中，其特征在于，N阱电位控制部具有：第8PMOS晶体管，源极端子与第1电源电压连接，漏极端子和背面栅极端子与N阱连接，并且栅极端子与第1或第3PMOS晶体管的漏极端子连接；第9PMOS晶体管，源极端子与第1或第3PMOS晶体管的漏极端子连接，漏极端子和背面栅极端子与N阱连接；以及PMOS晶体管控制部，与第9PMOS晶体管的栅极端子连接，对第9PMOS晶体管进行导通控制。

在根据本发明之34的半导体装置中，第9PMOS晶体管由PMOS晶体管控制部来控制。当第2电源电压被施加给第1或第3PMOS晶体管的漏极端子时，第9PMOS晶体管导通而把第2电源电压供给N阱。

这样，当第2电源电压被施加给第1或第3PMOS晶体管的漏极端子时，N阱电位切换到第2电源电压。

并且，根据本发明之31的半导体装置，在本发明之28的半导体装置中，其特征在于，PMOS晶体管控制部具有：第6NMOS晶体管，源极端子与第8PMOS晶体管的栅极端子连接，漏极端子与第1或第3PMOS晶体管的漏极端子连接，第1电源电压或者低于第1电源电压的规定的电压被施加给栅极端子；以及第10PMOS晶体管，源极端子与第1或第3PMOS晶体管的漏极端子连接，漏极端子与第8PMOS晶体管的栅极端子连接，栅极端子与第1电源电压连接，背面栅极端子与N阱连接。

并且，根据本发明之35的半导体装置，在本发明之34的半导体装置中，其特征在于，PMOS晶体管控制部具有：第6NMOS晶体管，源极端子与第9PMOS晶体管的栅极端子连接，漏极端子与第1电源电压连接，施加给第1或第3PMOS晶体管的漏极端子的电压或者低于该电压的规定的电压被施加给栅极端子；以及第10PMOS晶体管，源极端子与第1电源电压连接，漏极端子与第9PMOS晶体管的栅极端子连接，栅极端子与第1或第3PMOS晶体管的漏极端子连接，背面栅极端子与N阱连接。

在根据本发明之31或35的半导体装置中，使用第6NMOS晶体管，把以从第1电源电压或者施加给第1、第3PMOS晶体管的漏极端子的电压、或者低于这些电压的规定的电压中减去第6NMOS晶体管的阈值电压后的电压为上限的电压施加给第8或第9PMOS晶体管的栅极端子，使第8或第9PMOS晶体管导通。另一方面，使用第10PMOS晶体管，在第2电源电压是大于等于把阈值电压与第1电源电压相加后的电压的电压、或者第1电源电压是大于等于把阈值电压与第2电源电压相加后的电压的电压的情况下，第10PMOS晶体管导通，使第8或第9PMOS晶体管非导通。

并且，根据本发明之37的半导体装置，在本发明之31或35的半导体装置中，优选，规定的电压利用多个电源系统中的1个电源系统。并且，根据本发明之38的半导体装置，在本发明之31或35的半导体装置中，优选，具有第2电压降压部，该第2电压降压部配置在第6NMOS晶体管的栅极端子和第1电源电压或者第1或第3PMOS晶体管的漏极端子之间，将第1电源电压或者施加给第1或第3PMOS晶体管的漏极端子的电压电平降低，并输出规定的电压。

并且，根据本发明之32的半导体装置，在本发明之31的半导体装置中，或者根据本发明之36的半导体装置，在本发明之35的半导体装置中，其特征在于，PMOS晶体管控制部还具有第1电压降压部，该第1电压降压部与第6NMOS晶体管的源极端子连接，将来自该源极端子的电压信号降压并输入到第8或第9PMOS晶体管的栅极端子。

这样，进行第8或第9PMOS晶体管的导通控制，N阱电位不会处于浮动状态。此时，可把降压后的电压施加给第8或第9PMOS晶体管的栅极端子，可使第8或第9PMOS晶体管可靠导通。

附图说明

图1是表示本发明的实施方式的电路图。

图2是表示用于防止构成电平转换电路的PMOS晶体管误导通的第1方案的电路图。

图3是表示用于防止构成电平转换电路的PMOS晶体管误导通的第2方案的电路图。

图4是表示用于防止构成电平转换电路的PMOS晶体管误导通的第3方案的电路图。

图5是图4所示的第3方案的具体例。

图6是表示用于防止构成电平转换电路的PMOS晶体管误导通的第4方案的电路图。

图7是表示第4方案中的PMOS晶体管PM5的栅极端子电压特性的图。

图8是表示第4方案中的PMOS晶体管PM1的栅极端子电压特性的图。

图9是表示第4方案中的N阱电位控制部的第1具体例的电路图。

图10是表示第4方案中的N阱电位控制部的第2具体例的电路图。

图11是表示第1和第2具体例的N阱电位控制部的阱电位切换的图。

图12是表示第4方案中的N阱电位控制部的第3具体例的电路图。

图13是表示第3具体例的N阱电位控制部的阱电位切换的图。

图14是表示实施方式的电平转换电路中的驱动NMOS晶体管NM51的低侧电平转换部的电路图。

图15是表示以往技术的电平转换电路的电路图。

具体实施方式

以下，结合图1至图14对本发明的半导体装置的具体实施方式进行详细说明。

图1表示采用本发明的半导体装置的实施方式。具有：第1电路组3，被供给相对基准电压VSS的第1电源电压VDD1而动作；以及第2电路组5，被供给具有比相对基准电压VSS的第1电源电压VDD1高的电压电平的第2电源电压VDD2而动作。

第1电路组3是要求高速处理速度的电路部分。适合应用于向高性能化和高速化不断发展的电子设备领域中的控制和运算处理等。一般，高性能化和高速化是通过不断向微型化发展的工艺技术来实现的。因此，对于如倒相器栅极I31的第1电路组3的构成元件要求在低电压下动作。第1电源电压VDD1是适合于该规范的低电源电压。构成第1电路组3的元件虽然只要确保低电源电压的第1电源电压VDD1的耐压即可，然而不能保证对电压比第1电源电压VDD1高的第2电源电压VDD2的耐压。在此情况下，不能把第2电源电压VDD2施加给这些元件。

第2电路组5是在更高的电源电压的第2电源电压VDD2下动作的电路部分。它适用于对现有的电源电压体系中动作的设备等的控制部分、在规定的电压下动作的其他元件、装置等进行控制和驱动等。对于这些电路部分，要求具有与被要求高性能化和高速化的第1电源电压VDD1不同的电压值的第2电源电压VDD2。并且，第2电源电压VDD2有时比第1电源电压VDD1高。

在图1中所表示情况是，在第1电路组3中具有第1电源电压VDD1的振幅的输入信号IN，在第2电路组5中成为具有第2电源电压VDD2的振幅的输出信号OUT被输出。此处，输入信号IN是在第1电路组3中进行了控制处理和运算处理等后的结果信号。并且，输出信号OUT除了照原样被输出到半导体装置的外部，成为其他元件和装置的驱动信号和控制信号的情况以外，还可以用作供给第2电路组5的输入信号。

第2电路组5的输入部分具有：PMOS晶体管PM51，作为高侧开关，源极端子与第2电源电压VDD2连接；以及NMOS晶体管NM51，作为低侧开关，源极端子与基准电压VSS连接。信号从后述的电平转换电路1被输入到各自的栅极端子，进行排他性切换控制。PMOS晶体管PM51和NMOS晶体管NM51的各自的漏极端子与作为输出端子OUT的彼此漏极端子连接的PMOS/NMOS晶体管PM52/NM52的源极端子连接。PMOS/NMOS晶体管PM52/NM52的栅极端子与第1电源电压VDD1连接。

PMOS/NMOS晶体管PM52/NM52各自在PMOS/NMOS晶体管PM51/NM51导通时导通。此时为非导通的NMOS/PMOS晶体管NM52/PM52，各自的漏极端子被施加有第2电源电压VDD2/基准电压VSS而处于饱和特性的偏置状态。因此，NMOS/PMOS晶体管NM51/PM51的漏极端子各自被施加有比第1电源电压VDD1低出NMOS晶体管NM52的阈值电压的电压/比第1电源电压VDD1高出PMOS晶体管PM52的阈值电压的电压。这样，即使在相对于基准电压VSS被施加有第2电源电压VDD2的第2电路组5中，PMOS/NMOS晶体管PM51、52/NM51、52也仅被施加有第2电源电压VDD2和第1电源电压VDD1的差电压/第1电源电压VDD1的电压。

这样，即使在被供给具有高电压值的第2电源电压VDD2的第2电路组5中，也能使用低耐压晶体管构成。

而且，在实施方式中，作为耐压确保用晶体管，表示了使用1级PMOS/NMOS晶体管PM52/NM52构成的情况，然而也可采用2级以上的多级构成。在此情况下，优选构成为对施加给各MOS晶体管的栅极端子的电压进行合适调整，使施加电压阶段性偏移。通过采用多级构成，即使在供给更高电压的第2电源电压VDD2的情况下，也能使用低耐压晶体管构成电路。

配置在第1电路组3和第2电路组5之间，用于进行从第1电源电压VDD1到第2电源电压VDD2的信号电平转换的电路是电平转换电路1。

在电平转换电路1中，对高侧开关的PMOS晶体管PM51的栅极端子进行驱动控制的电路，作为高侧电平转换部4由4个PMOS晶体管PM1至PM4构成。PMOS晶体管PM1、PM3以及PM2、PM4的源极端子各自与第1电源电压VDD1以及第2电源电压VDD2连接。PMOS晶体管PM4的栅极端子与PMOS晶体管PM1和PM2的漏极端子连接，并与PMOS晶体管PM51的栅极端子连接(节点N3)。并且，PMOS晶体管PM2的栅极端子与PMOS晶体管PM3和PM4的漏极端子连接(节点N4)。并且，PMOS晶体管PM1的栅极端子(节点N1)与倒相器栅极I31的输出节点N1连接，PMOS晶体管PM3的栅极端子(节点N2)与输入信号IN连接。

而且，对低侧开关的NMOS晶体管PM51的栅极端子进行驱动控制的信号是对输入信号IN进行了电压电平转换的信号。它从后述(图14)的低侧电平转换部6被输出。

在输入信号IN是具有第1电源电压VDD1的电压电平的高电平信号的情况下，节点N1通过倒相器栅极I31成为具有基准电压VSS的电压电平的低电平。输入信号IN被输入到PMOS晶体管PM3的栅极端子(节点N2)，把第1电源电压VDD1供给栅极端子。节点N1与PMOS晶体管PM1的栅极端子(节点N1)连接，把基准电压VSS供给栅极端子。由于PMOS晶体管PM1的源极端子与第1电源电压VDD1连接，因而PMOS晶体管PM1导通。

通过PMOS晶体管PM1的导通，第1电源电压VDD1被供给与其漏极端子连接的节点N3，并被供给PMOS晶体管PM4、PM51的栅极端子。由于PMOS晶体管PM4、PM51的源极端子与第2电源电压VDD2连接，因而在PMOS晶体管PM4、PM51的栅极和源极端子间施加有第1和第2电源电压VDD1、VDD2的电压差。因此，以第1和第2电源电压VDD1、VDD2的电压差大于等于PMOS晶体管PM4、PM51的阈值电压为条件，PMOS晶体管PM4、PM51导通。

通过PMOS晶体管PM4的导通，第2电源电压VDD2被供给与其漏极端子连接的节点N4。这样，PMOS晶体管PM2为非导通，通过PMOS晶体管PM1被供给第1电源电压VDD1的节点N3不与第2电压电平VDD2连接。并且，由于节点N4与PMOS晶体管PM3的漏极端子连接，因而在PMOS晶体管PM3，处于以下状态：第1电源电压VDD1被供给栅极端子(节点N2)，第2电源电压VDD2被供给漏极端子。在栅极和漏极端子间施加有第1和第2电源电压VDD1、VDD2的电压差。因此，以第1和第2电源电压VDD1、VDD2的电压差小于PMOS晶体管PM3的阈值电压为条件，PMOS晶体管PM3为非导通。通过PMOS晶体管PM4被供给第2电源电压VDD2的节点N4不与第1电源电压VDD1连接。

在输入信号IN是具有基准电压VSS的电压电平的低电平信号的情况下，所施加的电压电平反转而处于与上述相反的动作状态。

即，基准电压VSS被施加给栅极端子而使PMOS晶体管PM3为导通，这样，第1电源电压VDD1被施加给栅极端子而使PMOS晶体管PM2为导通。此处，假设第1和第2电源电压VDD1、VDD2的电压差大于等于PMOS晶体管PM2的阈值电压。由于第2电源电压VDD2被供给节点N3，因而PMOS晶体管PM4、PM51为非导通。这样，第2电源电压VDD2不被供给输出端子OUT，通过PMOS晶体管PM3被供给有第1电源电压VDD1的节点N4也不与第2电源电压VDD2连接。

并且，在栅极和漏极端子间施加有第1和第2电源电压VDD1、VDD2的电压差的PMOS晶体管PM1以第1和第2电源电压VDD1、VDD2的电压差小于阈值电压为条件而为非导通。这样，通过PMOS晶体管PM2被供给有第2电源电压VDD2的节点N3不与第1电源电压VDD1连接。

另一方面，对于NMOS晶体管NM51，使用后述(图14)的低侧电平转换部6把与输入信号IN同相的信号供给栅极端子，从而与PMOS晶体管PM51排他性地受到导通控制。

随着PMOS晶体管PM51导通，第2电源电压VDD2被供给其漏极端子。如果PMOS晶体管PM52也具有相同阈值电压，则导通，第2电源电压VDD2被供给输出端子OUT。此处，由于NMOS晶体管NM51是非导通，因而具有第2电源电压VDD2的电压电平的输出信号OUT被输出。

在PMOS晶体管PM51是非导通的情况下，NMOS晶体管NM51导通，基准电压VSS被供给其漏极端子。NMOS晶体管NM52也同样导通，基准电压VSS被供给输出端子OUT。具有基准电压VSS的电压电平的输出信号OUT被输出。

根据实施方式所示的电平转换电路1中的高侧电平转换部4，由于第1电源电压VDD1和第2电源电压VDD2的电压差大于等于PMOS晶体管PM2、PM4、PM51、PM52的阈值电压，因而如果使用第1和第2电源电压VDD1、VDD2控制栅极端子，则可进行导通和非导通。可使用PMOS晶体管容易构成电平转换部4。

在为了对PMOS晶体管PM51进行导通控制，而把在基准电压VSS和第1电源电压VDD之间发生振幅的输入信号IN电平转换成在第1电源电压VDD1和第2电源电压VDD2之间发生振幅的信号时，不会形成从第2电源电压VDD2到第1电源电压VDD1的静态电流通路。并且，不需要具有第1电源电压VDD1和第2电源电压VDD2之间的中间电压电平的第3电源电压，也没有因第1和第2电源电压VDD1、VDD2的分压而造成的静态电流消耗。

并且，由于不是与基准电压VSS，而是在第1电源电压VDD1和第2电源电压VDD2之间构成回路，因而所施加的电压差为第1与第2电源电压VDD1、VDD2之间的电压差。对于作为第1至第4PMOS晶体管的PMOS晶体管PM1至PM4，没有必要确保第2电源电压VDD2的耐压，可使用低耐压元件构成。

并且，对于作为第2电路组5的输入级的PMOS/NMOS晶体管PM51/NM51，配置有作为耐压确保用晶体管的PMOS/NMOS晶体管PM52/NM52，各晶体管PM51、52/NM51、52仅被施加有第2电源电压VDD2和第1电源电压VDD1的差电压/第1电源电压VDD1的电压，可使用低耐压元件构成。

对于这些低耐压的MOS晶体管，栅极氧化膜厚度也薄，可实现电路动作的高速化。

此处，当PMOS晶体管PM2或PM4导通而把第2电源电压VDD2供给节点N3或N4时，有必要使用PMOS晶体管PM1或PM3切断从节点N3或N4到第1电源电压VDD1的路径。作为该方案，以下表示第1至第4方案。

图2表示第1方案。PMOS晶体管PM1、PM3使用与PMOS晶体管PM2、PM4、PM51、PM52不同构造的晶体管构成。在PMOS晶体管PM1或PM3被控制成非导通的情况下，一般，第1电源电压VDD1根据来自第1电路组3的信号被施加给栅极端子。为了切断施加给漏极端子的第2电源电压VDD2，PMOS晶体管PM1、PM3的阈值电压有必要成为比第1和第2电源电压VDD1、VDD2的电压差低的阈值电压。取代构成PMOS晶体管PM2、PM4、PM51、PM52的晶体管，可以使用具有更低阈值电压的晶体管构成。

图3表示第2方案。PMOS晶体管PM1、PM3使用与PMOS晶体管PM2、PM4、PM51、PM52相同的晶体管构成。电压电平转换电路LS与PMOS晶体管PM1、PM3的栅极端子(节点N1、N2)连接。来自第1电路组3的信号通过转换电路LS被输入到栅极端子。在PMOS晶体管PM1、PM3被控制成非导通的情况下，具有比第1电源电压VDD1高的电压电平VH的信号被供给栅极端子。如果转换电路LS被设定成使第2电源电压VDD2和电压电平VH的电压差小于阈值电压，则当第2电源电压VDD2被施加给漏极端子时，可使PMOS晶体管PM1、PM3维持在非导通状态。

图4表示第3方案。在第3方案中，采用以下结构：在PMOS晶体管PM1和PM2之间/PM3和PM4之间配置有NMOS晶体管NM1/NM2。PMOS晶体管PM1/PM3的漏极端子与NMOS晶体管NM1/NM2的源极端子连接(节点3A/4A)，PMOS晶体管PM2/PM4的漏极端子与NMOS晶体管NM1/NM2的漏极端子连接(节点3/4)。向NMOS晶体管NM1、NM2的栅极端子供给相同的规定的偏置电压VG。除了直接供给偏置电压VB的情况以外，也可采用通过电压降压部7来供给的结构。

电压降压部7例如采用图5所示的结构。在第2电源电压VDD2和NMOS晶体管NM1、NM2的栅极端子之间配置有降压部71，该降压部71使二极管连接的NMOS晶体管以规定的级数连接。第2电源电压VDD2按照降压部71的降压电压VDN降压而被供给栅极端子(VG＝VDD2-VDN)。除了降压部71以外，只要是接合二极管和电阻元件等能进行降压和分压的构成，就可应用，并且也可采用将它们合适组合的构成。

回到图4，对具体动作进行说明。在PMOS晶体管PM1导通的情况下，第1电源电压VDD1被供给节点3A。此时的NMOS晶体管NM1的栅极端子电压VG有必要与第1电源电压VDD1相加而成为大于等于NMOS晶体管NM1的阈值电压的电压(VG-VDD1≥VthN1)。这样，NMOS晶体管NM1导通，第1电源电压VDD1被供给节点N3。这样，PMOS晶体管PM4、PM51导通。

在PMOS晶体管PM1是非导通的情况下，第2电源电压VDD2通过PMOS晶体管PM2被供给节点3。此时，NMOS晶体管NM1在饱和区域动作。从栅极端子电压VG中减去阈值电压VthN1后的电压(VG-VthN1)被供给节点3A。为了把PMOS晶体管PM1维持在非导通，要求是，供给节点3A的电压(VG-VthN1)和供给PMOS晶体管PM1的栅极端子(节点N1)的第1电源电压VDD1的电压差小于PMOS晶体管PM1的阈值电压VthP1((VG-VthN1)-VDD1＜VthP1)。

PMOS晶体管PM3和NMOS晶体管NM2也进行同样动作。

根据图4的方案(3)，只要满足以下条件：

VthN1≤VG-VDD1＜VthP1+VthN1 ...(1)

(VthN2≤VG-VDD1＜VthP3+VthN2)

便可控制PMOS晶体管PM1、PM3的导通、非导通。上述条件(1)是：在偏置电压VB是第2电源电压VDD2，作为栅极端子电压VG被直接施加的情况下(VG＝VDD2)，

VthN1≤VDD2-VDD1＜VthP1+VthN1。

在第2电源电压VDD2通过电压降压部71接收降压电压VDN的降压而作为栅极端子电压VG被施加的情况下(VG＝VDD2-VDN)，为：

VthN1+VDN≤VDD2-VDD1＜VthP1+VthN1+VDN。

并且，在具有第1和第2电源电压VDD1、VDD2以外的其他电压源的情况下，也可以使用该电压源。

此处，只要可通过使用电压降压部71和其他电压源把栅极端子电压VG设定得较低，便可使用具有更低阈值电压VthN1的NMOS晶体管。可扩大能用作NMOS晶体管NM1、NM2的晶体管的种类。

当PMOS晶体管PM1、PM3非导通时，从第1电源电压VDD1降压后的电压被供给PMOS晶体管PM1或PM3。即使在具有与PMOS晶体管PM2、PM4、PM51相同的阈值电压构成PMOS晶体管PM1、PM3的情况下，也能把PMOS晶体管PM1、PM3控制成非导通。

并且，在第1至第3方案中的任何一种情况下，如果具有比PMOS晶体管PM2、PM4、PM51的阈值电压低的阈值电压构成PMOS晶体管PM1、PM3，则可容易进行PMOS晶体管PM1、PM3的非导通控制。特别是，在具有NMOS晶体管NM1、NM2的情况下，可进一步扩大偏置电压VB的电压范围。

图6表示第4方案。采用以下结构：即根据供给PMOS晶体管PM1、PM3的漏极端子的电压，控制栅极端子电压。此外，也进行N阱电位的调整。PMOS晶体管PM1、PM3各自可具有同样的电路构成。以下，以PMOS晶体管PM1为例进行说明。

首先，对栅极电压控制部11进行说明。在PMOS晶体管PM1的栅极端子(节点N1A)和漏极端子(节点N3)之间连接有使栅极端子与第1电源电压VDD1连接的PMOS晶体管PM7。在第2电源电压VDD2是比第1电源电压VDD1高出大于等于阈值电压的电压的情况下，具有的功能是，把第2电源电压VDD2供给PMOS晶体管PM1的栅极端子(节点N1A)来使PMOS晶体管PM1维持在非导通。

并且，来自第1电路组的信号通过PMOS/NMOS晶体管PM5/PM3被输入到PMOS晶体管PM1的栅极端子(节点N1A)。NMOS晶体管NM3的栅极端子与第1电源电压VDD1连接。PMOS晶体管PM5的栅极端子(节点N11)通过使栅极端子与第1电源电压VDD1连接的PMOS晶体管PM6、以及使栅极端子(节点N13)被输入有来自第1电路组的信号或者其同相信号的NMOS晶体管NM4，与PMOS晶体管PM1的漏极端子(节点N3)连接。

此处，除了把具有第1电源电压VDD1的高电平信号作为第1电路组的信号输入到NMOS晶体管NM4的栅极端子(节点N13)以外，还可考虑输入通过降压电路B11降压后的信号。

并且，栅极端子(节点N11)通过NMOS晶体管NM5与基准电压VSS连接。来自第1电路组的信号由倒相器栅极I11反转而被输入到NMOS晶体管NM5的栅极端子。

在来自第1电路组的信号是低电平的情况下，有必要把信号通过PMOS/NMOS晶体管PM5/NM3供给PMOS晶体管PM1的栅极端子(节点N1A)。对于NMOS晶体管NM3，由于栅极端子与第1电源电压VDD1连接，因而如果所输入的信号是比第1电源电压VDD1低出小于等于NMOS晶体管NM3的阈值电压的电压电平，则导通。

对于PMOS晶体管PM5，栅极端子通过PMOS/NMOS晶体管PM6/NM4与节点N3连接。对于NMOS晶体管NM4，由于低电平信号被输入到栅极端子而为非导通。对于PMOS晶体管PM6，当栅极端子与第1电源电压VDD1连接时，节点N3伴随PMOS晶体管PM1的导通而转移到第1电源电压VDD1，从而为非导通，来自节点N3的路径被切断。相对之下，在NMOS晶体管NM5，由于反转的高电平信号被输入到栅极端子而导通。这样，PMOS晶体管PM5也导通。低电平信号被供给节点N1A，PMOS晶体管PM1导通。

在来自第1电路组的信号是高电平的情况下，节点N3的电压电平随着PMOS晶体管PM2的导通而上升到第2电源电压VDD2。

图7和图8表示节点N1A、节点N11的电压电平对供给节点N3的第2电源电压VDD2的电压电平的特性。此处，NMOS晶体管NM5由于低电平电压被供给栅极端子而是非导通。并且，假设PMOS晶体管PM1、PM6、PM7具有相同的阈值电压VthP。假设第1电源电压VDD1的电压电平被供给节点N13来进行说明。

在节点N3的电压V(N3)小于把PMOS晶体管PM6的阈值电压VthP与第1电源电压VDD1相加后的电压的情况下(V(N3)＜VDD+VthP)，当PMOS晶体管PM6是非导通时，NMOS晶体管NM4在饱和区域导通。因此，从第1电源电压VDD1中减去NMOS晶体管NM4的阈值电压VthN后的电压被供给节点N11(V(N11)＝VDD1-VthN)(图7的(I))。此处，如果NMOS晶体管NM4具有比PMOS晶体管PM5低的阈值电压VthN，则PMOS晶体管PM5导通。

在上述说明中，假设供给第1电源电压VDD1作为节点N13的电压V(N13)作了说明，然而电压V(N13)也可以是通过降压电路B11降压后的电压。在此情况下，进一步降压后的电压(V(N13)-VthN)被供给节点N11(图7的(II))，即使在与PMOS晶体管PM5的阈值电压相比，NMOS晶体管NM4的阈值电压是相同或者浅的情况下，也能使PMOS晶体管PM5导通。

并且，PMOS晶体管PM7也是非导通，供给节点N3的第2电源电压VDD2不被供给节点N1A。

因此，高电平信号通过PMOS晶体管PM5从第1电路组被供给PMOS晶体管PM1的栅极端子(节点N1A)。通常，该信号具有第1电源电压VDD1的电压电平(图8)。对于PMOS晶体管PM1，在栅极和漏极端子之间施加的电压差小于阈值电压，被维持在非导通。不会形成从节点N3到第1电源电压VDD1的电流通路。

在节点N3的电压V(N3)大于等于把PMOS晶体管PM6的阈值电压VthP与第1电源电压VDD1相加后的电压的情况下(V(N3)≥VDD+VthP)，PMOS晶体管PM6被施加有大于等于阈值电压VthP的电压而导通，节点N11与节点N3导通(V(N11)＝V(N3))(图7)。电压V(N11)为第2电源电压VDD2，PMOS晶体管PM5为非导通。另一方面，具有相同的阈值电压VthP的PMOS晶体管PM7导通，节点N1A与节点N3导通(V(N1A)＝V(N3))(图8)。电压V(N1A)为第2电源电压VDD2。PMOS晶体管PM1，其栅极端子和漏极端子为同电位而被维持在非导通。不会形成从节点N3到第1电源电压VDD1的电路路径。

如以上说明那样，根据第4方案中的栅极电压控制部11(图6)，当PMOS晶体管PM1(PM3)非导通时，即使第2电源电压VDD2被直接施加给漏极端子(节点N3(N4))，也能根据第2电源电压VDD2对第1电源电压VDD1的电压值切换施加给栅极端子(节点N1A)的电压，PMOS晶体管PM1(PM3)被维持在非导通。从漏极端子(节点N3(N4))向第1电源电压VDD1不会形成不需要的电流通路，可防止不需要的电流消耗。如果使PMOS晶体管PM1(PM3)和PMOS晶体管PM6、PM7的阈值电压VthP相同，则施加给栅极端子(节点N1A)的电压切换可使用以下电压进行切换，该电压是PMOS晶体管PM1(PM3)由于漏极端子(节点N3(N4))的电压而从漏极端子侧开始导通到第1电源电压侧的电压。

并且，PMOS晶体管PM1(PM3)的非导通维持可静态进行，与PMOS晶体管PM1(PM3)和PMOS晶体管PM2、PM4、PM51的阈值电压的异同无关。

信号从第1电路组向节点N1A的传播控制可通过PMOS晶体管PM5的导通控制来进行。供给节点N1A的第2电源电压VDD2由于PMOS晶体管PM5为非导通而不被施加给第1电路组。并且，通过NMOS晶体管NM3的饱和区域动作，施加给第1电路组的电压被限制在从第1电源电压VDD1中减去阈值电压后的电压，不会施加过电压。

下面，对N阱电位控制部9进行说明。如图6所示，在电平转换电路1中的高侧电平转换部4和栅极电压控制部11，电源电压是第1电源电压VDD1，并且一般，N阱电位也使第1电源电压VDD1偏置。然而，对于PMOS晶体管PM1(PM3)、PM5至7，当第2电源电压VDD2被供给节点N3、N1A时，由于第1电源电压VDD1和第2电源电压VDD2的电压差，有时正向电流通过正偏置接合从P型漏极端子流向N阱NW。为了避免该动作，有必要控制N阱电位。

在图9所示的第1具体例的N阱电位控制部9A具有：PMOS晶体管PM8A，源极端子与第1电源电压VDD1连接，漏极端子和背面栅极端子与N阱NW连接；以及PMOS晶体管PM9A，源极端子与节点N3连接，漏极端子和背面栅极端子与N阱NW连接，并且栅极端子与第1电源电压VDD1连接。

PMOS晶体管PM8A由与栅极端子(节点P1)连接的PMOS晶体管控制部来控制导通和非导通。

PMOS晶体管控制部具有NMOS晶体管NM6A和PMOS晶体管PM10A，并且根据必要，具有第1电压降压部91。对于NMOS晶体管NM6A，漏极端子与节点N3连接，源极端子通过第1电压降压部91与PMOS晶体管PM8A的栅极端子(节点P1)连接，栅极端子与第1电源电压VDD1连接。对于PMOS晶体管PM10A，源极端子与节点N3连接，漏极端子与PMOS晶体管PM8A的栅极端子连接，背面栅极端子与N阱NW连接，栅极端子与第1电源电压VDD1连接。

第1电压降压部91将来自NMOS晶体管NM6A的源极端子的电压降压，并供给PMOS晶体管PM8A的栅极端子(节点P1)。

图9中还表示第1电压降压部91的具体例。具体例(A)是将规定的数量的二极管串联连接来降压。通过合适设定二极管的规定的数量，当使PMOS晶体管PM8A导通时，小于等于从第1电源电压VDD1中减去阈值电压后的电压的电压被供给PMOS晶体管PM8A的栅极端子(节点P1)。具体例(B)使用电阻元件将NMOS晶体管NM6A的源极端子的电压分压。如果合适设定分压比，则小于等于从第1电源电压VDD1中减去阈值电压后的电压的电压被供给PMOS晶体管PM8A的栅极端子(节点P1)。

图10所示的第2具体例的N阱电位控制部9B针对PMOS晶体管控制部，具有第2电压降压部92，取代第1具体例9A(图9)的第1电压降压部91。

在PMOS晶体管控制部，NMOS晶体管NM6B，其源极端子与PMOS晶体管PM8B的栅极端子(节点P1)直接连接，并且其栅极端子通过第2电压降压部92与第1电源电压VDD1连接。

第2电压降压部92将第1电源电压VDD1降压来使NMOS晶体管NM6B的栅极端子偏置。这样，可在NMOS晶体管NM6B的源极端子输出合适降压后的电压来供给节点P1。

图10所示的第2电压降压部92的具体例与第1电压降压部91的具体例相同。通过使规定的数量的二极管串联连接(具体例(A))，并且通过使用电阻元件将第1电源电压VDD1分压(具体例(B))，可获得降压后的电压。

图11表示在N阱电位控制部9A、9B(图9、图10)，N阱NW的电位V(NW)相对于节点N3的电压V(N3)的切换波形，以及PMOS晶体管PM8A的栅极端子电压V(P1)。在图11中，以NMOS/PMOS晶体管的阈值电压大约相等的情况(VthNVthP)为例进行图示。

在电压V(N3)大于等于把阈值电压VthP与第1电源电压VDD1相加后的电压的情况下(V(N3)≥VDD1+VthP)，PMOS晶体管PM10A、PM10B导通，使电压V(P1)偏置成电压V(N3)而成为第2电源电压VDD2，PMOS晶体管PM8A、PM8B为非导通。另一方面，PMOS晶体管PM9A、PM9B导通，N阱电位V(NW)为电压V(N3)。即，为第2电源电压VDD2。

当电压V(N3)降压到小于把阈值电压VthP与第1电源电压VDD1相加后的电压时(V(N3)＜VDD1+VthP)，PMOS晶体管PM9A、PM10A、PM9B、PM10B为非导通。另一方面，NMOS晶体管NM6A、NM6B导通。

由于NMOS晶体管NM6A、NM6B进行饱和动作直到电压V(N3)降压到从NMOS晶体管NM6A、NM6B的栅极端子的电压中减去阈值电压VthN后的电压，因而源极端子电压大约固定在从栅极端子的电压中减去阈值电压VthN后的电压。当降压到大于等于该电压时，NMOS晶体管NM6A、NM6B进行线性动作而导通，电压V(N3)照原样被输出到NMOS晶体管NM6A、NM6B的源极端子。

此处，供给NMOS晶体管NM6A、NM6B的栅极端子的电压是第1电源电压VDD1(图9)或者从第1电源电压VDD1降压后的电压(图10)。该电压直接(图10)或者进行降压(图9)而被供给PMOS晶体管PM8A、PM8B的栅极端子(节点P1)。在没有第1和第2电压降压部91、92的情况下，以从第1电源电压VDD1中减去NMOS晶体管NM6A、NM6B的阈值电压VthN后的电压为上限，设定节点P1的电压V(P1)。

在NMOS晶体管NM6A、NM6B和PMOS晶体管PM8A、PM8B的阈值电压大约相等的情况下，PMOS晶体管PM8A、PM8B，其栅极和源极间的电位差被施加到大于等于阈值电压VthP。导通后，第1电源电压VDD1被供给N阱NW。

并且，即使在NMOS晶体管NM6A、NM6B和PMOS晶体管PM8A、PM8B的阈值电压不同的情况下，通过具有第1或第2电压降压部91、92中的至少任何一方，也能将节点P1的电压V(P1)充分降压，使PMOS晶体管PM8A、PM8B导通。

在图12所示的第3具体例的N阱电位控制部9C采用以下构成：在第1、第2具体例9A、9B(图9、图10)中，使用PMOS晶体管控制部控制PMOS晶体管PM8A、PM8B，使将PMOS晶体管PM9A、PM9B的栅极端子与第1电源电压VDD1连接的连接关系反转。即，在PMOS晶体管PM9C的栅极端子(节点P2)和第1电源电压VDD1之间具有NMOS晶体管NM6C和PMOS晶体管PM10C，使NMOS晶体管NM6C的栅极端子与节点N3连接。并且，PMOS晶体管PM8C、PM10C的栅极端子与节点N3连接。在此情况下，对于第1电压降压部91、第2电压降压部92，可采用与第1、第2具体例9A、9B同样的连接。即，第1电压降压部91可配置在NMOS晶体管NM6C和节点P2之间。第2电压降压部92可连接在NMOS晶体管NM6C的栅极端子和节点N3之间。

图13表示关于第3具体例9C的表示N阱电位V(NW)和节点P2的电压V(P2)对电压V(N3)的关系的波形。在不具有第1、第2电压降压部91、92的情况下，电压V(N3)小于把阈值电压VthN与第1电源电压VDD1相加后的电压，NMOS晶体管NM6C进行饱和动作。PMOS晶体管PM9C的栅极端子(节点P2)的电压V(P2)被供给有从电压V(N3)中减去阈值电压VthN后的电压，在NMOS/PMOS的两阈值电压大约相等(VthNVthP)的条件下，PMOS晶体管PM9C导通，使N阱电位V(NW)成为电压V(N3)。由于此时的电压V(N3)是第2电源电压VDD2，因而N阱电位V(NW)也为第2电源电压VDD2。

当电压V(N3)大于等于把阈值电压VthN与第1电源电压VDD1相加后的电压时，NMOS晶体管NM6C进行线性动作。第1电源电压VDD1被供给PMOS晶体管PM9C的栅极端子(节点P2)。PMOS晶体管PM9C导通，电压V(N3)，即第2电源电压VDD2被供给N阱NW。

而且，对于在具有第1、第2电压降压部91、92的情况下的作用和效果，由于与第1、第2具体例9A、9B的情况相同，因此此处说明省略。此处，根据第1电压降压部91的电压降的效果，对于电压V(N3)是大于等于把阈值电压VthN与第1电源电压VDD1相加后的电压的电压，电压V(P2)被设定成由第1电压降压部91从第1电源电压VDD1降压后的电压电平(图13、(II))，根据第2电压降压部92的电压降的效果，电压V(P2)被设定成从第1电源电压VDD1中减去由第2电压降压部92降压后的电压电平，并减去阈值电压VthN后的电压电平(图13、(I))。

如以上说明那样，根据N阱电位控制部的第1、第2具体例(图9、图10)以及第3具体例(图12)，只要具有第1电压降压部91，便可降低从NMOS晶体管NM6A至PM6C的源极端子输出的电压。

如果具有第2电压降压部92，则在NMOS晶体管NM6A至PM6C，可降低施加给栅极端子的规定的电压从第1电源电压VDD1，可降低进行饱和动作的源极端子的电压值。

通过第1或第2电压降压部91、92，可使供给节点P1、P2的电压降压到从第1电源电压VDD1中减去阈值电压VthN和降压电压后的电压。并且，由于第1电压降压部91的降压为固定电压值，因而即使在NMOS晶体管NM6A至NM6C进行线性动作的区域内，也能进行规定的电压的降压。

如果同时具有第1电压降压部91和第2电压降压部92，则可利用各个降压之和，在PMOS晶体管PM8A、PM8B、PM9C导通时，对施加给栅极端子(节点P1、P2)的电压V(P1)、V(P2)进行有效的降压。并且，无论是一同配置第1电压降压部91和第2电压降压部92，还是各自单独配置，都能取得同样的效果。

PMOS晶体管PM1(PM3)、PM5至PM7的N阱NW的电位V(NW)根据施加给节点N3(N4)的电压V(N3)(V(N4))来控制。在V(N3)(V(N4))＜VDD1+VthP的情况下，无缝偏置到第1电源电压VDD1，在V(N3)(V(N4))≥VDD1+VthP的情况下，无缝偏置到电压V(N3)(V(N4))。这样，N阱NW不会处于浮动状态。并且，在与漏极端子的接合之间也不会施加正偏置。因此，在从第1电路组3到第2电路组5的电平转换时，能可靠设定N阱NW的电位V(NW)，并且没有不需要的正偏置电流流动。能够以低消耗电流获得稳定的电路动作。

图14表示实施方式的电平转换电路1中的低侧电平转换部6的具体例。把具有第1电源电压VDD1的振幅的输入信号IN电平转换成具有偏置电压VB的振幅的信号。

输入信号IN被输入到由PMOS晶体管PM62和NMOS晶体管NM62构成的倒相器栅极、以及NMOS晶体管61的栅极端子。倒相器栅极的输出端子与NMOS晶体管NM63的栅极端子连接。NMOS晶体管NM61、NM63，其源极端子与基准电压VSS连接，并且其漏极端子各自与PMOS晶体管PM61、PM63的漏极端子连接。PMOS晶体管PM61、PM63的栅极端子与其他晶体管的漏极端子相互连接，源极端子一起根据必要通过降压部71与偏置电压VB连接。从PMOS晶体管PM63和NMOS晶体管NM63的连接点输出作了电平转换的信号。

假设输入了高电平的输入信号IN。NMOS晶体管NM61导通而使PMOS晶体管PM63的栅极端子电压成为基准电压VSS，从而使PMOS晶体管PM63导通。并且，由倒相器栅极反转的低电平信号被输入到NMOS晶体管NM63的栅极端子，NMOS晶体管NM63为非导通。因此，所输出的信号通过PMOS晶体管PM63成为偏置电压VB或者其降压电压。此处，所输出的信号被输入到PMOS晶体管PM61的栅极端子，使PMOS晶体管PM61非导通。

作为输入信号IN，假设输入了基准电压VSS的低电平信号。在此情况下，NMOS晶体管NM61为非导通，从PMOS晶体管PM63的栅极端子到基准电压VSS的路径被切断。另一方面，由于由倒相器栅极反转的高电平信号被输入到NMOS晶体管NM63的栅极端子，因而NMOS晶体管NM63导通。因此，所输出的信号通过NMOS晶体管NM63成为基准电压VSS。所输出的信号被输入到PMOS晶体管PM61的栅极端子，PMOS晶体管PM61导通，使PMOS晶体管PM63维持在非导通。

所输出的信号的高电平是偏置电压VB或者其降压电压。通过使该电压电平成为比第1电源电压VDD1高的电压电平，NMOS晶体管NM51，其栅极端子受到较低偏置，可期待伴随驱动能力提高的高速动作。

根据本发明，可提供一种半导体装置，该半导体装置通过在以第1电源电压动作的第1电路组和电压以比第1电源电压高的第2电源电压动作的第2电路组之间设置以位于第1电源电压和第2电源电压之间的电源电压动作的电平转换电路，在进行信号转换连接时，可进行不产生静态电流消耗的电平转换。

Claims

1.一种半导体装置，具有：第1电路组，作为电源在基准电压和第1电源电压之间动作；以及第2电路组，作为电源在基准电压和具有比上述第1电源电压高的电压电平的第2电源电压之间动作，其特征在于，包括：

第1导电型的电压控制型高侧元件，在上述第2电路组的输入级进行上述第2电源电压的输出控制；以及

电平转换电路，是从上述第1电路组到上述第2电路组的接口，作为电源在上述第1电源电压和上述第2电源电压之间动作，对上述电压控制型高侧元件进行导通控制；

上述电平转换电路具有：

第1导电型的电压控制型第1元件，配置在上述电压控制型高侧元件与上述第1电源电压之间，在使上述电压控制型高侧元件导通时，供给上述第1电源电压；以及

第1导电型的电压控制型第2元件，配置在上述电压控制型高侧元件和上述第2电源电压之间，在使上述电压控制型高侧元件非导通时，供给上述第2电源电压。

2.根据权利要求1所述的半导体装置，其特征在于，上述电平转换电路在上述电压控制型第1元件与上述第1电路组通过接口连接。

3.根据权利要求1或2所述的半导体装置，其特征在于，上述电平转换电路还具有：

第1导电型的电压控制型第3元件，配置在上述电压控制型第2元件和上述第1电源电压之间，在使上述电压控制型第2元件导通时，供给上述第1电源电压；以及

第1导电型的电压控制型第4元件，配置在上述电压控制型第2元件和上述第2电源电压之间，在使上述电压控制型第2元件非导通时，供给上述第2电源电压。

4.根据权利要求3所述的半导体装置，其特征在于，上述电压控制型第4元件对应上述电压控制型第1元件供给上述第1电源电压而导通，对应上述电压控制型第2元件供给上述第2电源电压而非导通。

5.根据权利要求3或4所述的半导体装置，其特征在于，上述电平转换电路在上述电压控制型第3元件中通过接口与上述第1电路组连接。

6.一种半导体装置，具有：第1电路组，作为电源在基准电压和第1电源电压之间动作；以及第2电路组，作为电源在基准电压和具有比上述第1电源电压高的电压电平的第2电源电压之间动作，其特征在于，包括：

输出PMOS晶体管，被配置在上述第2电路组的输入级，通过向栅极端子供给上述第1电源电压而导通，并且进行上述第2电源电压的输出；以及

电平转换电路，是从上述第1电路组到上述第2电路组的接口，作为电源在上述第1电源电压和上述第2电源电压之间动作，对上述输出PMOS晶体管进行导通控制；

上述电平转换电路具有：

第1PMOS晶体管，配置在从上述第1电源电压到上述输出PMOS晶体管的栅极端子的路径内，通过从上述第1电路组向栅极端子供给第1信号而控制其导通；

第2PMOS晶体管，配置在从上述第2电源电压到上述输出PMOS晶体管的栅极端子的路径内，通过向栅极端子供给上述第1电源电压而导通；

第3PMOS晶体管，配置在从上述第1电源电压到上述第2PMOS晶体管的栅极端子的路径内，通过从上述第1电路组向栅极端子供给第2信号而控制其导通；以及

第4PMOS晶体管，配置在从上述第2电源电压到上述第2PMOS晶体管的栅极端子的路径内，通过经由上述第1或第2PMOS晶体管向栅极端子供给上述第1或第2电源电压而导通或非导通；

上述第1和第3PMOS晶体管的任何一方被控制成导通。

7.根据权利要求6所述的半导体装置，其特征在于，上述第1信号和上述第2信号是相互反转的逻辑信号。

8.根据权利要求6所述的半导体装置，其特征在于，具有：

第1NMOS晶体管，配置在从上述第1PMOS晶体管到上述第2PMOS晶体管的路径中的至上述输出PMOS晶体管的栅极端子或者通向该栅极端子的分支点的路径内；以及

第2NMOS晶体管，配置在从上述第3PMOS晶体管到上述第4PMOS晶体管的路径中的至上述第2PMOS晶体管的栅极端子或者通向该栅极端子的分支点的路径内；

上述第1或第2NMOS晶体管，

其栅极端子被施加静态的规定的偏置电压；

在由上述第1或第2信号使上述第1或第3PMOS晶体管导通时导通；

在由上述第1或第2信号把上述第1或第3PMOS晶体管控制为非导通时，降低上述第1或第2NMOS晶体管的漏极端子的电压，并供给到上述第1或第3PMOS晶体管。

9.根据权利要求8所述的半导体装置，其特征在于，上述第1和第2NMOS晶体管的栅极端子与规定的偏置电压源连接。

10.根据权利要求9所述的半导体装置，其特征在于，在从规定的偏置电压源到上述第1和第2NMOS晶体管的栅极端子的路径内具有电压降压部。

11.根据权利要求10所述的半导体装置，其特征在于，上述电压降压部是二极管元件或者二极管连接的晶体管、或者是它们的多级连接或组合连接。

12.根据权利要求9至11中任意一项所述的半导体装置，其特征在于，上述规定的偏置电压源是上述第2电源电压或从外部供给的电压源。

13.根据权利要求6至12中任意一项所述的半导体装置，其特征在于，上述第1和第3PMOS晶体管与上述输出PMOS晶体管、上述第2PMOS晶体管以及上述第4PMOS晶体管相比，具有低的阈值电压。

14.根据权利要求6至13中任意一项所述的半导体装置，其特征在于，具有栅极电压控制部，该栅极电压控制部配置在上述第1和第3PMOS晶体管的各自的栅极端子处，

在施加给上述第1或第3PMOS晶体管的漏极端子的上述第2电源电压大于等于把第1规定的电压与上述第1电源电压相加后的电压的情况下，把该栅极端子的电压设定为上述第2电源电压，

在施加给上述第1或第3PMOS晶体管的漏极端子的上述第2电源电压小于把第1规定的电压与上述第1电源电压相加后的电压的情况下，把该栅极端子的电压设定为上述第1电源电压。

15.根据权利要求14所述的半导体装置，其特征在于，把第1规定的电压与上述第1电源电压相加后的电压是上述第1或第3PMOS晶体管开始导通从漏极端子侧至上述第1电源电压侧时的电压。

16.根据权利要求14所述的半导体装置，其特征在于，上述第1规定的电压是相当于上述第1或第3PMOS晶体管开始导通从漏极端子侧至上述第1电源电压侧时的上述第1或第3PMOS晶体管的阈值电压的电压。

17.根据权利要求14所述的半导体装置，其特征在于，上述栅极电压控制部具有第1栅极电压控制部，该第1栅极电压控制部，

被配置在上述第1电路组和上述第1或第3PMOS晶体管的栅极端子之间，

当把上述第1或第3PMOS晶体管的栅极端子设定为上述第2电源电压时，阻止从上述第1或第3PMOS晶体管的栅极端子向上述第1电路组施加上述第2电源电压，

当把上述第1或第3PMOS晶体管的栅极端子设定为上述第1电源电压时，使上述第1电路组与上述第1或第3PMOS晶体管的栅极端子导通。

18.根据权利要求17所述的半导体装置，其特征在于，上述第1栅极电压控制部具有：

第5PMOS晶体管，使漏极端子和源极端子与上述第1电路组侧和上述第1或第3PMOS晶体管的栅极端子侧分别连接。

19.根据权利要求17所述的半导体装置，其特征在于，上述第1栅极电压控制部具有：

第3NMOS晶体管，漏极端子和源极端子与上述第1电路组侧和上述第1或第3PMOS晶体管的栅极端子侧分别连接，栅极端子与上述第1电源电压连接。

20.根据权利要求18所述的半导体装置，其特征在于，上述栅极电压控制部具有：

第2栅极电压控制部，当上述第1或第3PMOS晶体管的栅极端子被设定为上述第2电源电压时，把上述第5PMOS晶体管的栅极端子设定为上述第2电源电压，当上述第1或第3PMOS晶体管的栅极端子被设定为上述第1电源电压时，把上述第5PMOS晶体管的栅极端子设定为小于等于上述第5PMOS晶体管开始导通的电压。

21.根据权利要求20所述的半导体装置，其特征在于，上述开始导通的电压是从上述第1电源电压中减去与上述第5PMOS晶体管的阈值电压相当的电压后的电压。

22.根据权利要求20所述的半导体装置，其特征在于，上述第2栅极电压控制部具有：

第6PMOS晶体管，其源极端子和漏极端子分别与上述第1或第3PMOS晶体管的漏极端子侧和上述第5PMOS晶体管的栅极端子侧连接，其栅极端子与上述第1电源电压连接。

23.根据权利要求22所述的半导体装置，其特征在于，上述第2栅极电压控制部具有：

第4NMOS晶体管，其漏极端子和源极端子分别与上述第1或第3PMOS晶体管的漏极端子侧和上述第5PMOS晶体管的栅极端子侧连接，其栅极端子由上述第1或第2信号或者其同相信号控制。

24.根据权利要求23所述的半导体装置，其特征在于，对上述第4NMOS晶体管的栅极端子施加上述第1电源电压或者从上述第1电源电压降压后的电压。

25.根据权利要求24所述的半导体装置，其特征在于，具有：

电压降压部，其将上述第1或第2信号或者其同相信号的电压电平降低，并把其作为上述降压后的电压来输出。

26.根据权利要求20所述的半导体装置，其特征在于，上述第2栅极电压控制部具有：

第5NMOS晶体管，其漏极端子和源极端子分别与上述第5PMOS晶体管的栅极端子侧和基准电压连接，其栅极端子由上述第1或第2信号的反转信号控制。

27.根据权利要求6至26中任意一项所述的半导体装置，其特征在于，具有N阱电位控制部，该N阱电位控制部，

在上述第2电源电压大于等于把第2规定的电压与上述第1电源电压相加后的电压的情况下，把上述第2电源电压被施加给漏极端子时的上述第1、第3、第5至第7PMOS晶体管的N阱电位设定为上述第2电源电压，

在上述第2电源电压小于把第2规定的电压与上述第1电源电压相加后的电压的情况下，把上述第2电源电压被施加给漏极端子时的上述第1、第3、第5至第7PMOS晶体管的N阱电位设定为上述第1电源电压。

28.根据权利要求27所述的半导体装置，其特征在于，上述N阱电位控制部具有：

第8PMOS晶体管，源极端子与上述第1电源电压连接，漏极端子和背面栅极端子与上述N阱连接；

第9PMOS晶体管，源极端子与上述第1或第3PMOS晶体管的漏极端子连接，漏极端子和背面栅极端子与上述N阱连接，并且栅极端子与上述第1电源电压连接；以及

PMOS晶体管控制部，与上述第8PMOS晶体管的栅极端子连接，对上述第8PMOS晶体管进行导通控制。

29.根据权利要求28所述的半导体装置，其特征在于，把第2规定的电压与上述第1电源电压相加后的电压是上述第9PMOS晶体管开始导通时的电压。

30.根据权利要求28所述的半导体装置，其特征在于，上述第2规定的电压是与上述第9PMOS晶体管的阈值电压相当的电压。

31.根据权利要求28所述的半导体装置，其特征在于，上述PMOS晶体管控制部具有：

第6NMOS晶体管，源极端子与上述第8PMOS晶体管的栅极端子连接，漏极端子与上述第1或第3PMOS晶体管的漏极端子连接，栅极端子被施加上述第1电源电压或低于上述第1电源电压的规定的电压；以及

第10PMOS晶体管，源极端子与上述第1或第3PMOS晶体管的漏极端子连接，漏极端子与上述第8PMOS晶体管的栅极端子连接，栅极端子与上述第1电源电压连接，背面栅极端子与上述N阱连接。

32.根据权利要求31所述的半导体装置，其特征在于，上述PMOS晶体管控制部还具有：

第1电压降压部，该第1电压降压部与上述第6NMOS晶体管的源极端子连接，将来自该源极端子的电压信号降压并输入到上述第8PMOS晶体管的栅极端子。

33.根据权利要求6至26中任意一项所述的半导体装置，其特征在于，具有N阱电位控制部，该N阱电位控制部把在漏极端子被施加上述第2电源电压时的上述第1、第3、第5至第7PMOS晶体管的N阱电位设定为上述第2电源电压。

34.根据权利要求33所述的半导体装置，其特征在于，上述N阱电位控制部具有：

第8PMOS晶体管，源极端子与上述第1电源电压连接，漏极端子和背面栅极端子与上述N阱连接，并且栅极端子与上述第1或第3PMOS晶体管的漏极端子连接；

第9PMOS晶体管，源极端子与上述第1或第3PMOS晶体管的漏极端子连接，漏极端子和背面栅极端子与上述N阱连接；以及

PMOS晶体管控制部，与上述第9PMOS晶体管的栅极端子连接，对上述第9PMOS晶体管进行导通控制。

35.根据权利要求34所述的半导体装置，其特征在于，上述PMOS晶体管控制部具有：

第6NMOS晶体管，源极端子与上述第9PMOS晶体管的栅极端子连接，漏极端子与上述第1电源电压连接，栅极端子被施加有施加在上述第1或第3PMOS晶体管的漏极端子上的电压或者低于该电压的规定的电压；以及

第10PMOS晶体管，源极端子与上述第1电源电压连接，漏极端子与上述第9PMOS晶体管的栅极端子连接，栅极端子与上述第1或第3PMOS晶体管的漏极端子连接，背面栅极端子与上述N阱连接。

36.根据权利要求35所述的半导体装置，其特征在于，上述PMOS晶体管控制部还具有第1电压降压部，该第1电压降压部与上述第6NMOS晶体管的源极端子连接，将来自该源极端子的电压信号降压并输入到上述第9PMOS晶体管的栅极端子。

37.根据权利要求31或35所述的半导体装置，其特征在于，上述规定的电压利用多个电源系统中的1个电源系统。

38.根据权利要求31或35所述的半导体装置，其特征在于，具有第2电压降压部，该第2电压降压部被配置在上述第6NMOS晶体管的栅极端子和上述第1电源电压或者上述第1或第3PMOS晶体管的漏极端子之间，将上述第1电源电压或者施加给上述第1或第3PMOS晶体管的漏极端子的电压电平降低，并输出上述规定的电压。