CN1271785C - 电平移位电路和半导体集成电路 - Google Patents

电平移位电路和半导体集成电路 Download PDF

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Abstract

本发明电平转换电路，由用于提供与输入信号相同相位的电平转换信号和其反相的信号的电平移位电路、响应电平移位电路的较早的输出信号的用于产生输出信号的跟随电路组成，其中由在第一电压端和第二电压端之间串联连接二个p沟道型MOS晶体管和二个n沟道型MOS晶体管的反相器电路组成跟随电路，其中一对是用作输入晶体管而剩下的晶体管对必须得到基于电平移位电路的输出的反馈才能快速响应下一个改变。

Description

电平移位电路和半导体集成电路
技术领域
本发明涉及半导体集成电路和涉及电平转换电路，而更详细，例如，涉及能够有效地用于内部信号幅度和外部信号幅度互相不同的半导体集成电路的接口电路的技术。
背景技术
根据在先技术，用于把较小幅度信号转换到较大幅度信号的电路包括图10所示的电路，例如Japanese Patent Laid-Open No.Hei 5(1993)-343979所公开的电平转换电路。图10中的电路由具有作为其电源电压的VDD(例如1.5伏)用于输入信号IN反相的反相器INVO和具有作为其电源电压高于VDD的VDD2(例如3.3伏)以及通过反相器反相产生信号/IN和预反相信号IN的闩锁电路LT组成。闩锁电路LT具有包括使二个P沟道MOSFET QPI、QP2和一个n沟道MOSFETQn1串联连接的一个CMOS反相器INV1以及使二个P沟道MOSFETQP1、QP3和一个n沟道MOSFETQn2串联连接的一个CMOS反相器INV2，而每个反相器的输出端与另一反相器中的MOSFETQP2及QP3的栅极连接的配置。
在图10的电平转换电路中，当0到1.5伏的输入信号在幅度上从低电平提升到高电平时，MOSFETQn1立即从断开状态转移到导通状态。因此，其输出信号OUT从例如可以是3.3伏的VDD2改变到大地电位(0伏)，而当输入信号IN从高电平改变到低电平时，仅在所反相的信号/IN接入MOSFETQn2使反相器INV2的输出改变到低电平和MOSFETQp2从断开状态转移到导通状态时，输出信号OUT从大地位(0伏)改变到可以为3.3伏的VDD2。
由于这个原因，根据在先技术的电平转换电路在输出信号从低电平到高电平的改变上比从高电平到低电平的改变上慢。因此，就从这样电平转换电路接收信号的电路方面来讲，应该在后信号时延上接受信号，这就造成更复杂的时延设计和信号输送占用更长时间的一些问题，妨碍提升系统速度。
发明内容
本发明的目的是提供输出信号从低电平改变到高电平和从高电平改变到低电平基本一样快的电平转换电路。
本发明的另一个目的是提供一种可以在其内具有在幅度上不同的二条信号输送通路的半导体集成电路中实现提升信号输送速度的半导体集成电路技术。
本发明的再一个目的是使提升使用其输入/输出(I/O)单元内具有电平转换电路的半导体集成电路和根据窄幅度内部信号形成并输送大幅度信号的系统的速度得以实现。
根据本发说明书中采取结合附图时的描述，发明的上述和其他的一些目的以及一些新的特点将更显而易见。
下文是在本申请书中公开的本发明典型方面的简单概要。
因而，配置是由用于提供与输入信号相同相位的电平转换信号和反相信号的电平移位电路以及响应电平移位电路的较早的输出信号产生输出信号的跟随电路组成的电平转换电路，其中跟随电路由在第一电压端和第二电压端之间使二个p沟道型MOS晶体管和二个n沟道型晶体管串联连接的反相器电路组成，它们中间一对是用作输入晶体管而剩下的成对的晶体管必须得到基于电平移位电路的输出信号的控制才能迅速响下一个改变。
根据本发明第一方面，提供了一种电平转换电路，包括：第一电路，包括用于接收具有第一信号幅度的第一信号的第一输入端、用于提供具有大于上述第一信号幅度的第二信号幅度并处于与上述第一信号相同相位的第二信号的第一输出端、和用于提供具有大于上述第一信号幅度的第二信号幅度并处于与上述第一信号相反相位的第三信号的第二输出端；以及第二电路，包括：第一p沟道型MOS晶体管、第二p沟道型MOS晶体管、第一n沟道型MOS晶体管、第二n沟道型MOS晶体管、和第三输出端，并且上述第一p沟道型MOS晶体管的源极连接第一电压端，上述第一p沟道型MOS晶体管的漏极连接上述第二p沟道MOS晶体管的源极，上述第二p沟道型MOS晶体管的漏极和上述第一n沟道型MOS晶体管的漏极连接上述第三输出端，上述第一n沟道型MOS晶体管的源极连接上述第二n沟道型MOS晶体管的漏极，上述第二n沟道型MOS晶体管的源极连接第二电压端，其中上述第二电路构成从上述第三输出端输出第四信号，该第四信号具有上述第二信号幅度的信号电平并随上述第一电路的上述第一输出端提供的上述第二信号或上述第二输出端提供的上述第三信号的信号变化而变化，其中哪个信号电平变化快就改变上述第二电路的逻辑阈值，加速上述第四信号的变化。
以上所述的方法，由于第二电路根据从第一电路提供的一些互补信号当中在信号电平变化上较快的互补信号形成输出信号，因此输出信号不仅在输入信号的前沿上而且也在输入信的后沿上能够快速变化，并且能够使具有小幅度的信号转换咸大幅度的信号和在没有牺牲信号输送速度的情况提供信号。
最好是，为了控制第二p沟道型MOS晶体管和第一n沟道型MOS晶体管，或者第一p沟道型MOS晶体管和第二n沟道型MOS晶体管可以设置一种延迟从第一电路的第一输出端提供的第二信号或者从第一电路的第二输出端提供的第三信号的延迟器。延迟器造成第二电路转移到更快响应下一步信号变化的状态而因此使得提升信号输送速度可以实现。
在进一步推荐的结构中，把根据输入到MOS晶体管的栅极端的信号使与栅极输入信号一样的信号提供到MOS晶体管的源端或漏端的电路确定为一个级，通过第一电路的第一输入端经由第二输出端到达第二电路的第三输出端的信号的电路级的数目的通过第一电路的第一输入端经由第三输出端到达第三输出端的信号的电路级的数目是相等的。这样大体上使与输入信号相同相位的信号到达第二电路所占用的时间段和与输入信号相反相位的信号到达第二电路所占用的时间段相等，使输出信号不仅在输入信号的前沿上而且也在输入信号的后没中能够快速变化才能提升具有不同幅度的一些信号的输送速度。
进一步，可以这样来配置第二电路，以使第二p沟道型MOS晶体管或第一n沟道型晶体管的状态随从第一电路提供的第二信号或第三信号中任何变化而改变。这就使得减小第二p沟道型晶体管或者第一n沟道型MOS晶体管的栅极尺寸，由此减轻在先电路上的负载而加速第二信号和第三信号的改变。
此外，作上拉用的高阻元件和作下拉用的高阻元件可以分别与第一p沟道型MOS晶体管和第二n沟道型MOS晶体管并联连接。这样就使第二电路能够具有二个逻辑阈；并且由于在输入信号从低电平改变到高电平时逻辑阈下降和在输入信号从高电平改变到低电平时逻辑阈升高所以使输入信号的变化将被进一步加速。
可以把第一p沟道型MOS晶体管的栅宽度和栅长度之间的比率调整到大于第二p沟道型MOS晶体管的栅宽度和栅长度之间的比率，并且把第二n沟道型MOS晶体管的栅宽度和栅长度之间的比率调整到大于第一n沟道型MOS晶体管的栅宽度和栅长度之间的比率。这就有可能减小用作在第二p沟道型MOS晶体管和第一n沟道型MOS晶体管上的电阻性负载的第一p沟道型MOS晶体管和第二n沟道型MOS晶体管的导通电阻，有助于进一步加速输出信号的变化。
进一步，可以设置用于逻辑反相第一信号的第一反相器，并且第一电路可以具有用于接收第一反相器的输出信号的第二输入端而由栅极端分别与第一输入端和第二输入端连接的第三n沟道型MOS晶体管和第四n沟道型MOS晶体管、源-漏通路与第三n沟道型MOS晶体管串联连接并且使栅极端连接第四n沟道型MOS晶体管的漏端的第三p沟道型MOS晶体管和源-漏通路与第四n沟道型MOS晶体管串联连接并且使栅极端连接第三n沟道型MOS晶体管的漏端的第四p沟道型MOS晶体管配置第一电路，其中使第一输出端与第四n沟道型MOS晶体管的漏端连接，使第二输出端与第三n沟道型MOS晶体管的漏端连接，和使用于逻辑反相第二信号的第二逻辑反相器与第一输出端连接。由于这样的配置使第一电路用n沟道型MOS晶体管接收第一信号及其反相信号并且启动为其输出的第二信号和第三信号高速地从低电平改变到高电平，所以加速变化信号从第一电路到第二电路的输送。
进一步，可以这样配置第二电路，使得第二p沟道型MOS晶体管或者第一n沟道型MOS晶体管的状态随从第一电路提供的第二信号或者第三信号中的变化而改变。这样的配置使减小第二p沟道型MOS晶体管或者第一n沟道型MOS晶体管的尺寸得以实现，由此减轻在先电路上的负载从而加速第二信号和第三信号的改变。
并且，为了根据从第一电路中的第一输出端输出的第二信号或者第二反相器的输出信号，不论哪个信号在信号改变是较慢的，控制第一p沟道型MOS晶体管和第二n沟道型MOS晶体管可以设置第三反相器。这样的配置使在没有延迟的情况下在从第二电路提供的第四信号改变以后把第一p沟道型MOS晶体管和第二n沟道型MOS晶体管转移到导通/关断状态并为下一步信号改变作好准备得以实现。
同样，为了根据从第一电路中的第一输出端输出的第二信号的信号改变或者从第一电路中的第二输出端提供的第三信号的信号改变，不论哪个信号改变在信号改变中是慢的，控制第二p沟道型MOS晶体管和第一n沟道型MOS晶体管或者第一p沟道型MOS晶体管和第二n沟道型MOS晶体管，可以设置延迟器。这样的配置使在没有延迟的情况下在从第二电路提供的第四信号改变以后把第一p沟道型MOS晶体管和第二n沟道型MOS晶体管或者第一p沟道型MOS晶体管和第二n沟道型MOS晶体管转移到导通/关断状态并为下一步信号变化作好准备得以实现。
进一步，同样可以这样来配置第二电路，以致使第一p沟道型MOS晶体管或者第二n沟道型MOS晶体管的状态响应从第一电路提供的第二信号或第三信号的改变，不论哪个信号改变是较快的。这就由衬底偏压效应引起第一p沟道型MOS晶体管和第二n沟道型MOS晶体管的阈值的改变，使避免在输出信号改变上减速得以实现。
根据本发明第二方面，提供了一种电平转换电路，包括：第一电路，包括用于接收具有第一信号幅度的第一信号的第一输入端、用于提供具有大于上述第一信号幅度的第二信号幅度并处于与上述第一信号相同相位的第二信号的第一输出端、和用于提供具有上述第二信号幅度并处于与上述第一信号相反相位的第三信号的第二输出端；以及第二电路，构成以上述第三输出端输出第四信号，该第四信号具有上述第二信号幅度的信号电平并随上述第一电路的上述第一输出端提供的上述第二信号或上述第一输出端提供的上述第三信号的信号变化而变化，其中哪个信号电平变化快就改变上述第二电路的逻辑阈值，加速上述第四信号的变化，其中上述第二电路具有：第一p沟道型MOS晶体管、第二p沟道型MOS晶体管、第一n沟道型MOS晶体管和第二n沟道型MOS晶体管，它们的源-漏通路串联连接在第一电压端和第二电压端之间，第一p沟道MOS晶体管的漏极和上述第一n沟道型MOS晶体管的漏极连接上述第三输出端，高电阻元件分别与上述第二p沟道型MOS晶体管和上述第二n沟道型MOS晶体管并联连接，设有延迟装置，用于延迟从上述第一电路中的上述第一输出端提供的上述第二信号或从上述第一电路中的上述第二输出端提供的上述第三信号，以控制上述第二p沟道型MOS晶体管和第一n沟道型MOS晶体管或者上述第一p沟道型MOS晶体管和第二n沟道型MOS晶体管。
由于上述的方法使逻辑阈改变以便按照信号改变方向加速第四信号的改变，所以使输出信号不仅在输入信号的前沿上而且也在输入信号的后沿上能够快速地改变，因此具有小幅度的信号能够被转换成大幅度信号并且在不牺牲信号输送速度的情况下被输送。
最理想是，第二电路可以具有在第一电压端和第二电压端之间串联连接源-漏通路的第一p沟道型MOS晶体管、第二p沟道型MOS晶体管、第一n沟道型MOS晶体管和第二n沟道型MOS晶体管，其中第一p沟道型MOS晶体管的漏和n沟道型MOS晶体管的漏与第三输出端连接，一些高电阻元件可以分别与第二p沟道型MOS晶体管和第一n沟道型MOS晶体管并联连接，为了延迟从第一电路的第一输出端提供的第二信号或从第一电路的第二输出端提供的第三信号设置控制第二p沟道型MOS晶体管和第一n沟道型MOS晶体管或者第一p沟道型MOS晶体管和第二n沟道型MOS晶体管的延迟器。
这样的配置使减小第二p沟道型MOS晶体管或第一n沟道型MOS晶体管的栅极尺寸得以实现，由此减轻在先的电路上的负载而加速第二信号和第三信号的变化。同时，使在没有延迟的情况下在从第二电路提供的第四信号改变以后把第一p沟道型MOS晶体管和第二n沟道型MOS晶体管移位到导通/并断状态并为下一步信号改变作好准备得以实现。
根据本发明第三方面，提供了一种半导体集成电路，包括：电平转换电路级，包括：第一输入端，用于接收具有第一幅度的第一信号；第二输入端，用于接收相位与上述第一信号相反具有第一幅度的第二信号；第一输出端，用于提供具有第二幅度并与上述的第一信号相位相反的第三信号，上述第二幅度大于上述第一幅度；第二输出端，用于提供具有第二幅度并与上述的第二信号相位相反的第四信号；延迟电路级，用于接收上述第四信号和具有上述第二幅度并与上述第三信号相位相反的第五信号，并且输出上述第四信号和第五信号的延迟信号；以及输出电路级，包括：第一导电类型的第一MOS晶体管，用于接收上述第四信号；第二导电类型的第二MOS晶体管，用于接收上述第五信号；第一导电类型的第三MOS晶体管，用于接收上述延迟信号，上述第三MOS晶体管的漏极连接上述第一MOS晶体管的源极；第二导电类型的第四MOS晶体管，用于接收上述延迟信号，上述第四MOS晶体管的漏极连接上述第二MOS晶体管的源极。
最好是，在与输入第二幅度信号外部端连接的I/O电路中可以设置用于把第二幅度信号转换成第一幅度信号的逆电平转换电路。这样就使从另外的器件提供的较大幅度信号能够被转换成适合内部电路的较小的幅度信号，因而被提供到内部电路。
附图说明
图1是本发明第一最佳实施例的电压增高型电平转换电路的电路图。
图2是表示在图1的电平转换电路中信号时延的时延曲线图。
图3A和3B是表示图1的电平转换电路中的输出级的操作状态的电路图。
图4是本发明第一最佳实施例的电平的转换电路的一种变换的电路图。
图5是本发明第二最佳实施例的电压增压型电平转换电路的电路图。
图6是本发明第二最佳实施例的电平转换电路的一种变换的电路图。
图7表示根据本发明的电平转换电路应用于双向缓冲器电路的典型例子的逻辑配置。
图8表示根据本发明的电平转换电路应用于输出缓冲器电路的典型例子的逻辑配置。
图9是构成输入缓冲器电路的电压降压型电平转换电路的一种例子的电路图。
图10是在先技术实施例的电压增压型电平转换电路的电路图。
图11是通过体现本发明的电平转换电路和另一体现在先技术的电平转换电路的模拟获得的输入/输出信号波形图。
图12表示在半导体芯片上构成图7中的双向缓冲器电路的各种各样的逻辑门和元件的电路设计的一种例子。
图13表示构成应用本发明的电平转换电路的一些元件的电路设计的一种例子。
最佳实施例的描述
下文将参考附图描述本发明的最佳实施例。
图1是发明的第一最佳实施例的电平转换电路的电路图。在图1中，用于表示MOSFET的符号如果用小园圈标注其栅极位置则表示p沟道MOSFET，如果没有用小园圈标注其栅极端位置则表示n沟道MOSFET。
由用于使输入信号IN反相的第一级反相器11、输入为用反相器11反相的信号/IN和预先反相信号IN的闩锁电路类型电平移位单元(stage)12。用于使在电平移位单元12的反相输出结n1侧上的信号反相的另一反相器13、输入为反相器13输出信号和在电平移位单元12的非反相输出结n2侧上的信号的反相器类型输出单元14，和用于通过延迟输出单元14的输入信号控制输出单元14的延迟单元15配置图1的电平转换电路。
反相器11具有电源电压VDD(例如1.5伏)而电平移位单元12具有比VDD高的电源电压VDD2(例如3.3伏)。在电平移位单元12后面的反相器13、输出单元14和延迟单元15的电源电压也是VDD2(例如3.3伏)，与电平移位单元12的电源电压相等。
由p沟道MOSFETQP2和n沟道MOSFETQn2串联连接的PMOS负载类型反相器INV1和P沟道MOSFETQP3和n沟道MOSFETQn3串联连接的PMOS负载类型反相器INV2组成电平移位单元12，各个反相器INV1和INV2的输出结n1和n2与其他的反相器中的p沟道MOSFETQP3和QP2的栅极端连接，并且把输入信号IN和由反相器11使其反相产生的信号/IN加到n沟道MOSFETQn2、和Qn3的栅极端。
在这个实施例中，这样来设计构成电平移位单元12的MOSFETQp2、QN2、QP3和Qn3，以使p沟道MOSFETQP2的栅宽度WP2和n沟道MOSFETQn2的栅宽度Wn2之间比率Wp；Wn2以及p沟道MOSFETQP3的栅宽度Wp3和n沟道MOSFETQn3的栅宽度Wn3之间比率Wp3；Wn3各为1∶15，即Wn2和Wn3分别大于Wp2和Wp3。这就使电平移位单元12中的输出结n1和n2的电位后沿比其前沿快。
此外，在这个实施例中当使MOSFETQp2、Qn2、QP3和Qn3在栅长度上互相相等时，比率Wp2∶Wn2和Wp3∶Wn3表示在p沟道MOSFETQP2的栅宽度Wp2与n沟道MOSFETQn2的栅宽度Wn2和在P沟道MOSFETQp3的栅宽度Wp3与n沟道MOSFETQn3的栅宽度Wn3之间在元件特性上的关系，在理论上栅宽度W和栅长度L之间比率W/L表示元件特性。所以，这种设定同样可以一方面使Qp2和Qp3之间W/L比率为1；15而另一方面使Qn2和Qn3之间W/L比率为1；15。当栅长度相等时，下面的描述将继续涉及到在栅宽度W中的比率，但是同样可以用W/L比率表示相互关系。
顺便说说，在这个实施例中为什么在nMOS上有非常大重量的情况下电平移位单元12的PMOS和nMOS之间的W/L比率是1∶15的原由是为了保证电平移位单元12的足够的D.C运行安全系数。因而，在所设计的实际电路中，对即使在电源电压波动时为了电路稳定运行估计运行安全系数来说是必需的。为了电路运行的这种稳定性，即使在比图1中的电平移位单元12内的VDD更高的电源电压VDD2的条件下PMOS和nMOS之间W/L比率被设定在1∶15。
更准确地说，在驱动PMOS的电源电压VDD2是高的而驱动nMOS电源电压VDD是低的条件下，PMOS的导通电阻是小的，相反地，nMOS的导通电阻是大的。假定PMOS和nMOS的导通电阻大体上是相等的，则导通电阻会降低不多于电平移位单元12的输出VDD2的1/2。这将不足以关断下一个单元的电路中的nMOS。所以，nMOS的导通电阻＜＜pMOS的导通电阻成为D.C运行无可置疑的必要条件。如果不满足这个必要条件，则在更糟的情况下不会使电路的输出反相，或者延迟时间将变得非常长。
虽然对这个实施例在假定VDD＝1.5伏和VDD2＝3.3伏的情况下把W/L比率预定为1∶15，但是在下一步的发生过程中将要求VDD小于1.5伏。然而，当VDD2＝3.3伏先决条件是与像在公用系统中使用的LV-TTL和PCI之类的标准接口连接时，即使过程向前推进，VDD2似乎也不大可能改变。所以，VDD2和VDD之间差别将来可能扩大，但是即使这种期望果然成真，本发明还将保持现行的状态。
由p沟道MOSFETQp4和n沟道MOSFETQn4配置用于使在电平移位单元12的反相输出结n1侧上的信号反相的反相器13，并且这样设定反相器13，使p沟道MOSFETQp4的栅宽度Wp4和n沟道MOSFETQn4的栅宽度Wn4之间比率Wp4∶Wn4将显著倾向于Wp4多于Wn4，例如8∶1。这样配置反相器13导致输出在前沿比在后沿快。
通过二个p沟道MOSFETQp5及QP6和二个n沟道MOSFETQn5及Qn6的源-漏通路的串联连接并把电平移位单元12的非反相输出结n2侧上的信号和由反相器13把在反相输出结n1侧上的信号反相产生的信号加到Qp6和Qn5的栅极端来配置输出单元14。因而，输入到MOSFETQp5和Qn5的栅极端的信号处于相同的相位，造成以互补方式的MOSFETQp6和Qn5导通/关断控制。电路的输出端OUT与这样的输出单元14中的输出结n4连接。
把延迟单元15的输出信号加到MOSFETQp5和Qn6的栅极端，并且用从Qp6的关断或导通起的一个小延迟导通或关断Qp5。因此当导通Qp6时，Qp5被关断，而当Qp6被关断时Qp5被导通。用从Qn5的关断起的一个小延迟导通Qn6。MOSFETQp11和Qn11分别与MOSFETQp5和Qn6并联连接，在整个工作时间栅极端分别与大地电位VSS和电源电压VDD2保持连接的QP11和Qn11起具有比Qp5和Qn6的电阻高的高电阻元件作用。
虽然没有必要作这样限制，但是这样来设计构成输出单元14的p沟道MOSFETQp6的栅宽度Wp6，使其对电平移位单元12中的p沟道MOSFETQp2和Qp3的栅宽度Wp2的比率，即Wp6∶Wp2，大约为10∶1。另一方面，把构成输出单元14的n沟道MOSFETQn5的栅宽度Wn5对构成电平移位单元12的n沟道MOSFETQn2和Qn3的栅宽度Wn2的比率，即Wn5∶Wn2，将预定为大约1∶3。
把作高电阻用的MOSFETQp11的栅宽度Wp11和Qp5的栅宽度Wp5之间的比率，即Wp11∶Wp5，预定为大约1∶10，并且把作高电阻用的MOSFETQn11的栅宽度Wn11和Qn6的栅宽度Wn5之间的比率，即Wn11∶Wn6，也预定为大约1∶10。进一步，把与Qp11并联的MOSFETQp5的栅宽度Wp5和与Qp11串联的Qp6的栅宽度Wp6之间的比率，即Wp5∶Wp6，预定为大约2∶1，并且把与Qn11并联的MOSFETQn6的栅宽度Wn6和与Qn11串联的Qn5的栅宽度Wn5之间的比率，即Wn6∶Wn5，预定为大约2∶1。
由串联连接源-漏通路的二个p沟道MOSFETQp9及Qp10和二个n沟道MOSFETQn9及Qn10组成延迟单元15；把与输入到输出单元14中的MOSFETQn5栅极端的信号相同的信号输入到Qp10和Qn9的栅极端，并且把与输入到输出单元14中的MOSFETQp6栅极端的信号相同的信号输入到使较慢的信号反相的Qp9和Qn10的栅极端以控制输出单元14中MOSFETQp5和Qn6的栅极端。
这样就使构成输出单元14的p沟道MOSFETQp5和n沟道MOSFETQn6得到以互补方式的导通/关断控制。进一步，当为了导通MOSFETQn5把输出单元14的输入信号改变到高电平而把输出从高电平改变到低电平时，p沟道MOSFETQp5被导通而在一个小延迟的情况下关断n沟道MOSFETQn6；输出端OUT经由Qn5和Qn11被固定到大地电位。另一方面，当为了导通MOSFETQp6把输出单元14的输入信号改变到低电平而把输出从高电平改变到低电平时，p沟道MOSFETQp5被关断而在一个小延迟的情况下导通n沟道MOSFETQn6；输出端OUT经由Qp6和Qp11被固定到电源电压VDD2。
在采用如上所述的发明的电平转换电路中，一旦根据输出单元14中的MOSFETQp6和Qn5的导通/关断确定输出端OUT的电位，延迟单元15迅速把输出单元14中的MOSFETQp5和Qn6转移到与Qp6和Qn5相反的导通/关断状态，而因此使输出单元14能够处于立即可以响应下一步输入信号改变的状态。
此外，在图1所示的实施例中，由于延迟单元15的输出d随输入到输出单元14中的MOSFETQp6和Qn5的栅极端的信号a或c的不同而改变，不论那个信号是较慢改变的，因此为了如图2所示那样控制输出单元14的MOSFETQp5和Qn6的栅极端，由四个呈串联形式的MOSFETQp9、Qp10、Qp9和Qn10配置延迟单元15。然而，如果输入到输出单元14中的或是MOSFETQp6或是Qn5的栅极端的信号，例如输入到Qn5的栅极端的信号，是较慢改变到低电平或者改变到低电平的时延差异是小的，则或是Qp9或是Qp10可以被省去以减小电路设计面积。同样，或是Qn9或是Qn10可以被省去，取决于时延。
下文将描述如图1所说明的采用本发明的电平转换电路的运行。
首先将考虑输入信号IN从低电平改变到高电平的情况。当在上述状况中输入信号是处在低电平上时，输出单元14中的n沟道MOSFETQn5处在关断状态而p沟道MOSFETQp6处在导通状态；延迟单元15的输出处在高电平以使输出单元14中的n沟道MOSFETQn6导通而使p沟道MOSFETQp5关断。因此，输出单元10处于经由处于导通状态的p沟道MOSFETQp11和Qp6给出高电平输出的状态。
当在这样的状态中输入信号IN从低电平改变到高电平时，因为在电平移位单元12中n沟道MOSFETQn2具有比p沟道MOSFETQp2大的栅宽度，所以输出结n1迅速从高电平改变到低电平。这种在电位上的变化以很少延迟的时延经由反相器13被提供到输出单元14中的MOSFETQn5的栅极端，并且使Qn5从关断状态转移到导通状态。然而，当p沟道MOSFETQp4具有比反相器13中的n沟道MOSFETQn4大的栅宽度时，逻辑阈接近VDD2并且迅速发生从低电平改变到高电平，那时在反相器13中的延迟时间相当短。因此，输出迅速从高电平改变到低电平。
另一方面，比Qn2的导通稍靠后由用于使输入信号IN反相的反相器11的输出信号关断电平移位单元12中的n沟道MOSFETQn3。然后通过输出结n1的电位改变到低电平比较迅速地开始p沟道MOSFETQp3从关断状态到导通状态的转移。然而，由于p沟道MOSFETQp3在栅宽度上比n沟道MOSFETQn3窄小，因此输出结n2的从低电平改变到高电平比输出结n1的从高电平改变到低电平稍慢。这种电位改变被立即提供到输出单元14中的MOSFETQp6的栅极端以使Qp6从导通状态，转移到关断状态。
如上所述，提供电平移位单元12的正相位侧的信号经由电平移位单元12和反相器13被提供到输出单元12的nMOS，而提供电平移位单元12的负相位侧的信号经由反相器11和电平移位单元12被提供到输出单元14的pMOS。由于像这样把相当于二个反相器单元的延迟传给每个输出单元，所以在两侧上的一些信号大体上在同一时间到达。换言之，虽然作为一种逻辑操作的情况把反相器13配置在不是在电平移位单元12的正相位侧而是在电平移位单元12的负相位侧上是可以实现的，但是如果反相器是这样配置的，则提供电平移位单元12的正相位侧的信号将被延迟三个反相器单元的等效量，而提供电平移位单元12的负相位侧的信号将被延迟只是一个反相器单元的等效量，引起在延迟时间方面的不平衡。如果输出单元14的pMOS侧和nMOS侧具有大体上相同的负载驱动力，则将由较慢信号调节电路的运行速度，但是这不是本实施例的情况。
而且，当这样来设定使用本发明的电平转换电路，以使n沟道MOSFETQn2和p沟道MOSFETQp2之间栅宽度比率Wp2∶Wn2为1∶15，即Wn2比Wp2大时，在结n1上信号从高电平改变到低电平比图10所示的常规电平转换电路中的快。所以，虽然有反相器13，但是输出仍以可与常规电平转换电路相比的速度下降到低电平。而且，当反相器13的逻辑阈设定得高时，反相器13内的延迟时间是非常短的。
此外，当输出单元14的输入从高电平改变到低电平而使输出信号从低电平转换到高电平时，如图3(A)所示，具有较大栅宽度的p沟道MOSFETQp5被导通而n沟道MOSFETQn6被关断，并且因为作高电阻用的MOSFETQn11在栅宽度上较窄，所以使输出单元14的整个逻辑阈朝比在Qp5和Qn6都导通时更高侧方向移位。因此，加速输出从低电平到高电平的转换。
下一步将描述输入信号IN从高电平改变到低电平的情况。当在前面的状态中输入信号IN处于高电平时，输出单元14中的n沟道MOSFETQn5处在导通状态而p沟道MOSFETQp6处在关断状态；为了关断输出单元14中的n沟道MOSFETQn6和为了导通p沟道MOSFETQp5，延迟单元15的输出处在低电平。因此，输出单元14处在经由处于导通状态的n沟道MOSFETQn5和Qn11给出低电平输出的状态。
在以上所述的状况中当输入信号IN从高电平改变到低电平时，使栅极端输入由反相器11反相的信号/IN的n沟道MOSFETQn3从关断状态转移到导通状态。由于n沟道MOSFETQn3具有比电平移位单元12中的p沟道MOSFETQp3更大的栅宽度，因此输出结n2迅速地从高电平改变到低电平。但是，通过用反相器11延迟使输出结n2从高电平到低电平的改变比输出结n1从高电平到低电平的改变慢。然而，在输出结n1从高电平到低电平的改变经由反相器13被提供到输出单元14的同时，输出结n2从高电平到低电平的以上所述的改变经由反相器13被迅速地提供到输出单元14，导致它们之间大体上相等的输送时间段。
另一方面，当输入信号IN从高电平改变到低电平时使电平移位单元12中的n沟道MOSFETQn2从导通状态转移到关断状态。通过用反相的输入信号/IN使n沟道MOSFETQn3从关断状态转移到导通状态使p沟道MOSFETQp2随输出结n2改变到低电平而从关断状态转移到导通状态。然后当p沟道MOSFETQp2在栅宽度上比n沟道MOSFETQn2窄时，因为如以上所指出的那样，输出结n2从高电平改变到低电平是比较快的，所以比较慢地但不是非常慢地发生输出结n1从低电平改变到高电平。为了使Qn5从导通状态转移到关断状态，把输出结n1的电位改变经由反相器13以稍有延迟的时延提供到输出单元14中的MOSFETQn5栅极端。
当如以上所指出的那样，输出从低电平改变到高电平时，在有轻微延迟的情况下延迟单元15关断输出单元14中的p沟道MOSFETQp5和导通n沟道MOSFETQn6，并由此使输出单元立即响应下一步输入信号从低电平改变到高电平。因而在输入信号从低电平到高电平的改变的初期，电流流过由在前面的信号导通的n沟道MOSFETQn6，并且输出电位快速地朝大地电位方向改变，当这种改变进行到一定程度时，关断Qn6，而此后通过起电阻作用的MOSFETQn11固定输出电位。反方向操作同样是理想的。
此外，如以上所指出的那样，由于这样来设定使用本发明的电平转换电咱以使在电平移位单元12的非反相输出结n2侧上产生信号的p沟道MOSFETQp3的栅宽度和n沟道MOSFETQn3的栅宽度之间具有1∶15的Wp3∶Wn3比率，即Wn3大于Wp3，因此在结n2上从高电平到低电平的信号改变比在图10所示的常规电平转换电路中的快。同样，当输出单元14的输入从低电平改变到高电平以使输出信号从高电平转换到低电平时，具有较大栅宽度的p沟道MOSFETQp5是关断的并且n沟道MOSFETQn6是关断的，如图3(B)所示。由于作高电阻用的MOSFETQp11在栅宽度是较窄的，所以使输出单元14的整个逻辑阈朝Qp5和Qn6两者都导通时的下侧方向转移。因此，加速输出从高电平到低电平的转换。
即使通过反相器13发生从电平移位单元12中的反相的输出结n1到输出单元14的信号输送，用这样的反相器13的延迟也是与用在电平移位单元12的负相位侧上的信号输送线路上的反相器11的延迟大致相等的。因此，如用图11中的虚线所指出的那样，这样的电平转换电路的输出提升到高电平比在常规电平转换电路中的快。通过模拟以上所述的使用发明的电平转换电路和使用在先技术的电平转换电路获得图11所示的波形。
图4是图1所示的电平转换电路的一种变换的电路图。在图4的电平转换电路中，把在图1的电平转换电路中p沟道MOSFETQp5和Qp11对输出单元14的Qp6的连接关系倒过来，并且也把n沟道MOSFETQn6和Qn11对Qn5的连接关系倒过来。
对图1所说明的电路中，为了防止源-漏区之间的Pn结和每个MOSFET的势阱区偏离允许漏泄电流流动的正方向，使p沟道MOSFETQp5和Qp6中的n型势阱区的电位保持在VDD2，芯片中最高电平，并且使n沟道MOSFETQn5和Qn6中的P型势阱区的电位保持在大地电位水平，芯片中最低。为此，通过由Qp5的导通电阻造成的电位下降使作驱动用的MOSFETQp6的源电位降低。相反，Qn5的势阱电位变得比源电位低。
因此，势阱电位的反馈偏压效应增大Qp5和Qn6的阈值。所以，如果p沟道MOSFETQp5和Qp6是一样尺寸的(栅宽度)，n沟道MOSFETQn6和Qn5也是一样尺寸的，则对由图1中如图所示的对应的互相关系被倒过来的Qp5和Qp11对Qp6的连接关系以及Qn6和Qn11对Qn5的连接关系来说是最可取的，因此作驱动用的MOSFETQp6的源与电源电压VDD2连接和Qn5的源与接地点连接。
然而，注意到对于图1的电路来说因为Qp5的栅宽度Wp5设定得比Qp6的栅宽度Wp6大和Qn6的栅宽度Wp6设定得比Qn5的栅宽度Wn5大，所以图1所示的连接关系是理想的。如果在照原来样子保持在尺寸上的这些相互关系的情况下，把Qp5和Qp11对Qp6的连接关系倒过来以及也把Qn6和Qn11对Qn5的连接关系倒过来，则在尺寸上较大的Qp5和Qn6中源-漏和势阱之间的寄生电容将是较大的。由于这个原因，随着作驱动用的MOSFETQp6和Qn5的负载电容以及信号改变相应地放慢下降，Qp5和Qn5的源-势阱寄生电容以及漏-势阱寄生电容两者都逐渐变得明显。
当Qp5和Qp11对Qp6的连接关系以及Qn6和Qn11对Qn5的连接关系是如图1所示时，Qp5和Qn6的源与电源电压连接，由于作驱动用的MOSFETQp6和Qn5的负载电容和信号改变比连接关系处于其他方式时快，所以结果是只有Qp5和Qn6的漏-势阱寄生电容是明显的。而且，如参照图1所示的实施例所描述的那样，哪里作驱动用的MOSFETQp6和Qn5在尺寸(栅宽度)上越小，栅极电容就变得小，终于造成更小的用于以上所述的电路负载电容，而Qp5和Qn6的较大尺寸(栅宽度)会降低导通电阻而因此便于较快的运行。
图5说明本发明第二最佳实施例的另一种电平转换电路。由用于使输入信号反相的反相器11、输入是由反相器11反相产生的信号/IN和预反相信号IN的闩锁电路类型电平移位单元12、用于使电平移位单元12中的反相的输出结n1侧上的信号反相的反相器13、输入是反相器13的输出信号和电平移位单元12中的非反相的输出结n2侧上的信号的推挽类型输出单元14、用于为把反馈加到输出单元14而延迟输出单元14的输出信号的延迟单元15，以及用闩锁输出单元14中的输出结n4的信号的输出闩锁单元16配置图5所示的电平转换电路。由于反相器11、电平移位单元12和反相器13具有与在图1所示的实施例中的它们的相应的对应物相同的配置，所以省去它们的详细描述。
由串联连接的二个p沟道MOSFETQp5及Qp6和二个n沟道MOSFETQn5及Qn6组成输出单元14，把在电平移位单元12中的非反相的输出结n2侧上的信号和由在反相的输出结n1侧上用反相器13反相信号产生的信号加到Qp和Qn5的栅极端。电路的输出端OUT与以上所述的输出单元14的输出结n4连接，并且使在这种输出单元14的输出结n4上的电位中的任何改变立即反映在输出端OUT。把延迟单元15的输出信号施加于MOSFETQp6和Qn5的栅极端。比Qp6稍后使Qp5转移到与Qp6的导通/关断状态相反的导通/关断状态，并且比Qn5稍后使Qn6移位到与Qn5的导通/关断状态相反的导通/关断状态。
这样来设计构成输出单元14的p沟道MOSFETQp6的栅宽度Wp6，使其对电平移位单元12中的p沟道MOSFETQp2和Qp3的栅宽度Wp2的比率，即Wp6∶Wp2，大约为10∶1。另一方面，使构成输出单元14的n沟道MOSFETQn5的栅宽度Wn5对构成电平移位单元12的n沟道MOSFETQn2和Qn3的栅宽度Wn2的比率，即Wn5∶Wn2，预定为约1∶3。
由级联连接的二个反相器INV4和INV5组成延迟单元15，为了用与输出单元14的输出信号相同的相位上的信号把反馈施加于构成输出单元14的p沟道MOSFETQp5和n沟道MOSFETQn6的栅极端，延迟输出单元14的输出。所以，使构成输出单元14的p沟道MOSFETQp5和n沟道MOSFETQn6必须得到互补方式的导通/关断控制，结果是，比输出单元14的输出信号改变到高电平稍靠后，导通n沟道MOSFETQn6和关断p沟道MOSFETQp5。同样，比输出单元14的输出信号改变到低电平稍靠后，关断n沟道MOSFETQn6和导通p沟道MOSFETQp5。
因而，当为了关断p沟道MOSFETQp6和为了导通n沟道MOSFETQn5，输出单元14的输入信号改变到高电平时，输出改变到低电平，通过关断Qn6和输出结n4转变到高阻抗继之以短暂的时间滞后。同样，当为了导通p沟道MOSFETQp6和为了关断n沟道MOSFETQn5，输出单元14的输入信号改变到低电平时，输出改变到高电平，通过关断Qp5和输出结n4转变到高阻抗继之以短暂的时间滞后。
即使如上所述的那样输出单元14的输出结n4具有高阻抗的特征，但是在紧接前面的状态中输出单元14的输出电位通过闩锁输出单元16的前锁定保持输出端OUT的电位状态。而且，一旦确定输出单14的输出电位，通过延迟单元15使输出单元14中的MOSFETQp5和Qn6迅速转移到与Qp6和Qn5的导通/关断状态相反的导通/关断状态。结果，输出单元14由此能够立即响应下一步输入信号的改变。
由用于使输出单元14的输出信号反相的CMOS反相器INV6和用于进一步使反相器INV6的输出反相的CMOS反相器INV5配置输出闩锁单元16，当反相器INV5的输出结n5与电路的输出端OUT连接时以与输出单元14的输出信号相同的相位输送信号，并且即使输出单元14的输出结n4处于高阻抗状态，在紧接前面的状态中也保持输出单元14的输出电位状态。形成在驱动功率，即栅宽度，上比构成输出单元14的MOSFETQp5和Qn5小的构成第一级反相器INV6的MOSFETQp8和Qn8，因此当驱动输出单元14以使输出单位14的输出结n4反相时，输出闩锁单元16中的输出结n5的电位也被反相。
下一步将描述如图5所说明的使用该发明的电平转换电路的运行。
首先将考虑输入信号IN从低电平改变到高电平的情况。当在前面的状态中输入信号处于低电平时，输出单元14中的n沟道MOSFETQn5处在关断状态而p沟道MOSFETQp6处在导通状态；为了导通输出单元14中的n沟道MOSFETQn6和为了关断p沟道MOSFETQp5，延迟单元15的输出处于高电平。因此，虽然输出单元14处在高阻抗状态，但是因为输出闩锁电路16锁定紧接输出结n4改变以后的输出状态所以输出保持在高电平。
在这样的状态中当输入信号从低电平改变到高电平时，因为在电平移位单元12中n沟道MOSFETQn2具有比p沟道MOSFETQp2大的栅宽度，所以输出结n1迅速从高电平变化到低电平。这样的在电位上的变化经由反相器13以稍有延迟的时延提供到输出单元14中的MOSFETQn5的栅极端，并且Qn5从关断状态转移到导通状态。
另一方面，比Qn2导通稍靠后由用于使输入信号IN反相的反相器11的输出信号导通电平移位单元12中的n沟道MOSFETQ3。然后在输出结n1的电位改变到低电平期间比较迅速地开始p沟道MOSFETQp3从关断状态到导通状态的转移。然而，由于p沟道MOSFETQp3在栅宽度上比n沟道MOSFETQn3窄，所以输出结n2从低电平到高电平的改变稍比输出结n1从高电平到低电平的改变慢。这样的电位改变立即被提供到输出单元14中的MOSFETQp6的栅极端以使Qp6从导通状态转移到关断状态。因此，输出迅速从高电电平改变到低电平。
如上所述，把提供电平移位单元12的正相位侧的信号经由反相器13提供到输出单元14的nMOS，而把提供电平移位单元12的负相位侧的信号经由反相器11提供到输出单元14的pMOS。由于把相当于一个反相器单元的延迟供给每个输出单元14的MOS，所以在两侧上的信号大体上在同一时间到达。而且，当这样来设计使用该发明的电平转换电路以使n沟道MOSFETQn2和p沟道MOSFETQp2之间的栅宽度比率Wp2∶Wn2为1∶15，即Wn2大于Wp2时，信号改变比在图10所示的常规电平转换电路中的信号改变快。所以，在相反相器13的情况下，以可与常规电平转换电路相比的速度发生输出下降到低电平。
下一步将描述输入信号从高电平改变到低电平的情况，在前面的状态中当输入信号处在低电平时，输出单元14中的n沟道MOSFETQn5处于导通状态而p沟道MOSFETQp6处于关断状态；为关断输出单元14中的n沟道MOSFETQn6和为导通p沟道MOSFETQp5，延迟单元15的输出处在低电平。结果，输出单元14处于高阻抗状态，但是因为紧接输出结n4改变到低电平以后的输出状态被输出闩锁电路16锁定所以使输出保持在低电平。
在这样的状态中当输入信号从高电平改变到低电平时，使端被输入由反相器11反相的信号/IN的n沟道MOSFETQn3从关断状态转移到导通状态。由于n沟道MOSFETQn3具有比电平移位单元12中的p沟道MOSFETQp3大的栅宽度，因此输出结n2迅速从高电平改变到低电平。然而，通过用反相器11延迟，输出结n2从高电平到低电平的改变比输出结n1从高电平到低电平的改变慢。此外，在输出结n1从高电平到低电平的改变经由反相器13被提供到输出单元14同时，使这种输出结n2从高电平到低电平的改变迅速地经由反相器13提供到输出单元14，造成两者之间大体上相等的输送时间段。
另一方面，当输入信号IN从高电平改变到低电平时使电平移位单元12的n沟道MOSFETQn2从导通状态转移到关断状态。通过用反相的输入信号/IN使n沟道MOSFETQn3从关断状态转移到导通过状态使p沟道MOSFETQp2随输出结n2改变到低电平而从关断状态转移到导通状态。然后当p沟道MOSFETQp2在栅宽度上比沟道MOSFETQn2窄时，因为如以上所指出的那样，输出结n2从高电平改变到低电平是比较快的，所以比较慢但不是非常慢地发生输出结n1从低电平改变到高电平。
为了使Qn5从导通状态转移到关断状态，把输出结n1的电位改变经由反相器13以稍有延迟的时延提供到输出单元14中的MOSFETQn5的栅极端。然而，因为在栅宽度上使p沟道MOSFET设计得比n沟道MOSFETQn4大所以反相器13的输出改变得比较快，并且迅速发生从输出结n1到输出单元14中的MOSFETQn5的端的信号输送。结果，在输出单元14中的输出结n3上的电位，即电压，迅速地从低电平改变到高电平。
当输出如以上指出的那样从低电平改变到高电平时，延迟单元15以轻微的延迟关断输出单元14中的p沟道MOSFETQp5和导通n沟道MOSFETQn6，并且输出单元14由此处于高阻抗状态。与此同时，用闩锁输出电路16锁定输出单元14的电位以使输出保持在高电平状态。
如以上所指出的那样，由于这样来设计使用该发明的电平转换电路以致在电平移位单元12中的非反相的输出结n2侧上产生信号的p沟道MOSFETQp3和n沟道MOSFETQn3的栅宽度之间具有1∶15的Wp3∶Wn3比率，即Wn3大于Wp3，信号改变比在图10所示的常规电平转换电路快。除此以外，虽然经由反相器13发生从反相的输出结n1到输出单元14的信号输送，但是这种电平转换电路的输出向高电平的提升是比常规电平转换电路中的快，因为用反相器13的延迟与用在电平移位单元12中的负相位侧的信号输送线路上的反相器11的延迟大致是相等的。
图6是图5所示的电平转换电路的一种变换的电路图。在图6的电路中，用n沟道MOSFETQn5′和Qn6′代替在图5的电路中构成输出单元14的p沟道MOSFETQp5和Qp6，并且为了驱动MOSFETQn5′和Qn6′在电平移位单元12中的非反相的输出结n2和输出单元14之间还设置反相器17。进一步，为了由n沟道MOSFETQn5′和Qn6′产生的信号能够使输出闩锁单元16反相到与用Qn5和Qn6的逻辑反相的逻辑状态(输出在低电平)，MOSFETQn5′的漏端与输出闩锁单元16中的CMOS反相器INV5的输入端连接。本实施例的配置在其他各个方面是与图3的电路一样的。这样使用本发明的电平转换电路也具有比常规电平转换电路快的输出信号提升的优点。
图7说明一种根据该发明的电平转换电路应用于双向缓冲器电路的例子的配置。图7所示的双向缓冲器电路适用于设计成能含有其内部电路在例如1.5伏的电源电压时运行和经由LV-TTL电平，例如0伏到3.3伏的接口向其他一些LSI输送信号和从其他一些LSI接收信号的半导体集成电路。
在图7中，标记数词21a和21b表示逻辑电路；22a和22b表示参照较早引用的实施例描述的电压增压型电平转换电路；23表示外部电路；在电源电压VDD2和接地点之间串联连接的作输出用的24a MOSFET和24b MOSFET；以及25a一直到25d表示用于产生控制作输出用的MOSFET24a和24b的栅极的信号的逻辑门电路。由电平转换电路22a和22b、作输出用的MOSFET24a和24b以及逻辑门电路25a到25d配置三态输出缓冲电路。标记数词30表示由电压减压型电平转换电路组成的输入缓冲器电路；和21c表示内部电路。
从内部电路输出的数字信号被输入到电平转换电路24a和24b当中的24a，并且NOR(或非)门25a的输出信号被输入到24b以便提供从内部电路提供的数字启动信号EN和从外部端(未表示出)提供的测试启动信号或诸如此类的逻辑和。内部电路21a和21b以及NOR门25a的电源电压为VDD(例如1.5伏)，而其输出信号的幅度范围从0伏到VDD。
电平转换电路22a和22b的电源电压为VDD2(例如3.3伏)，而分别接收部电路21a和21b的在幅度上0伏到VDD的输出信号的逻辑门25b、25c和25d的电源电压以及NOR门25a的电源电压和使其转换到在幅度上0伏到VDD2的信号的电源电压也为VDD2。
在这个实施例的输出缓冲器中，当或是数字启动信号EN或是测定启动信号TEN被移位到低电平时，把控制信号施加于作输出用的MOSFET24a和24b的栅极端以便MOSFET24a和24b截断不考虑的来自内部电路21b的数字信号DT，并且这样就使外部端23处于高阻抗状态。另一方面，当数字启动信号EN和测试启动信号两者都被移位到高电平时，为响应来自内部电路21b的数字信号DT，作输出用的MOSFET24a和24b其中之一被导通而另一个被关断，并且这样就使VDD2或者大地电位(0伏)提供到外部端23。
当例如连接本实施例的双向缓冲器的外部端进一步与外部总线或诸如此类连接时测试启动信号TEN被用于置本实施例的输出电路于高阻抗状态，于是信号将进入另一个与那条外部总线连接的半导体集成电路。在图7所示的实施例中，在逻辑门25c和25d与作输出用的MOSFET24a和24b的栅极端之间配置电平转换电路22a和22b也是可以行得通的。然而，在元件尺寸上当作输出用的MOSFET24a和24b是大的，用于驱动MOSFET24a和24b的栅极的前面电路的构成元件也必须是大的。所以如图7那样在紧靠作输出用的MOSFET24a和24b前面配置逻辑门25b到25d比紧靠作输出用的MOSFET24a和24b前面配置含有许多构成元件的电平转换电路22a和22b更为可取，因为这样才占有较少的空间。
图8表示把根据发明的电平转换电路应用于一种输出缓冲器电路的典型例子的逻辑配置。然而图7的电路是双向缓冲器，图8的这种电路是非双向缓冲器。没有或是将允许或是将阻止数字信号DT的输出的启动信号EN，而且从内部电路21提供的数字信号通常进入到分别设置匹配的MOSFET24a和24b的电平转换电路。
为响应测试启动信号TEN进一步在电平转换电路22a及22b与作输出用的MOSFET24a和24b之间设置用于允许或者阻止电平转换电路22a及22b的输出信号向作输出用的MOSFET24a和24b的栅极端的提供的逻辑门25c和25d。还设置用于把测试启动信号TEN、一种和内部信号一样的低幅度信号，转换到高幅度信号并使其进行逻辑门25c和25d的第三电平转换电路22c。然而，由于这种第三电平转换电路22c不需要高速度地运行，因此第三电平转换电路22c可以只采用图1所示的电平转换电路中的第一部分。顺便说说，为了完成类似的控制，这种第三电平转换电路22c的输出信号通常被提供到与另一外部端(未表示出)连接的任何别的输出缓冲器电路。通过使用一些较大的构成元件或其他方法把电平转换电路22a和22b集成到信号电路也是可以行得通的。而且，在这个实施例中，在逻辑门25c和25d与作输出用的MOSFET24a和24b的栅极端之间也可以配置电平转换电路。
图9表示用于由设置在图7的双向缓冲器电路中的电压减压型电平转换电路组成的输入缓冲器30的电路系统特定例子。如图7所说明的那样，输入缓冲器30是由用于接收从外部端23进来的输入信号IN的第一级CMOS反相器31、用于使CMOS反相器31的输出反相的第二级CMOS反相器32和由用于在其栅极端上接收反相器31及32的输出的二个串联的n沟道MOSFETQn31及Qn32组成的反相器33配置的。用可以为3.3伏或诸如此类与外部接口电平相匹配的电源电压VDD2启动反相器31和32，和用可以为1.5伏或诸如此类与内部电源电压相等的电源电压VDD启动第三组反相器33，并且使从外边进来的0到3.3伏幅度的信号转换成用于提供到内部电路21c的0到1.5伏幅度的信号。
图12表示构成图7的双向缓冲器电路的各种各样逻辑门和元件在半导体芯片上的布局例子。在图12中，与图7相同的标记符号指定的方框分别表示与图7相同的逻辑门和元件。图12所说明的布局使得平行设置高低一般齐的许多I/O焊接点、双向缓冲器电路与焊接区相匹配和按照避免任何的空间浪费的这种排列是可以实现的。
图13表示构成图12所示的方框当中应用本发明的电平转换电路22a和22b的元件的布局例子。在图13中，实线表示由金属例如铝薄层组成的布线；二点划线表示由多晶硅层或诸如此类组成的栅电极；虚线表示构成MOSFET的源-漏区的扩散层。
没有元件的中心部分是电源线(未表示出)的布线面积，通过应用多层布线技术形成连接一些n沟道MOSFET、一些p沟道MOSFET等等的布线。在图13中，在中央布线面积中表示的布线仅是部分的而不是所有的布线。虽然在图13中省略图1中的Qp9，但是图13中的符号表示形成构成电路的带有与图1中相同标记符号和与图1中相同的元件的部分。
如参照图1所示的实施例所描述的那样，把MOSFETQn2、Qn3、Qp5、Qp6和Qn6在栅宽度上设计得比其他元件稍大。当栅宽度较大的MOSFET在半导体衬底上放样时，一直线排列栅电极的尝试将造成在一个方向上元件形状非常长，并且在那里内部电路将是由栅阵列或诸如此类配置的，栅阵列部分将与势阱区很难相容，而且I/O缓冲器电路的势阱区将必须设计成与栅阵列部分分开。
因此，在这个实施例中，把在I/O缓冲器电路部分中的元件势阱区与栅阵列部分共同一起设计通过并行地分开和排列像MOSFETQn2、Qn3、Qp5、Qp6和Qn6之类在栅宽度上较大的元件更容易确保相容性。在分开栅电极时，分离每个分开的栅电极中的源-漏区扩散层是可以想得到的，但是分离扩散层同样会引起面积利用率上的下降。所以在这个实施例中，把像MOSFETQn2、Qn3、Qp5、Qp6和Qn6之类在栅宽度上较大的元件更容易确保相容性。在分开栅电极时，分离每个分开的栅电极中的源-漏区扩散层是可以想得到的，但是分离扩散层同样会引起面积利用率上的下降。所以在这个实施例中，把像MOSFETQn2、Qn3、Qp5、Qp6和Qn6之类在宽度上较大的元件设计成即使它们的栅电极被分开但是它们的扩散层不分开。
另外在这个实施例中，对像Qp2、Qp4、Qn4、Qn11和Qp11之类在栅宽度上比较小的元件来说，在它们的各个有规律的配对物的附近设置栅电极被分开的备用MOSFETQp2′、Qp4′、Qn4′、Qn11′和Qp11′。MOSFETQp2、Qp4、Qn4、Qn11和Qp11当中，使Qp2、Qp4的栅宽度Wp2以例如1∶15的比率小于分别与其成地对的MOSFETQn2和Qn3的栅宽度Wn2。越大的栅宽度越容易能够达到稳定的D.C运行，但是太大的比率会减慢输出结n1和n2的提升。因此在图1的实施例中，由在D.C运行极限和运行出现率之间的折衷选择确定电平移位单元中的栅宽度比率Wp2∶Wn2。
所以，在那里设置备用的Qp2′和Qp4′，根据电路的目标运行出现率通过在布线时用多用薄片方法有选择地连接或不连接这些元件能够调节电路常数。
另一方面，对MOSFETQn4、Qn11和Qp11来说，根据它们对分别与它们成对的MOSFETQp4、Qp6和Qn5的栅宽度比率确定反相器13和输出单元14的逻辑阈。因此，如果如以上所指出的那样设置备用的MOSFETQn4′、Qn11′和Qp11′，则为了信号的提升速度或降下速度的良好回旋通过在布线时用多用薄片方法有选择地连接或不连接这些元件能够调节逻辑阈。
到现在为止已参照其特定实施例描述了由本发明完成的发明，但是发明不局限于这些实施例而显然能够用许多不同的方法在没有脱离其实际的范围和精神的情况下变更发明。例如，虽然在图1和图2的实施例中在电平移位单元12中的正相位侧上设置反相器13，但是如图9所示，能够在电平移位单元12中的负相位侧上设置反相器13。然而，在像这样的配置中，在电平移位单元12中的正相位侧上被提供的信号将被延迟三个反相器单元的等效量而在电平移位单元12中的负相位侧上被提供的信号将被延迟一个反相器单元的等效量，造成不平衡。因此，将需要某种设计方案，例如在延迟单元15中的PMOS侧上提供比在nMOS侧上的负载驱动力大的负载驱动力。
虽然前面的描述主要涉及本发明的发明对具有电平转换功能的I/O缓冲器电路的应用，这属于发明试验的背景材料，发明不局限于此，而同样能够适用于半导体集成电路内的电平转换电路。
在下文概述由在本说明书中公开的发明的典型状况输送的好处。
例如，根据发明，能够提供输出信号从低电平到高电平的改变与从高电平到低电平的改变大体上相等的电平转换电路，同时使增加用具有电平转换电路的半导体集成电路作其接口电路的系统的运行速度是可以实现的。

Claims (21)

1.一种电平转换电路，包括：
第一电路，包括用于接收具有第一信号幅度的第一信号的第一输入端、用于提供具有大于上述第一信号幅度的第二信号幅度并处于与上述第一信号相同相位的第二信号的第一输出端、和用于提供具有大于上述第一信号幅度的第二信号幅度并处于与上述第一信号相反相位的第三信号的第二输出端；以及
第二电路，包括：第一p沟道型MOS晶体管、第二p沟道型MOS晶体管、第一n沟道型MOS晶体管、第二n沟道型MOS晶体管、和第三输出端，并且上述第一p沟道型MOS晶体管的源极连接第一电压端，上述第一p沟道型MOS晶体管的漏极连接上述第二p沟道MOS晶体管的源极，上述第二p沟道型MOS晶体管的漏极和上述第一n沟道型MOS晶体管的漏极连接上述第三输出端，上述第一n沟道型MOS晶体管的源极连接上述第二n沟道型MOS晶体管的漏极，上述第二n沟道型MOS晶体管的源极连接第二电压端，
其中上述第二电路构成从上述第三输出端输出第四信号，该第四信号具有上述第二信号幅度的信号电平并随上述第一电路的上述第一输出端提供的上述第二信号或上述第二输出端提供的上述第三信号的信号变化而变化，其中哪个信号电平变化快就改变上述第二电路的逻辑阈值，加速上述第四信号的变化。
2.根据权利要求1的电平转换电路，其中根据输入到MOS晶体管中的栅极的信号而将与上述栅极输入信号相匹配的信号提供到MOS晶体管的源极及漏极的电路确定为一个级，通过从上述第一电路中的上述第一输入端经由上述第一输出端到达上述第二电路中的上述第三输出端的信号的电路级数目相等于通过从上述第一电路中的上述第一输入端经由上述第二输出端到达上述第二电路中的上述第三输出端的信号的电路级数目，
其中上述MOS晶体管电路级限定为上述电平转换电路中的MOS晶体管的栅-漏电路或栅-源通路。
3.根据权利要求1的电平转换电路，其中在上述第二电路中上述第二p沟道型MOS晶体管或第一n沟道型MOS晶体管的状态随在从上述第一电路提供的上述第二信号或第三信号中的变化而改变。
4.根据权利要求1的电平转换电路，其中作上拉用的高电阻元件和作下拉用的高电阻元件分别与上述第一p沟道型MOS晶体管和上述第二n沟道型MOS晶体管并联连接。
5.根据权利要求1的电平转换电路，其中上述第一p沟道型MOS晶体管的栅宽度和栅长度之间比率设定为大于上述第二p沟道型MOS晶体管的栅宽度和栅长度之间比率，并且上述第二n沟道型MOS晶体管的栅宽度和栅长度之间比率设定为大于上述第一n沟道型MOS晶体管的栅宽度和栅长度之间比率。
6.根据权利要求l的电平转换电路，其中上述第一电路包括：
第一反相器，用于使上述第一信号逻辑反相；
用于接收上述第一反相器输出信号的第一节点；
第三n沟道型MOS晶体管；
第四n沟道型MOS晶体管，其中上述第三和上述第四n沟道型MOS晶体管的栅极端分别与上述第一输入端和第一节点连接；
第三p沟道型MOS晶体管，其源-漏通路与上述第三n沟道型MOS晶体管串联连接，其栅极端与上述第四n沟道型MOS晶体管的漏极连接；
第四p沟道型MOS晶管，其源-漏通路与上述第四n沟道型MOS晶体管串联连接，其栅极端与上述第三n沟道型MOS晶体管的漏极连接，上述第一输出端与上述第四n沟道型MOS晶体管的漏极连接，上述第二输出端与上述第三n沟道型MOS晶体管的漏极连接，
其中上述第二电路包括与上述第二输出端连接的第二反相器，用于使上述第三信号逻辑反相。
7.根据权利要求6的电平转换电路，其中在上述第二电路中上述第二p沟道型MOS晶体管或第一n沟道型MOS晶体管的状态随在上述第二信号或上述第二反相器的输出信号中的变化而改变，随信号改变快的。
8.根据权利要求7的电平转换电路，其中上述第二电路进一步包括第三反相器，用于根据从上述第一电路的上述第一输出端提供的第二信号或上述第二反相器的输出信号中信号改变慢的，控制上述第一p沟道型MOS晶体管和第二n沟道型MOS晶体管。
9.根据权利要求l的电平转换电路，其中在上述第二电路中上述第一p沟道型MOS晶体管或第二n沟道型MOS晶体管的状态随从上述第一电路提供的上述第二信号或第三信号的改变而改变，随信号改变快的。
10.根据权利要求1的电平转换电路，
其中上述电平转换电路包含在半导体集成电路的输入电路或者输出电路中，上述输入或输出电路与提供有上述第二幅度的信号的外部端连接。
11.根据权利要求10的电平转换电路，其中与上述外部端连接的上述输入或输出电路包括逆电平转换电路，用于将具有上述第二幅度的信号转换成具有上述第一幅度的信号。
12.根据权利要求4的电平转换电路，其中作上拉用的高电阻元件和作下拉用的高电阻元件分别与上述第一p沟道型MOS晶体管和上述第二n沟道型MOS晶体管并联连接。
13.根据权利要求5的电平转换电路，其中上述第一p沟道型MOS晶体管的栅宽度和栅长度之间比率设定为大于上述第二p沟道型MOS晶体管的栅宽度和栅长度之间比率，并且上述第二n沟道型MOS晶体管的栅宽度和栅长度之间比率设定为大于上述第一n沟道型MOS晶体管的栅宽度和栅长度之间比率。
14.根据权利要求12的电平转换电路，其中上述第一p沟道型MOS晶体管的栅宽度和栅长度之间比率设定为大于上述第二p沟道型MOS晶体管的栅宽度和栅长度之间比率，并且上述第二n沟道型MOS晶体管的栅宽度和栅长度之间比率设定为大于上述第一n沟道型MOS晶体管的栅宽度和栅长度之间比率。
15.根据权利要求1的电平转换电路，其中上述第二电路的阈值由上述第一和第二电路中的MOS晶体管的相关栅极宽度或相关的栅极宽度与栅极长度之间的比率确定。
16.一种电平转换电路，包括：
第一电路，包括用于接收具有第一信号幅度的第一信号的第一输入端、用于提供具有大于上述第一信号幅度的第二信号幅度并处于与上述第一信号相同相位的第二信号的第一输出端、和用于提供具有上述第二信号幅度并处于与上述第一信号相反相位的第三信号的第二输出端；以及
第二电路，构成以上述第三输出端输出第四信号，该第四信号具有上述第二信号幅度的信号电平并随上述第一电路的上述第一输出端提供的上述第二信号或上述第一输出端提供的上述第三信号的信号变化而变化，其中哪个信号电平变化快就改变上述第二电路的逻辑阈值，加速上述第四信号的变化，
其中上述第二电路具有：第一p沟道型MOS晶体管、第二p沟道型MOS晶体管、第一n沟道型MOS晶体管和第二n沟道型MOS晶体管，它们的源-漏通路串联连接在第一电压端和第二电压端之间，第一p沟道MOS晶体管的漏极和上述第一n沟道型MOS晶体管的漏极连接上述第三输出端，高电阻元件分别与上述第二p沟道型MOS晶体管和上述第二n沟道型MOS晶体管并联连接，设有延迟装置，用于延迟从上述第一电路中的上述第一输出端提供的上述第二信号或从上述第一电路中的上述第二输出端提供的上述第三信号，以控制上述第二p沟道型MOS晶体管和第一n沟道型MOS晶体管或者上述第一p沟道型MOS晶体管和第二n沟道型MOS晶体管。
17.根据权利要求16的电平转换电路，其中上述第二电路的阈值由上述第一和第二电路中的MOS晶体管的相关栅极宽度或相关的栅极宽度与栅极长度之间的比率确定。
18.一种半导体集成电路，包括：
电平转换电路级，包括：
第一输入端，用于接收具有第一幅度的第一信号；
第二输入端，用于接收相位与上述第一信号相反具有第一幅度的第二信号；
第一输出端，用于提供具有第二幅度并与上述的第一信号相位相反的第三信号，上述第二幅度大于上述第一幅度；
第二输出端，用于提供具有第二幅度并与上述的第二信号相位相反的第四信号；
延迟电路级，用于接收上述第四信号和具有上述第二幅度并与上述第三信号相位相反的第五信号，并且输出上述第四信号和第五信号的延迟信号；以及
输出电路级，包括：
第一导电类型的第一MOS晶体管，用于接收上述第四信号；
第二导电类型的第二MOS晶体管，用于接收上述第五信号；
第一导电类型的第三MOS晶体管，用于接收上述延迟信号，上述第三MOS晶体管的漏极连接上述第一MOS晶体管的源极；
第二导电类型的第四MOS晶体管，用于接收上述延迟信号，上述第四MOS晶体管的漏极连接上述第二MOS晶体管的源极。
19.根据权利要求18的半导体集成电路，还包括：
与上述第一MOS晶体管的漏极和上述第二MOS晶体管的漏极连接的输出端。
20.根据权利要求18的半导体集成电路，还包括：
与上述第二输入端连接的第一反相器，用于输出上述第二信号；和
与上述第一输出端和上述延迟电路级连接的第二反相器，用于从上述第一输出端接收上述第三信号并向上述延迟电路级输出上述第五信号；
21.根据权利要求18的半导体集成电路，还包括：
第一导电类型的第五MOS晶体管，上述第五MOS晶体管的源极连接上述第三MOS晶体管的源极，上述第五MOS晶体管的漏极连接上述第三MOS晶体管的漏极；
第二导电类型的第六MOS晶体管，上述第留MOS晶体管的源极连接上述第四MOS晶体管的源极，上述第六MOS晶体管的漏极连接上述第四MOS晶体管的漏极；
其中，上述第三MOS晶体管的栅极宽度比上述第五MOS晶体管的栅极宽度宽；
上述第四MOS晶体管的栅极宽度比上述第六MOS晶体管的栅极宽度宽。
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