CN1855724A

CN1855724A - 缓冲电路

Info

Publication number: CN1855724A
Application number: CNA2006100751415A
Authority: CN
Inventors: 砂入崇二
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 2005-04-28
Filing date: 2006-04-24
Publication date: 2006-11-01
Anticipated expiration: 2026-04-24
Also published as: EP1717955B1; US20060244489A1; JP2006311201A; EP1717955A1; CN1855724B; DE602006002642D1; US7449940B2

Abstract

本发明涉及一种缓冲电路，其能够在输入模式和输出模式之间进行切换，包括第一晶体管，用于在缓冲电路输出模式期间根据导通状态向输入/输出端子输出预定电压；预驱动器，用于在缓冲电路输出模式期间控制第一晶体管的导通状态，和电源电路，用于在缓冲电路输出模式期间向预驱动器提供第一电源、并在缓冲电路输入模式期间根据输入/输出电子的输入电压向预驱动器提供或阻断第一电源。

Description

缓冲电路

发明领域

本发明涉及一种缓冲电路，特别涉及一种即使当从端子外部输入高于电源电压的电压时也不会使电流流入端子内部的缓冲电路。

背景技术

近来的半导体装置具有多种功能，并且使用各式各样的输入/输出信号。同时，要求半导体装置具有尽可能少量的端子。最近，为了满足该要求而采用的方法是在输入模式和输出模式下使用一个端子。然而，为了减小功耗，近期的技术通过使用与其功能对应的多个供电系统(例如3.3V供电系统和5.0V供电系统)来操作半导体装置和电子设备中安装的半导体装置，从而操作整个电子设备。在该电子设备中，当从5.0V供电系统向3.3V供电系统的半导体装置输入信号时，不希望的电流流入了3.3V供电系统的半导体装置内部。为了克服这一缺陷，可使用一缓冲电路(冗余缓冲电路)，其在输入电压高于电源电压时防止端子电流流入。例如，在输出模式下，3.3V供电系统下工作的缓冲电路以从地电位到3.3V的幅值范围输出信号。另一方面，在输入模式下，缓冲电路将其端子置于高阻抗状态从而接收信号。此外，当3.3V系统缓冲电路从5.0V供电系统的半导体装置接收输入时，其能够接收具有从地电位到5.0V幅值范围的信号，同时防止电流流入端子内。在日本未审专利申请公开第2004-328443中公开了一个这样的缓冲电路的例子。

图12示出了相关技术中典型的缓冲电路1200。这里参照图12描述相关技术的典型缓冲电路1200。当OEB信号处于低电平(例如地电压)时，缓冲电路1200处于输出模式，并且当OEB信号处于高电平(例如电源电压)时，缓冲电路1200处于输入模式。

缓冲电路1200的输出模式操作如下。当OEB信号处于低电平时，从缓冲电路1200输出与输出级1201的输入DATA信号逻辑相同的信号。

缓冲电路1200的输入模式操作如下。当OEB信号处于高电平时，与DATA信号的状态无关地，缓冲电路1200将OUTP信号置于低电平和将OUNT信号置于高电平。由此输出级1201的PMOS晶体管P1和NMOS晶体管N1不导通。由此输出级1201的节点1进入高阻抗状态，从而使输入缓冲器1208接收信号。

在某些情形中，输入了具有高于电源电压VDD的外部电源电压幅值的信号作为输入电压。在这种情况下为了防止电流流入，缓冲电路1200具有栅控制器1206和转移栅1204。

当输入外部电源电压时，栅控制器1206将PMOS晶体管P1的栅电压设置为外部电源电压，从而防止PMOS晶体管P1导通。

转移栅1204避免在输入外部电源电压时将外部电源电压施加到预驱动器1202上。这防止了流向与预驱动器1202连接的电源电压VDD的回路电流。

然而，为了将PMOS晶体管P1设置为绝对不导通，在输入和输出模式之间切换时，缓冲电路1200需要通过使用延迟电路延迟时间以使得转移栅1204切换到不导通状态。因此需要设计一种用于产生延迟时间和调整定时的延迟电路。

此外，为了减小晶体管的寄生电阻，转移栅1204必须具有较大的晶体管尺寸，这导致半导体装置的尺寸增大。而且，由于转移栅1204晶体管的寄生电阻引起PMOS晶体管P1的信号上升缓慢，这导致了对操作速度的限制。

发明内容

根据本发明的一个方面，提供一种能够在输入模式和输出模式之间切换的缓冲电路，其包括第一晶体管，用于根据在缓冲电路输出模式期间的导通状态向输入/输出端子输出预定电压；预驱动器，用于在缓冲电路输出模式期间控制第一晶体管的导通状态；以及电源电路，用于在缓冲电路输出模式期间向预驱动器提供第一电源，并在缓冲电路输入模式期间，根据输入/输出端子的输入电压阻断至预驱动器的第一电源或将第一电源提供给预驱动器。

在本发明的缓冲电路中，当缓冲电路处于输入模式时，电源电路根据输入/输出端子的输入电压阻断预驱动器的电源电压或将电源电压供给预驱动器，从而防止电流从输入/输出端子流回到电源电压。因此预驱动器能够直接驱动第一晶体管，从而确保在输入和输出模式之间无延迟地切换。而且，本发明不需要用于防止回流电流的转移栅和用于延迟转移栅切换操作的延迟电路，从而确保减小了器件数目和降低了半导体装置的尺寸。

附图说明

本发明的上述和其它目的、优点和特征从结合附图的以下描述中将会更清楚，其中：

图1是根据本发明的第一实施例的缓冲电路的电路图；

图2是由图1示出的缓冲电路变化的电路图；

图3是由图2示出的缓冲电路变化的电路图；

图4是由图3示出的缓冲电路变化的电路图；

图5是由图2示出的缓冲电路变化的电路图；

图6是根据本发明的第二实施例的缓冲电路的电路图；

图7是将根据第二实施例的变化作用于图3的缓冲电路的电路图；

图8是将根据第二实施例的变化作用于图4的缓冲电路的电路图；

图9是根据本发明的第三实施例的缓冲电路的电路图；

图10是根据本发明的第四实施例的缓冲电路的电路图；

图11是根据本发明的第五实施例的缓冲电路的电路图；

图12是现有技术的缓冲电路的电路图。

具体实施方式

现在将在这里参照示例性实施例描述本发明。本领域技术人员将意识到能够利用本发明的教导实现多种变形的实施例，并且本发明不限于用于示意性目的而给出的各实施例。

第一实施例

图1示出了根据本发明的第一实施例的缓冲电路100。下面参照图1具体描述缓冲电路100。缓冲电路100在输入模式和输出模式下使用一个输入/输出(I/O)端子。缓冲电路的I/O端子连接到例如半导体装置的I/O端子。缓冲电路包括用在输出模式中的输出缓冲器101和用在输入模式中的输入缓冲器102。在输出模式期间输出缓冲器101输出信号DATA，所述信号从内部电路提供给I/O端子。输入缓冲器102将输入至输入/输出电路的信号输出至内部电路。通过从内部电路输入至缓冲电路100的OEB信号来切换输出模式和输入模式。如果OEB信号处于低电平(例如地电压GND)，则缓冲电路100进入输出模式；如果OEB信号处于高电平(例如电源电压VDD)，则缓冲电路100进入输入模式。

下面具体描述输出缓冲器101和输入缓冲器102。在以下描述中，除了将在后面描述的耗尽型MOS晶体管之外，MOS晶体管主要是具有阈值电压Vt的增强型MOS晶体管。

输出缓冲器101包括3态控制器110、预驱动器111和112、输出级113、电源电路114、栅控制器115和N-阱控制器116。

3态控制器110根据OEB信号输出DATA信号或预定信号。在输出模式中，3态控制器110分别通过OUTP端子和OUTN端子输出与内部电路提供的DATA信号相同的信号作为OUTP信号和OUTN信号。在输入模式中，3态控制器110输出OUTP信号和OUTN信号，其将I/O端子预设为高阻抗状态。

预驱动器111和112分别驱动输出级113的PMOS晶体管P1和NMOS晶体管N1。预驱动器分别输出来自3态控制器110的OUTP信号和OUTN信号的反转信号。预驱动器111和112是各自包括PMOS晶体管和NMOS晶体管的反相器。

由于预驱动器111和112是反相器，因此，向PMOS晶体管P4和NMOS晶体管N4的栅极提供OUTP信号。向PMOS晶体管P3和NMOS晶体管N3的栅极提供OUTN信号。

从PMOS晶体管P4和NMOS晶体管N4之间的节点输出用于驱动PMOS晶体管P1的信号。从PMOS晶体管P3和NMOS晶体管N3之间的节点输出用于驱动NMOS晶体管N1的信号。

预驱动器111的NMOS晶体管N4的源极接地，PMOS晶体管P4的源极连接到节点3。从电源电路114通过节点3向预驱动器111提供电压。后面将具体描述施加到节点3上的电压和电源电路114。

预驱动器112的NMOS晶体管N3的源极接地，PMOS晶体管P3的源极连接到电源电压VDD。

输出级113是这样的电路，其在输出模式输出对应于DATA信号的信号，以及在输入模式将I/O端子(节点1)设置为高阻抗状态。输出级113包括在电源电压VDD和地电压GND之间串联连接的PMOS晶体管P1和NMOS晶体管N1。

PMOS晶体管P1的源极连接到第一电压(例如电源电压VDD)，以及NMOS晶体管N1的源极接地。PMOS晶体管P1的漏极作为缓冲电路100的I/O端子(节点1)。

由于向PMOS晶体管P1的栅极和NMOS晶体管N1的栅极提供相同逻辑的信号，因此输出级113在输出模式中作为反相器。因此，在输出模式中，输出级113输出DATA信号的反相信号，其中所述DATA信号在预驱动器111和112中已经被反相。

另一方面，在输入模式中，根据3态控制器110输出的预定信号，PMOS晶体管P1和NMOS晶体管N1变为不导通。这将I/O端子(节点1)设置为高阻抗状态。

电源电路114向预驱动器111提供电压。如上所述，向节点3(预驱动器111的PMOS晶体管P4的源极)施加电源电路114的电压。在输出模式中，电源电路114向预驱动器111提供第一电压(例如电源电压VDD)。在输入模式中，电源电路114根据输入至I/O端子的电压来选择电源电压VDD或者输入到I/O端子的电压两者中的一个，并将所选择的电压提供给预驱动器111。后面将描述电源电路114的具体构造。

栅控制器115控制输出级113的PMOS晶体管P1的栅电压。如果在输入模式中将高于电源电压VDD的电压输入到了I/O端子，则栅控制器115将该输入电压提供给PMOS晶体管P1的栅极。

栅控制器115的一个端子连接到将预驱动器111和输出级113的PMOS晶体管P1的栅极端子相连的线路上，且栅控制器的另一端子连接至I/O端子。在输出模式中，栅控制器115变为不导通。在输入模式中以及当高于电源电压VDD的电压输入至I/O端子(节点1)时，栅控制器115变为导通。

N-阱控制器116控制N-阱的电压，所述N-阱中形成有PMOS晶体管P1、P4和P6到P10的。在第一实施例中，N-阱控制器由PMOS晶体管P10构成。PMOS晶体管P10的栅极连接到I/O端子，且源极连接到电源电压VDD。PMOS晶体管P10的漏极连接到其中形成有PMOS晶体管P1、P4和P6到P10的N-阱。

当I/O端子的电压低于VDD-|Vt|时，N-阱控制器116将PMOS晶体管P1、P4和P6到P10的N-阱的电压设置为电源电压VDD。另一方面，如果I/O端子的电压高于VDD-|Vt|，则N-阱控制器116阻断PMOS晶体管P1、P4和P6到P10的N-阱与电源电压VDD之间的连接。因此，即使I/O端子的电压高于电源电压VDD，也能够通过阻止电流经过N-阱流入电源电压VDD而使PMOS晶体管正常工作。

输入缓冲电路102包括电平转换器120和反相器121。电平转换器120连接在I/O端子和反相器121之间。电平转换器120是具有低阈值电压Vth(例如-0.2V)的耗尽型MOS晶体管。电平转换器120的栅极连接到电源电压VDD，漏极连接到I/O端子，源极连接到反相器121。如果阈值电压为Vth，当输入到I/O端子的电压低于(VDD+|Vth|)时，电平转换器120将输入电压原样传送至反相器121。另一方面，当输入到I/O端子的电压高于(VDD+|Vth|)时，电平转换器120将电压(VDD+|Vth|)传送至反相器。反相器121将输入信号的反转电压传送至内部电路。

这里进一步具体描述电源电路114的构造。电源电路114包括电源电压开关130、电源电压开关控制器131和I/O端子电压传送器132。

电源电压开关130向预驱动器111提供或阻断电源电压VDD。在该实施例中，电源电压开关130由PMOS晶体管P9组成。PMOS晶体管P9的源极连接到电源电压VDD，且漏极连接到节点3。电压通过节点3提供至预驱动器111。通过电源电压开关控制器131控制PMOS晶体管P9的栅电压。如果电源电压开关130的栅极和电源电压开关控制器131之间的连接点称为节点4，则节点4作为电源电压开关控制器131的输出。当电源电压开关控制器131的输出为低电平时，电源电压开关130导通，而当电源电压开关控制器131的电压为(VDD-|Vt|)或更高时，电源电压开关130不导通。

电源电压开关控制器131包括用于将电源电压开关130设置为导通状态的电路141(这里称作供给控制器)，和用于将电源电压开关130设置为不导通状态的电路142(这里称作切断控制器)。

在输出模式中供给控制器141将电源电压开关130设置为导通状态，从而向预驱动器111提供电源电压VDD。

供给控制器141包括PMOS晶体管P2和NMOS晶体管N2与N7。PMOS晶体管P2和NMOS晶体管N2形成反相器，并串联连接在电源电压VDD和地之间。向形成反相器的NMOS晶体管N2和PMOS晶体管P2的栅电极提供OEB信号。作为反相器输出的PMOS晶体管P2(NMOS晶体管N2)的漏极连接到NMOS晶体管N7的栅极。

NMOS晶体管N7的漏极连接到电源电压开关130的栅电极，该连接作为节点4，所述节点4是电源电压开关控制器131的输出端子，NMOS晶体管N7的源极接地。

在供给控制器141中，由于输出模式中OEB信号为低电平，因此通过PMOS晶体管P2和NMOS晶体管N2的反相器，NMOS晶体管N7变为导通。由于NMOS晶体管N7导通，则对PMOS晶体管P9的栅极提供了地电压。因此电源电压开关130变为导通。另一方面，由于输入模式中OEB信号为高电平，NMOS晶体管N7变为不导通。因此供给控制器141不向PMOS晶体管P9的栅极提供地电压。

当在输入模式期间向I/O端子施加(VDD-|Vt|)或更高电压时，切断控制器142将电源电压开关130设置为不导通状态，从而阻断了电源电压VDD和预驱动器111之间的连接。切断控制器142是由一对NMOS晶体管N8和PMOS晶体管P8组成的开关。NMOS晶体管N8的源极和PMOS晶体管P8的源极连接到电源电压开关控制器131的输出，即节点4。NMOS晶体管N8的漏极和PMOS晶体管P8的漏极连接到连接了I/O端子和输入缓冲器102的线路上。

NMOS晶体管N8的栅极提供有OEB信号。在输出模式中，OEB信号为低电平，因而NMOS晶体管N8不导通。因此，不向PMOS晶体管P9的栅极施加电源电压等。另一方面，在输入模式中，OEB信号为高电平，因而NMOS晶体管N8导通。PMOS晶体管P8的漏极连接到连接了I/O端子(节点1)和输入缓冲器102的线路上，且PMOS晶体管P8的栅极连接到电源电压VDD。当向I/O端子施加(VDD+|Vt|)或更高电压时，通过源极和漏极的反向使PMOS晶体管P8变为导通。因此，在输入模式中，切断控制器142将输入到I/O端子的电压提供给PMOS晶体管P9的栅极。

第一实施例中的I/O端子电压传送器132由PMOS晶体管P7组成。PMOS晶体管P7的源极连接到节点3，且漏极连接到I/O端子。PMOS晶体管的栅极连接到电源电压VDD。在输出模式中，PMOS晶体管P7不导通。在输入模式中当向I/O端子施加(VDD+|Vt|)或更高电压时，通过源极和漏极的反向，PMOS晶体管P7变为导通。由此输入到I/O端子的电压被施加到预驱动器111的PMOS晶体管P4的源极，所述源极与节点3相连。

这里将以输出模式和输入模式中的每一个具体描述第一实施例的缓冲电路100的操作。

首先描述处于输出模式的缓冲电路100的情形。在输出模式中，OEB信号为低电平，且从内部电路提供DATA信号。由于OEB信号为低电平，因此电源电路114的PMOS晶体管P9处的栅电压为地电压。从而PMOS晶体管P9导通，并且电源电路114的输出或节点3处的电压为电源电压VDD。PMOS晶体管P7和P8以及NMOS晶体管N8不导通。

由于OEB信号处于低电平，3态控制器110输出与来自OUTP端子和OUTN端子的DATA信号逻辑相同的信号。OUTP信号输入到预驱动器111。预驱动器111通过反相的OUTP信号驱动输出级113的PMOS晶体管P1。此时，向预驱动器111的PMOS晶体管P4的源极提供电源电路114的电源电压VDD。OUTN信号输入到预驱动器112。预驱动器112通过反相的OUTN信号驱动输出级113的NMOS晶体管N1。输出级113通过节点1输出从反相的OUTP信号和反相的OUTN信号被反相的信号。因此，输出级113输出与来自节点1的DATA信号逻辑相同的信号。

在输出模式中，如果输出信号为低电平，则N-阱控制器116将PMOS晶体管P1、P4和P6到P10的N-阱连接到电源电压VDD。另一方面，如果输出信号为高电平，则N-阱控制器116阻断PMOS晶体管P1、P4和P6到P10的N-阱与电源电压VDD之间的连接。

接下来描述输入模式中的缓冲电路100的情形。在输入模式中，OEB信号为高电平，3态控制器100的OUTP端子为与DATA信号无关的低电平，而3态控制器100的OUTN端子为与DATA信号无关的高电平。因此输出级113的PMOS晶体管P1和NMOS晶体管N1变为导通，将节点1设置于高阻抗状态。

如果向I/O端子输入地电压(低电平)信号，则输入信号经由电平转换器120提供至反相器121。因此，电源电压VDD(高电平)的信号被传输至内部电路。

电源电路114的NMOS晶体管N8导通。因此，地电压经过I/O端子和输入缓冲器102、以及晶体管N8之间的线路提供至电源电压开关130。电源电路114向预驱动器111提供电源电压VDD。由于地电压输入至I/O端子，因此N-阱控制器116导通，并且向PMOS晶体管P1、P4和P6到P10的N-阱提供电源电压VDD。

如果将相应于电源电压VDD的信号输入至I/O端子，则在反相器121一侧的电平转换器120的端子处，输入信号的电压变得与电源电压VDD相应，并且该电压提供至反相器121。由此将低电平信号传输至内部电路。

由于电源电路114的NMOS晶体管N8导通，因此向电源电压开关130提供相应于电源电压VDD的电压并变得不导通。由此电源电路114阻断了到预驱动器111的电源电压VDD的供应。由于I/O端子处的电压是与电源电压VDD相应的电压，因此N-阱控制器116不导通并阻断了到PMOS晶体管P1、P4和P6到P10的N-阱区域的电源电压VDD的供应。

如果外部电源电压信号(例如5.0V)输入至I/O端子，则在反相器121一侧的电平转换器120的端子处，输入信号的电压变为(VDD+|Vth|)，并且该电压提供至反相器121。由此低电平信号传输至内部电路。

而且，由于电源电路114的NMOS晶体管N8和PMOS晶体管P8导通，因此对电源电压开关130提供的是外部电源电压并因此变得不导通。因此阻断了预驱动器111和电源电压VDD之间的连接。此时，由于电源电路114的I/O端子电压传送器132(PMOS晶体管P7)导通，因此电源电路114将I/O端子处的电压(例如外部电源电压)提供至预驱动器111。而且，由于栅控制器115(PMOS晶体管P6)导通，预驱动器111的输出(节点2)等于外部电源电压，并因此输出级113中PMOS晶体管P1的栅电压也等于外部电源电压。由于I/O端子的电压等于外部电源电压，因此N-阱控制器116不导通并阻断了到PMOS晶体管P1、P4和P6到P10的N-阱的电源电压VDD的供应。

在第一实施例的缓冲电路100中，输入模式中以及当外部电源电压的输入高于缓冲电路100的电源电压VDD时，输出级113的PMOS晶体管P1的源极和漏极被反相并变为导通。为了防止电流流回PMOS晶体管P1，PMOS晶体管P6将外部电源电压提供至PMOS晶体管P1的栅极。电源电路114阻断了输出缓冲器101的预驱动器111和电源电压VDD之间的连接。因此，即使向缓冲电路100输入高于电源电压VDD的外部电源电压，但由于预驱动器111和电源电压VDD之间的连接被阻断，因此能够防止电流经过I/O端子、PMOS晶体管P6和预驱动器111流入电源电压VDD。而且，当输入了高于电源电压VDD的外部电源电压时，N-阱控制器116阻断了PMOS晶体管P1、P4和P6到P10的N-阱和电源电压VDD之间的连接。因此能够防止电流经过PMOS晶体管的各N-阱区域流入电源电压VDD。

传统的缓冲电路通过使用转移栅防止电流流过I/O端子、栅控制器和预驱动器。然而，当将缓冲电路的输出级从输出模式切换为完全高阻抗状态时，转移栅的存在导致了需要通过使用延迟电路延迟一定的时间以将转移栅转变换到不导通状态。因此需要设计延迟电路并调整定时。另一方面，上述第一实施例的缓冲电路不具有转移栅因而不需要延迟时间(在相关技术中是需要的)，从而允许高速通讯。而且，由于第一实施例的缓冲电路不需要转移栅和延迟电路，能够具有小的电路布局面积。

当电源电路114中的设备与缓冲电路100中的栅控制器115的连接不同时，也可以实施该实施例。图2至5示出了连接变化的实例。通过在图1的缓冲电路100中增加作为过压保护设备的NMOS晶体管N9、N10、N11和N12来实现图2中示出的缓冲电路200。在使用提供有栅-漏电压的设备的情形中，其在可靠性方面是存在问题的，对于栅氧化膜，可以增加过压保护设备以保护向其漏极提供外部电源电压的NMOS晶体管。

作为过压保护设备的NMOS晶体管的漏极连接到图1中与要保护的NMOS晶体管的漏极相连接的节点，源极连接到要保护的NMOS晶体管的漏极，以及栅极连接到电源电压VDD。在该情形中，即使当向作为保护设备的NMOS晶体管的漏极施加电源电压VDD或更高的电压时，NMOS晶体管N1的漏极电压抑制在VDD-Vt。因此，有问题的电压不会施加到位于要保护的NMOS晶体管的栅极和漏极之间的栅氧化膜上。

在图2示出的缓冲电路200中，NMOS晶体管N9连接到NMOS晶体管N7，NMOS晶体管N10连接到NMOS晶体管N8，NMOS晶体管N11连接到NMOS晶体管N1，以及NMOS晶体管N12连接到NMOS晶体管N4。

在该连接中，即使在使用具有低的栅氧化膜承受电压的设备时，图2示出的缓冲电路200也能够接收与电源电压VDD同样大或更大的幅值的输入信号。由于不同之处仅在于是否存在过压保护设备，因此图2的缓冲电路200与图1的缓冲电路100工作方式相同。

通过改变图1中缓冲电路100的电源电路114中PMOS晶体管P8的连接实现了图3示出的缓冲电路300。在图3的缓冲电路300中，PMOS晶体管P8的栅极连接到电源电压VDD，源极连接到NMOS晶体管N8的源极，漏极连接到节点3。当输入外部电源电压时，PMOS晶体管P7通过PMOS晶体管P8向PMOS晶体管P9的栅极提供外部电源电压，从而将PMOS晶体管P9设置为不导通状态。因此阻断了预驱动器111和电源电压VDD之间的连接，并因此能够防止电流从I/O端子通过预驱动器111流至电源电压VDD。因此，图3的缓冲电路300具有与图1的缓冲电路100相同的效果。

通过改变图3中缓冲电路300中PMOS晶体管P7的连接，实现了图4示出的缓冲电路400。在图4的缓冲电路400中，PMOS晶体管P7的栅极连接到电源电压VDD，源极连接到节点3，以及漏极连接到PMOS晶体管P6的源极。在该构造中，通过I/O端子、栅控制器115和PMOS晶体管P7和P8向PMOS晶体管P9的栅极提供外部电源电压。由此PMOS晶体管P9不导通。因此阻断了预驱动器111和电源电压VDD之间的连接，并因此能够防止电流从I/O端子经过预驱动器111流至电源电压VDD。因此，图4的缓冲电路400具有与图1的缓冲电路100相同的效果。

通过改变图1中缓冲电路100的PMOS晶体管P6和P7的连接来实现图5示出的缓冲电路500。在图5的缓冲电路500中，PMOS晶体管P7的栅极连接到电源电压VDD，源极连接到NMOS晶体管N8和PMOS晶体管P8的源极，漏极连接到节点3。PMOS晶体管P6的栅极连接到电源电压VDD，源极连接到节点3，以及漏极连接到输出级113中的PMOS晶体管P1的栅极，其作为节点2。在该构造中，外部电源电压通过I/O端子、NMOS晶体管N8和PMOS晶体管P8被提供至PMOS晶体管P9的栅极。而且，外部电源电压经过PMOS晶体管P7提供至PMOS晶体管P9的漏极。由此PMOS晶体管P9不导通。因此阻断了预驱动器111和PMOS晶体管P9之间连接，并因此能够防止电流从I/O端子流到电源电压VDD。而且，外部电源电压经过供给控制器141和PMOS晶体管P7及P6被提供至PMOS晶体管P1的栅极。因此能够防止电流流至电源电压VDD。因此，图5的缓冲电路500具有与图1的缓冲电路100相同的效果。

第二实施例

图6是根据本发明的第二实施例的缓冲电路600的电路图。第二实施例的缓冲电路600基本上是与第一实施例的缓冲电路100相同的电路。第二实施例的缓冲电路600与第一实施例的缓冲电路100不同之处在于N-阱控制器116中PMOS晶体管P10的栅极的连接。与第一实施例的缓冲电路100相同的元件用相同的参考数字表示，并且在这里不再具体描述。

第一实施例的缓冲电路100中PMOS晶体管P10的栅极连接到I/O端子。在第二实施例的缓冲电路600中，PMOS晶体管P10的栅极连接到将NMOS晶体管N7与电源电路114的PMOS晶体管P9相连的线路上。

在该连接中，当缓冲电路处于输出模式时，N-阱控制器116可以将PMOS晶体管P1、P4和P6到P10的N-阱恒定地连接到电源电压VDD。PMOS晶体管根据N-阱区域的电压改变其设备特性。特别地，当N-阱电压高于电源电压VDD时，PMOS晶体管具有驱动能力低的特性。因此，在输出模式期间使N-阱和电源电压VDD之间的连接恒定可以使得PMOS晶体管的特性处于稳定和理想的状态。

另一方面，当缓冲电路600在输入模式时，在外部电源电压到达VDD-Vt之前，N-阱控制器116将N-阱连接到电源电压VDD，并且在外部电源电压到达VDD-Vt之后阻断了PMOS晶体管P1、P4和P6到P10的N-阱和电源电压VDD之间的连接。

在输出模式期间，如果PMOS晶体管P10的栅极连接到I/O端子，当输入到I/O端子的电压电平从低电平切换到高电平时，由于PMOS晶体管P10的栅极和漏极之间的寄生耦合电容，因而导致高于电源电压的电压被施加到N-阱上。该施加的电压可以导致PMOS晶体管的栅氧化膜退化。然而，在第二实施例的缓冲电路600中，由于PMOS晶体管P10的栅极连接到NMOS晶体管N7和PMOS晶体管P9相连的线路上，因此高电压决不会施加到N-阱区域。因此能够增大设备的可靠性。而不会降低驱动能力。

也可以与第一实施例类似的方式变化第二实施例的缓冲电路600。图7和8示出了图3和4的缓冲电路的变化实施例。图7示出的缓冲电路700基本上与图3的缓冲电路300相同，不同点在于PMOS晶体管P10的栅极连接到NMOS晶体管N8和PMOS晶体管P9相连的线路上。由于只是对图3的缓冲电路300进行了与图6的缓冲电路600相同的连接变化，因此缓冲电路700具有与缓冲电路600相同的效果。

图8示出的缓冲电路800基本上与图4的缓冲电路400相同，不同点在于PMOS晶体管P10的栅极连接到NMOS晶体管N7和PMOS晶体管P9相连的线路上。由于只是对图4的缓冲电路400进行了与图6的缓冲电路600相同的连接变化，因此缓冲电路800具有与缓冲电路600相同的效果。

第三实施例

图9是根据本发明的第三实施例的缓冲电路900的电路图。第三实施例的缓冲电路900基本上是与第一实施例的缓冲电路100相同的电路。第三实施例的缓冲电路900与第一实施例的缓冲电路100不同仅在于省去了PMOS晶体管P7。与第一实施例的缓冲电路100相同的元件用相同的参考数字表示并且在这里不再具体描述。

第三实施例的缓冲电路900不具有PMOS晶体管P7。然而，当向I/O端子输入外部电源电压时，外部电源电压通过NMOS晶体管N8和PMOS晶体管P8提供至PMOS晶体管P9的栅极。因此由于阻断了预驱动器111和电源电压VDD之间的连接，所以能够防止电流经过I/O端子、PMOS晶体管P6和预驱动器111(PMOS晶体管P4)流至电源电压VDD。

由于PMOS晶体管P6，PMOS晶体管P1的栅电压等于外部电源电压，因此能够防止电流经过PMOS晶体管P1流至电源电压VDD。

因此，第三实施例的缓冲电路900具有与第一实施例的缓冲电路100相同的效果。由于第三实施例的缓冲电路900省去了PMOS晶体管P7，因此与第一实施例的缓冲电路100相比能够简化电路并且减小了布图面积。

也可以以图2和5示出的方式对第三实施例的缓冲电路900进行变化。也可以将PMOS晶体管P10的栅极连接到NMOS晶体管N8和PMOS晶体管P9相连的线路上。因此缓冲电路900具有与第二实施例相同的效果。

第四实施例

图11是根据本发明的第四实施例的缓冲电路1000的电路图。第四实施例的缓冲电路1000基本上是与第一实施例的缓冲电路100相同的电路。第四实施例的缓冲电路1000与第一实施例的缓冲电路100不同仅在于省去了PMOS晶体管P6。与第一实施例的缓冲电路100相同的元件用相同的参考数字表示，并且在这里不再具体描述。

第四实施例的缓冲电路900不具有PMOS晶体管P6。因此，经过I/O端子、PMOS晶体管P6和预驱动器111而流入电源电压VDD的电流路径被切断了。外部电源电压通过I/O端子、PMOS晶体管P7和预驱动器111(PMOS晶体管P4)提供至PMOS晶体管P1的栅极。因此能够防止电流经过PMOS晶体管P1流至电源电压VDD。

而且，当外部电源电压输入至I/O端子时，外部电源电压通过PMOS晶体管P8提供至PMOS晶体管P9的栅极。因为由此阻断了I/O端子和电源电压VDD之间的连接，所以能够防止电流经过I/O端子和PMOS晶体管P7流至电源电压VDD。

因此，第四实施例的缓冲电路1000具有与第一实施例的缓冲电路100相同的效果。由于第四实施例的缓冲电路1000省去了PMOS晶体管P6，因此与第一实施例的缓冲电路100相比能够简化电路并且减小了布图面积。

也可以以第一实施例的图2和3示出的方式对第四实施例的缓冲电路1000进行变化。可以将PMOS晶体管P10的栅极连接到NMOS晶体管N8和PMOS晶体管P9相连的线路上。因此缓冲电路1000具有与第二实施例相同的效果。

第五实施例

图10是根据本发明的第五实施例的缓冲电路1100的电路图。第五实施例的缓冲电路1100基本上以与第一实施例的缓冲电路100相同的方式操作。第五实施例的缓冲电路1100与第一实施例的缓冲电路100不同仅在于在两级中分别形成输出级、预驱动器和栅控制器。与第一实施例的缓冲电路100相同的元件用相同的参考数字表示并且在这里不再具体描述。

第五实施例的缓冲电路1100具有预驱动器111′和112′、栅控制器115′和输出级113′，它们分别与预驱动器111和112、栅控制器115和输出级113具有相同的构造。预驱动器111′和112′、栅控制器115′和输出级113′的连接与第一实施例中相同。在缓冲电路1100中，输出级113和113′并联连接，并且根据需要的驱动能力来产生一级的或两级的输出信号。

第五实施例的缓冲电路1100可以具有与第一实施例中相同的电源电路，然而其具有各个成对的预驱动器、栅控制器和输出级。因此能够精密调节电路的输出驱动能力且可以使增加的电路尺寸最小化。

也可以第一实施例和第二实施例示出的方式对第五实施例的缓冲电路1100进行变化。

本发明并不局限于上述各实施例，允许进行多种为本领域技术人员所公知的改变和变形。例如，本发明可应用于使用仅具有输出缓冲器、不具有输入缓冲器的电路构造的情形。本发明的应用允许了这样一种缓冲电路：当向端子输入高于电源电压VDD的外部电压时，该电路仅执行以防止电流流回至内部电路的输出操作。而且，连接到缓冲电路的I/O端子的数目并不限为一个。例如缓冲电路可以具有与内部布线连接的输入端子和输出端子。

而且，预驱动器111的PMOS晶体管P4的N-阱可以连接到节点3。

显然本发明不限于上述实施例，可在不脱离本发明的保护范围和精神的情况下对上述实施例进行变更或改变。

Claims

1.一种能够在输入模式和输出模式之间切换的缓冲电路，包括：

第一晶体管，用于在缓冲电路输出模式期间，根据导通状态向输入/输出端子输出预定电压；

预驱动器，用于在缓冲电路输出模式期间，控制第一晶体管的导通状态；以及

电源电路，用于在缓冲电路输出模式期间向预驱动器提供第一电源，以及在缓冲电路输入模式期间根据输入/输出端子的输入电压向预驱动器提供或阻断第一电源。

2.根据权利要求1的缓冲电路，其中，如果输入/输出端子的输入电压高于第一电源，则将输入/输出端子的输入电压提供给第一晶体管的控制端子。

3.根据权利要求1的缓冲电路，其中通过栅控制器向第一晶体管的控制端子提供输入/输出端子的输入电压，所述栅控制器设置在输入/输出端子和第一晶体管的控制端子之间。

4.根据权利要求1的缓冲电路，其中输入/输出端子对于缓冲电路的输入模式和输出模式来说是共用的。

5.根据权利要求1的缓冲电路，还包括：

N-阱控制器，用于控制形成有多个PMOS晶体管的N-阱区域的电压。

6.根据权利要求1的缓冲电路，其中电源电路包括电源电压开关，并根据电源电压开关的导通状态来确定向预驱动器提供或阻断第一电源。

7.连接到半导体装置的输入/输出端子的缓冲电路，包括：

第一晶体管，用于根据导通状态向输入/输出端子输出预定电压；

预驱动器，用于控制第一晶体管的导通状态；以及

电源电路，用于根据输入/输出电子的输入电压向预驱动器提供或阻断第一电源。

8.根据权利要求7的缓冲电路，其中，如果输入/输出端子的输入电压高于第一电源，则将输入/输出端子的输入电压提供给第一晶体管的控制端子。

9.根据权利要求7的缓冲电路，其中通过栅控制器向第一晶体管的控制端子提供输入/输出端子的输入电压，所述栅控制器设置在输入/输出端子和第一晶体管的控制端子之间。

10.根据权利要求7的缓冲电路，其中输入/输出端子对于缓冲电路的输入模式和输出模式来说是共用的。

11.根据权利要求7的缓冲电路，还包括：

12.根据权利要求7的缓冲电路，其中电源电路包括电源电压开关，并根据电源电压开关的导通状态来确定向预驱动器提供或阻断第一电源。

13.一种能够在输入模式和输出模式之间切换的缓冲电路，包括：

电源电路，用于在缓冲电路输出模式期间向预驱动器提供第一电源，和在缓冲电路输入模式期间，根据输入/输出电子的输入电压选择第一电源或输入电压之一并向预驱动器提供电源。

14.根据权利要求13的缓冲电路，其中，如果输入/输出端子的输入电压高于第一电源，则将输入/输出端子的输入电压提供给第一晶体管的控制端子。

15.根据权利要求13的缓冲电路，其中通过栅控制器向第一晶体管的控制端子提供输入/输出端子的输入电压，所述栅控制器设置在输入/输出端子和第一晶体管的控制端子之间。

16.根据权利要求13的缓冲电路，其中输入/输出端子对于缓冲电路的输入模式和输出模式来说是共用的。

17.根据权利要求13的缓冲电路，还包括：

18.根据权利要求13的缓冲电路，其中电源电路包括电源电压开关，其用于向预驱动器提供第一电源；以及输入/输出端子电压传送器，其用于将输入/输出端子处的电压提供给预驱动器，并且如果输入/输出端子处的电压低于第一电源电压时，电源电压开关变为导通，而如果输入/输出端子处的电压高于第一电源电压，则输入/输出端子电压传送器变为导通。

19.根据权利要求18的缓冲电路，其中根据输入/输出端子处的电压，通过供给控制器来控制电源电压开关使其导通，而通过切断控制器来控制电源电压开关使其不导通。

20.根据权利要求18的缓冲电路，其中根据输入/输出端子处的电压，输入/输出端子电压传送器变为导通。