JP2003324343A

JP2003324343A - 集積回路

Info

Publication number: JP2003324343A
Application number: JP2002128852A
Authority: JP
Inventors: Vladimir Prodanov; プロダノフヴラジーミル
Original assignee: Lucent Technologies Inc
Current assignee: Nokia of America Corp
Priority date: 2002-04-30
Filing date: 2002-04-30
Publication date: 2003-11-14

Abstract

(57)【要約】【課題】２Ｘ耐性を提供しながら、２Ｘ以上の倍率の
動作電圧を有し、ゲート・ソース間、ゲート・ドレイン
間、ドレイン・ソース間のストレスのない、少なくとも
２つのＩＣをインタフェースすることが可能な出力バッ
ファを実現する。【解決手段】出力バッファは、トランジスタのノード
間に印加可能な最大電圧Ｖ_ｍａｘの大きさの約３倍まで
の電圧スイングＶ_ＨＩＧＨを有する出力信号を出力す
る。出力バッファは、第１および第２のトランジスタカ
スコードスタックを有する。それぞれのスタックは、ド
ライバトランジスタと、少なくとも１つのカスコードト
ランジスタとを有する。出力バッファはまた、それぞれ
のカスコードスタック内の各トランジスタの各ノード対
のノード間に印加可能な電圧の大きさがＶ_ｍａｘ以下に
なるように、それぞれのカスコードスタックのカスコー
ドトランジスタの少なくとも１つをバイアスするバイア
ス回路をも有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に集積回路に
関し、特に、低電圧テクノロジを比較的高電圧のテクノ
ロジとインタフェースするためのバッファに関する。

【０００２】

【従来の技術】半導体技術における進歩は、デバイスの
動作速度をますます増大させ、サイズをますます小さく
している。

【０００３】集積回路（ＩＣ）のパフォーマンスを最大
化するためのこの継続的努力は、動作電圧の低下および
消費電力の低減を含むいくつかの追加的利益をもたらし
ている。

【０００４】ＭＯＳテクノロジが０．２μｍ以下まで微
細化しているため、許容可能電源電圧は以前の３．３Ｖ
や５Ｖの標準より低くなっている。しかし、ＩＣテクノ
ロジが開発され商用化される動作電圧が低くなるにつれ
て、別個の問題点が生じている。ほとんどは経済的理由
のためであるが、電子システムは、いくつかのテクノロ
ジ世代にわたるＩＣを使用し、各世代は、異なる電源電
圧要件を有する。より新しい低消費電力ＩＣをそれらに
先行するＩＣとインタフェースする能力は、それぞれの
ＩＣが異なる動作電圧範囲を有する場合、特に金属酸化
物半導体（ＭＯＳ）に関しては、重要である。旧式の高
い動作電圧ＩＣを低動作電圧テクノロジとインタフェー
スすることは、信頼性の問題や、一時的、さらには永久
的な損傷さえ、生じることがある。例えば、１．５Ｖ
ＩＣのバッファ回路は、（ハイインピーダンス状態のと
き）３．３Ｖドライブを提供することも持続することも
できない。

【０００５】このインタフェース問題を克服するため、
いくつかの解決法が提案されている。１つのアプローチ
は、同じ半導体基板上に低電圧および高電圧の両方を扱
うことが可能なＭＯＳデバイスを開発するものである。
この「デュアル電源」アプローチは、現在のところ回路
実装においては簡単であるが、高電圧デバイスを製造す
るのに要する追加工程のために、従来の知られているＭ
ＯＳテクノロジよりも相当に高価となる。現在、多くの
０．２μｍテクノロジはこの「デュアル電源」アプロー
チを利用している。

【０００６】別法として、低電圧ＭＯＳテクノロジを用
いて高電圧ドライブ能力を提供するためのいくつかのバ
ッファインタフェースアーキテクチャも当業者に知られ
ている。この方法を用いると、低電圧ＭＯＳテクノロジ
において実現化されながら高電圧ドライブ能力を有する
インタフェースを実現するのに要する追加回路に関連す
るコスト増分は、無視できる。

【０００７】低電圧トランジスタを有する高電圧ドライ
ブバッファ（ＨＶＢ／ＬＶＴ：high-voltage drive buf
fer with low-voltage transistor）への従来のアプロ
ーチは、２つの基本的グループに分類することができ
る。図１に、高電圧耐性および高電圧ドライブを有する
回路を示す。このような回路は、米国特許第５，６６
３，９１７号（発明者：Oka et al.）に提案されてい
る。図２は、高電圧耐性および低電圧ドライブを有する
回路を示す。これは、例えば、M. Pelgrom and E. Dijk
mans, "A 3/5V compatible I/O Buffer", IEEE J. of S
olid-State Circuits,vol.30, No.7, pp.823-825, Jul
y, 1995、に記載されている。

【０００８】図１の回路１０の目的にとって、回路内で
用いられるトランジスタのブレークダウン電圧は、（１
／２）Ｖ_ＨＩＧＨ−［入力信号の電圧スイング］、より
わずかだけ高いと仮定される。図１の回路１０は、パッ
ドドライバ１２を有する。パッドドライバ１２は、ＭＯ
ＳデバイスＰ_１、Ｐ_２およびＮ_１、Ｎ_２をそれぞれ有す
るｐチャネルおよびｎチャネルのカスコードスタックを
有する。カスコードトランジスタＰ_２およびＮ_２によ
り、パッドノード１４における出力が０ＶとＶ_Ｈ _ＩＧＨ
の間を動く一方で、４個のすべてのトランジスタＰ_１、
Ｐ_２、Ｎ_１、Ｎ_２のＶ_ＧＳ（ゲート・ソース間電圧）お
よびＶ_ＧＤ（ゲート・ドレイン間電圧）は（１／２）Ｖ
_ＨＩＧＨより低いままに、したがってトランジスタのブ
レークダウン電圧より低いままにとどまる。したがっ
て、パッドドライバ１２の電圧能力は、ドライバにおい
て用いられるＭＯＳＦＥＴの電圧能力の２倍の大きさと
なる。このような回路は「２Ｘドライバ」とも呼ばれ
る。

【０００９】正しい動作のためには、カスコードパッド
ドライバ１２は、ノード１８および１９において２つの
同相入力信号を必要とする。用いられるトランジスタの
電圧能力を超えないようにするために、両方の信号とも
（１／２）Ｖ_ＨＩＧＨを超えない電圧スイングを有して
いなければならない。これらの信号は、レベルシフタ１
６から２つの通常のインバータチェインを通じてドライ
バ１２に提供される。レベルシフタ１６は、０から（１
／２）Ｖ_ＨＩＧＨまでのスイング入力データ信号をと
り、ノード１８において（１／２）Ｖ_ＨＩＧＨとＶ
_ＨＩＧＨの間でスイングするデータ信号を出力する。当
然、レベルシフタ１６は、そのいずれのトランジスタも
電圧オーバーストレス（過大な電圧の印加）を受けない
ように実現化されなければならない。

【００１０】図１の回路１０とは異なり、図２の回路２
０は、低電源電圧（１／２）Ｖ_ＨＩ _ＧＨからバイアスさ
れる低電圧トランジスタを有する高電圧バッファであ
り、高電圧耐性を有するが低電圧ドライブであることに
よって特徴づけられる。その結果、その出力ドライブ
は、０と（１／２）Ｖ_ＨＩＧＨの間だけとなる。しか
し、この構造のため、バッファがトライステートモード
にあるときは、パッド電圧が電源電圧を超えることが可
能である。すなわち、回路は、素子を損傷せずにおよそ
Ｖ_ＨＩＧＨの電圧によってドライブされることが可能と
なる。したがって、回路は、「２Ｘ耐性」を有するとし
て特徴づけられる。図１の回路１０もまた「２Ｘ耐性」
回路として特徴づけられる。

【００１１】次の３つの問題点が解消されて、回路２０
の２Ｘ耐性が達成される：（ａ）ｎチャネルトランジス
タＮ_１のＶ_ＤＧ（ドレイン・ゲート間電圧）オーバース
トレス、（ｂ）トライステートモードで、出力ノードが
電源電圧をおよそスレッショルド電圧だけ超えるとき
の、ｐチャネルトランジスタＰ_１の導通、および（ｃ）
出力が電源電圧を十分に超えるときの、ｐチャネルトラ
ンジスタＰ_１のドレイン・バルクｐ−ｎ接合のフォワー
ドバイアス。第１の問題点は、ｎチャネルカスコードＮ
_２を使用することにより解決され、一方、第２および第
３の問題点は、ダイナミックゲート・バルクバイアスを
使用することによって（概念的に、２対のスイッチを用
いて図示される）解消される。

【００１２】最近、２倍超の電圧能力を有する２つのＨ
ＶＢ／ＬＶＴが報告されている。第１の回路は、２Ｖト
ランジスタを用いて３．３Ｖドライブおよび５Ｖ耐性を
有し、L. Clark, "High-Voltage Output Buffer Fabric
ated on a 2V CMOS Technology", Digest of Technical
Papers, 1999 VLSI Symposium, pp.61-62、で提案され
ている。また、カスコードスタックのストレスフリー
（オーバーストレスのない）レンジを、電源とグランド
の間の差を超えておよそスレッショルド電圧分だけ拡大
した回路が、G. Singh and R. Salem, "High-Voltage-T
olerant I/O Buffers with Low-Voltage CMOS Proces
s", IEEE J. of Solid-State Circuits, vol.34, No.1
1, pp.1512-1525, Nov. 1999、で提案されている。いず
れの回路もダイナミックゲートバイアスを用いている。

【００１３】上記の文献の回路は、旧式の高動作電圧Ｉ
Ｃを低動作電圧テクノロジとインタフェースすることに
伴う問題点のいくつかを解決するが、これらの回路は、
重大な長期的欠点を有する。現在、半導体業界には、サ
ブ１．５Ｖ電源で駆動される０．１６μｍ、さらには
０．１３μｍテクノロジへ向けて、サブ０．２μｍへ移
行する動きがある。今後４年内に、電源電圧はサブ１Ｖ
レンジにさえ入る可能性があると予想される。産業界が
サブ０．２μｍ領域に移行しテクノロジがサブ１．５Ｖ
電源で駆動されると、インタフェースバッファは、旧式
の０．２４〜０．３５μｍデバイスとともに機能するた
めには、従来技術の２Ｘより大きい倍率を扱うことが要
求されることになる。このため、小型デバイスのブレー
クダウン電圧の２倍より大きい電圧で動作する旧式のＩ
Ｃ素子が引き続き現実に市販されていることに鑑みる
と、ますます小型化するＭＯＳトランジスタテクノロジ
への移行により、従来技術は、長期的解決法としては限
定されたものとなる。

【００１４】

【発明が解決しようとする課題】したがって、少なくと
も２Ｘ耐性を提供しながら、２Ｘ以上の倍率の動作電圧
を有し、ゲート・ソース間、ゲート・ドレイン間、およ
びドレイン・ソース間のストレスのない、少なくとも２
つのＩＣをインタフェースすることが可能な、改良され
た出力バッファが必要とされている。さらに、３Ｘ電圧
能力あるいはそれ以上の低電圧トランジスタで実現化さ
れた、トライステート機能付き高電圧バッファが必要と
されている。

【００１５】

【課題を解決するための手段】集積回路は、トランジス
タの少なくとも１対のノード間に印加可能な最大電圧Ｖ
_ｍａｘに近い最大電圧を有する出力バッファを有する。
出力バッファは、Ｖ_ｍ _ａｘの大きさの約３倍までの電圧
スイングＶ_ＨＩＧＨを有する出力信号を出力することが
可能である。出力バッファは、少なくとも第１および第
２のトランジスタカスコードスタックを有する。それぞ
れのスタックは、ドライバトランジスタと、少なくとも
１つのカスコードトランジスタとを有する。出力バッフ
ァはまた、それぞれのカスコードスタック内の各トラン
ジスタの各ノード対のノード間に印加可能な電圧の大き
さがＶ_ｍａｘ以下になるように、それぞれのカスコード
スタックのカスコードトランジスタの少なくとも１つを
バイアスするバイアス回路をも有する。

【００１６】少なくとも１つの電圧シフトされたデータ
信号レベルを供給するレベルシフタは、第１インバータ
を有する。第１インバータは、バイアス端子において入
力データ信号に結合する少なくとも１つの入力トランジ
スタと、入力トランジスタと直列に接続され、入力トラ
ンジスタが電圧オーバーストレスを受けないようにする
ための低電圧バイアスを有する少なくとも１つのトラン
ジスタを含むカスコードスタックと、第１ノードにおい
て電源電圧Ｖ_ＨＩＧＨとカスコードスタックの間に結合
する負荷トランジスタとを有する。電圧シフトされたデ
ータ信号は、およそＶ_ＨＩＧＨと、カスコードスタック
内の最上位のカスコードトランジスタに対する低電圧バ
イアスとの間の電圧スイングを有する入力データ信号に
相当して、第１ノードにおいて出力される。

【００１７】ドライバとレベルシフタは、互いに結合し
て、３Ｘドライブおよび３Ｘ耐性を含む、３Ｘまでの電
圧能力を有するトライステート機能付きバッファ回路を
提供することが可能である。

【００１８】本発明の上記およびその他の特徴は、添付
図面に関して提供される本発明の好ましい実施例につい
ての以下の詳細な説明からよりよく理解される。

【００１９】

【発明の実施の形態】図３Ａは、低電源電圧ＩＣチップ
と高電源電圧ＩＣチップをインタフェースするためのト
ライステート機能付きＣＭＯＳバッファ３０の概念図で
ある。バッファ３０は、入力において低電圧電源から入
力データ信号を受け取り、入力データ信号に対応するが
グランドと高電源電圧Ｖ_ＤＤの間の電圧スイングを有す
る出力データ信号を生成する。バッファ３０は、レベル
シフタ３２およびドライバ段３４を有する。

【００２０】レベルシフタは、回路が「アクティブモー
ド」または「トライステートモード」のいずれで動作し
ているかに応じて、図３Ｂおよび図３Ｃに示すデータ波
形Ｖ _ｐおよびＶ_ｎを生成する。通常のように、トライス
テートモードは、ＯＥＮ（出力イネーブル）入力を介し
てイネーブルされる。「アクティブモード」では、Ｖ _ｎ
は一般に入力データ信号であり、Ｖ_ｐは、図３Ｂに示さ
れるようにＤＣオフセットのあるＶ_ｎに対応する。必ず
しも必要ではないが、低動作電圧ＩＣから入力される入
力データ信号は、ピークがＶ_ｍａｘの電圧スイングを有
し、Ｖ_ｍａｘは、バッファ回路内のトランジスタが耐え
られる最大電圧に近い（すなわち、｜Ｖ _ＧＳ｜，｜Ｖ
_ＧＤ｜，｜Ｖ_ＤＳ｜≦Ｖ_ｍａｘ）ことが仮定される。

【００２１】図４は、３Ｘのストレスフリーレンジを有
するパッドドライバ１００の実施例の概念図である。す
なわち、ドライバ１００は、ドライバ１００内で用いら
れるトランジスタのブレークダウン電圧の約３倍までの
電圧スイングＶ_ＨＩＧＨを有する出力信号Ｖ_ｐａｄを出
力ノード１０２においてドライブすることが可能であ
る。ドライバ１００は、出力ノード１０２で直列に接続
されたｐチャネルカスコードスタックおよびｎチャネル
カスコードスタックを有する。ｐチャネルカスコードス
タックは、電源電圧Ｖ_ＨＩＧＨと出力ノード１０２の間
に直列接続された少なくとも３個のｐチャネルＭＯＳト
ランジスタＰ_１、Ｐ_２、Ｐ_３を有する。ｎチャネルカス
コードスタックは、出力ノード１０２と相対グランドＶ
_{ＧＲＯＵＮ} _Ｄの間に直列接続された少なくとも３個のｎ
チャネルＭＯＳトランジスタＮ_１、Ｎ_２、Ｎ_３を有す
る。

【００２２】Ｎ_１のゲート端子は入力データ信号Ｖ
_ｎ（図３Ａ）に接続され、Ｐ_１のゲート端子はレベルシ
フトされたデータ信号Ｖ_ｐ（図３Ａ）に接続される。こ
れらの信号は、レベルシフタ回路によって供給されるこ
とが可能である。ｎチャネルトランジスタＮ_２のゲート
端子は、第１定電圧に接続され、この第１定電圧とＶ
_ＧＲ _ＯＵＮＤの間の差がＶ_ｍａｘを超えないようにされ
る。真の３Ｘバッファの場合、第１定電圧の値は、図４
に示されるように、ほぼＶ_ｍａｘに等しい。ｐチャネル
トランジスタＰ_２のゲート端子は、第２定電圧に接続さ
れ、Ｖ_ＨＩＧＨとこの第２定電圧の間の差がＶ_ｍａｘを
超えないようにされる。真の３Ｘバッファの場合、第２
定電圧の値は、図４に示されるように、２Ｖ_ｍａｘに設
定される。第１定電圧は、従来技術によって、バッファ
の内部で生成されることも可能である。

【００２３】例示的なドライバ１００において、出力ノ
ード１０２におけるパッド電圧がスイッチＳ_１およびＳ
_２を制御し、それにより、これらのスイッチは、カスコ
ードトランジスタＰ_３およびＮ_３に対するダイナミック
ゲートバイアスを提供する。以下の条件が満たされる場
合には、６個のトランジスタＮ_１、Ｎ_２、Ｎ_３、Ｐ_１、
Ｐ_２、およびＰ_３のいずれも、Ｖ_ＧＳまたはＶ_ＤＧの電
圧オーバーストレスを受けない：（１）Ｖ_ｐａｄが第１
定電圧（例えば、Ｖ_ｍａｘ）より低いとき、Ｓ _１が閉じ
る；（２）Ｖ_ｐａｄが第２定電圧（例えば、２
Ｖ_ｍａｘ）より高いとき、Ｓ_２が閉じる；（３）Ｖ
_ｐａｄが第１定電圧と第２定電圧の間（両端を含む）に
あるとき、Ｓ_１およびＳ_２は、Ｎ_３およびＰ_３のゲート
電圧を第１定電圧と第２定電圧の間（両端を含む）に維
持する。もちろん、Ｓ_１およびＳ_２が両方とも閉じるこ
とはない。

【００２４】Ｓ_１の制御電圧（すなわち、Ｖ_ｐａｄ）が
スイッチ端子電圧より低いときに閉じなければならない
（オンでなければならない）ことは、Ｓ_１がｐチャネル
トランジスタを用いて実現化されるべきことを示唆す
る。他方、Ｓ_２は、その制御電圧がその端子電圧より高
いときに閉じなければならない（オンでなければならな
い）ため、ｎチャネルトランジスタを用いて実現化され
るべきである。この構成は、ｎチャネルトランジスタＮ
_４およびｐチャネルトランジスタＰ_４を追加して図５に
示されている。各トランジスタのドレイン端子は、ノー
ド１０４において、トランジスタＮ_３およびＰ_３のゲー
ト端子に接続される。

【００２５】両方のスイッチトランジスタＮ_４およびＰ
_４のゲートがＶ_ｐａｄによって制御されるべきである
が、パッドノード１０２に直接には接続されないのが好
ましい。直接に接続すると、スイッチトランジスタＮ_４
およびＰ_４の電圧オーバーストレスを引き起こす。スト
レスフリー動作のためには、Ｐ_４のゲート電圧は、Ｖ_ｐ
_ａｄに追従すべきであるが、（２／３）Ｖ_ＨＩＧＨすな
わち２Ｖ_ｍａｘを超えるべきではない。同様に、Ｎ_４の
ゲート電圧は、Ｖ_ｐａｄに追従すべきであるが、（１／
３）Ｖ_ＨＩＧＨすなわちＶ_ｍａｘを下回るべきではな
い。図４のドライバ１００がトライステートモードにあ
るとき、ノード１１０および１１２は、要求される電圧
偏差（エクスカーション）を有する。ノード１１２にお
ける電圧は、下方ではＶ_{ＧＲＯＵＮＤ}までＶ_ｐａｄに追
従するが、（２／３）Ｖ_ＨＩＧＨ−Ｖｔｎを大きく超え
て増大することはない。他方、ノード１１０における電
圧は、電源レールまでＶ_ｐａｄに追従するが、（１／
３）Ｖ_ＨＩＧＨ＋Ｖｔｐより大幅に低く減少することは
ない。ここで、Ｖｔｎはｎチャネルデバイスのスレッシ
ョルド電圧であり、Ｖｔｐはｐチャネルデバイスのスレ
ッショルド電圧である。

【００２６】図５に示したドライバ１００（ただし、Ｎ
_４およびＰ_４のゲート端子をノード１１０および１１２
にそれぞれ直接に結合したもの）を、０．２５μｍの
２．５Ｖブレークダウン電圧テクノロジと７．５ＶのＶ
_ＨＩＧＨを用いてシミュレートした。ドライバをトライ
ステートモードにおき（すなわち、Ｎ_１およびＰ_１を両
方ともオフにした）、パッド電圧を０と７．５Ｖの間で
変化させた。予想されるように、８個のすべてのトラン
ジスタ（Ｎ_１〜Ｎ_４およびＰ_１〜Ｐ_４）のゲート・ソー
ス間およびゲート・ドレイン間の電圧は、±２．５Ｖの
限界内にとどまった（すなわち、電圧はＶ_ｍａｘを超え
なかった）。しかし、アクティブモードでは、ノード１
１２における電圧は、Ｖ_ｏｕｔ（すなわち、Ｖ_ｐａｄ）
の関数であるのみならず、トランジスタＮ_１のゲート電
圧の関数でもある。同様に、ノード１１０における電圧
は、Ｖ_ｐａｄと、トランジスタＰ_１のゲート電圧との両
方の関数である。その結果、それぞれの入力遷移の直後
に、Ｐ_４（Ｓ_１）およびＮ_４（Ｓ_２）は両方ともオンに
なり、大きい「ショットスルー」(shot-through)電流が
流れる。さらに重要な点であるが、同じ時間フレーム中
に、Ｎ_３およびＰ_３のゲート酸化物は電圧オーバースト
レスを受ける。この問題点は、図６の回路で解決され
る。

【００２７】図６において、三重カスコードは２個の回
路に分かれる。その一方は常にトライステートモードで
動作し、スイッチングトランジスタは共有される。スイ
ッチングトランジスタの制御は、「常時トライステー
ト」回路から導かれる。スイッチトランジスタＰ_４およ
びＮ_４は、ノード１０２におけるＶ_ｐａｄの変化のみに
応答し、追加されたトランジスタＮ_５およびＰ_５のため
の動的保護を提供する。トランジスタＮ_５およびＰ
_５は、ゲート端子がノード１０４に接続され、ドレイン
端子が出力ノード１０２に接続される。Ｐ_５のソース端
子は、Ｎ_４のゲート端子に接続され、Ｎ_５のソース端子
は、Ｐ_４のゲート端子に接続される。これらの２つのト
ランジスタＮ_５およびＰ_５のドレインおよびゲートノー
ドはそれぞれＮ _３およびＰ_３のゲートおよびドレインノ
ード（それぞれノード１０４および１０２ともいう）に
接続されるため、スイッチＮ_４およびＰ_４もまたＰ_５お
よびＮ_５のための保護を提供する。したがって、例示的
な高電圧バッファ・低電圧トランジスタ回路が実現され
る。

【００２８】１０個のすべてのトランジスタ（Ｎ_１〜Ｎ
_５，Ｐ_１〜Ｐ_５）のゲート・ソース間およびゲート・ド
レイン間の電圧は常に±（１／３）Ｖ_ＨＩＧＨすなわち
Ｖ_ｍ _ａｘに制限される。しかし、トランジスタＮ_５、Ｐ
_５、Ｎ_３およびＰ_３のドレイン・ソース（ＤＳ）間電圧
は、少なくともスレッショルド電圧（Ｖｔｎ）だけＶ
_ｍａｘを超える可能性がある。これは、ドライバ内のデ
バイスの長さを延長することによって解決することが可
能であるが、ＩＣに対する面積制約が増大するため、現
実的な選択肢ではないかもしれない。

【００２９】Ｎ_５のＶ_ＤＳを（１／３）Ｖ_ＨＩＧＨすな
わちＶ_ｍａｘ以下に保つために、ノード１０６を（２／
３）Ｖ_ＨＩＧＨまで引き上げることも可能である。これ
は、図７および図８の例示的な回路配置において、トラ
ンジスタＮ_６により実現される。同様に、Ｐ_５のＶ_ＤＳ
を（１／３）Ｖ_ＨＩＧＨすなわちＶ_ｍａｘ以下に保つた
めに、ノード１０８を（１／３）Ｖ_ＨＩＧＨまで引き下
げることも可能であり、これは、トランジスタＰ_６によ
り実現される。なお、動作時に、Ｎ_６は、ノード１０６
を直接（２／３）Ｖ_ＨＩＧＨには接続せず、代わりに、
それをノード１０４に接続し、ノード１０４は、高パッ
ド電圧に対して、所望の（２／３）Ｖ_Ｈ _ＩＧＨの値を得
る。同様に、ノード１０８は、ノード１０４を介して間
接的に（１／３）Ｖ_ＨＩＧＨに下げられる。この構成
は、トランジスタＮ_６およびＰ_６がオーバーストレスを
受けないことを保証する。

【００３０】解決されるべき最後の問題点は、トランジ
スタＮ_３およびＰ_３のドレイン・ソース間のオーバース
トレスの可能性である。以下で、トランジスタＮ_３のド
レイン・ソース間オーバーストレスの原因について簡単
に説明し、この問題点を解決するための回路を図９に示
す。Ｐ_３のオーバーストレスの原因はＮ_３の場合と同様
であるため、説明しない。

【００３１】１０２におけるパッド電圧がＶ_ＨＩＧＨに
等しいとき、トランジスタＮ_２およびＮ_３のドレイン・
ソース間電圧はそれぞれ次のようになる。Ｎ_２のＶ_ＤＳ＝（１／３）Ｖ_ＨＩＧＨ＋（Ｎ_２のＶ_ＧＳ
−Ｎ_３のＶ_ＧＳ）Ｎ_３のＶ_ＤＳ＝（１／３）Ｖ_ＨＩＧＨ＋Ｎ_３のＶ_ＧＳＮ_１のゲート端子における入力データ信号の入力遷移の
直後に、Ｎ_２のＶ_ＧＳおよびＮ_３のＶ_ＧＳが両方とも増
大することがあるため、カスコードトランジスタＮ_２お
よびＮ_３はＮ_１によって導通された電流を運ぶことがあ
る。これらの変化は、Ｎ_２のＶ_ＤＳおよびＮ_３のＶ_ＤＳ
を変化させる。第１式により、Ｎ_２とＮ_３のサイズを等
しくすることによって、Ｎ_２のＶ_ＤＳの変化は、ほぼ一
定に低く保たれ、（１／３）Ｖ_ＨＩＧＨに等しくするこ
とができる。第２式から、Ｎ_３はドレイン・ソース間オ
ーバーストレスを受けることがわかる。このオーバース
トレスは、図９に示すように、Ｎ_３のドレインとノード
１０２との間に追加のカスコードトランジスタＮ_７を接
続すれば防ぐことができる。図９においてｎチャネルカ
スコードスタックにトランジスタＮ_７を追加したことに
より、Ｎ_３のドレイン・ソース間電圧はＶ_ＤＳ＝（１／
３）Ｖ_ＨＩＧＨ＋（Ｎ_３のＶ_ＧＳ−Ｎ_７のＶ_Ｇ _Ｓ）とな
る。今度は、単にＮ_４とＮ_３のサイズをほぼ等しくする
ことによって、このドレイン・ソース間電圧は、ほぼ一
定に低く保たれ、（１／３）Ｖ_ＨＩＧＨに等しくするこ
とができる。このドレイン・ソース間オーバーストレス
保護のためには、パッドノードの電位がＶ_ＨＩＧＨであ
るときは必ずＮ_７のゲート端子の電位がＶ_ＨＩＧＨであ
ることが必要である。しかし、パッドノード１０２がＶ
_Ｇ _{ＲＯＵＮＤ}へ向かって動くとき、トランジスタＮ_７の
ゲート端子電位は（１／３）Ｖ_ＨＩＧＨに低下すべきで
ある。すなわち、Ｎ_７は、Ｖ_ＨＩＧＨないし（１／３）
Ｖ_ＨＩＧＨのダイナミックゲートバイアスを必要とす
る。このようなバイアスは、ノード１０８において容易
に得られる。

【００３２】同様に、Ｐ_３のドレイン・ソース間オーバ
ーストレスは、Ｐ_３のドレイン端子と出力ノード１０２
との間に接続されたＰ_７カスコードトランジスタの追加
によって除去される。図９に示されるように、必要なダ
イナミックバイアス（０ないし（２／３）Ｖ_ＨＩＧＨ）
は、トランジスタＰ_７をノード１０６に接続することに
よって得られる。

【００３３】図１０は、ゲート・ソース間、ゲート・ド
レイン間、およびドレイン・ソース間のオーバーストレ
スのない３Ｘドライバを実現する際の上記のものと同じ
基本的なアプローチが、ゲート・ソース間、ゲート・ド
レイン間、およびドレイン・ソース間のオーバーストレ
スのない２Ｘドライバ２００を提供するためにも利用可
能であることを示すための図である。なお、図１０のド
ライバ２００は、図４〜図９に示したように出力ノード
２０２で接続されたｎチャネルおよびｐチャネルのカス
コードスタックを有する。電源レールは、３Ｖ_ｍａｘの
代わりに、２Ｘドライバ２００では２Ｖ_ｍａｘに設定さ
れる。また、Ｖ_ＨＩＧＨとノード２０４の間の差がＶ
_ｍａｘより大きくならず、かつ、ノード２０４とＶ
_{ＧＲＯＵＮＤ}の間の差がＶ_ｍａｘより大きくならないよ
うに、Ｐ_２およびＮ_２のゲート端子は、ノード２０４
（Ｖ_ｍａｘとして図示）で単一の定電圧に接続される。
Ｎ_３のゲート端子における入力データ信号は、Ｖ_ｍａｘ
の最大電圧スイングを有する可能性があり、Ｐ_３のゲー
ト端子における入力データ信号は、Ｎ_３の入力データ信
号を、ノード２０４におけるＤＣ値だけレベルシフトし
たものである。すなわち、データ信号は、Ｖ_ｍａｘと２
Ｖ_ｍａｘの間を動く。制御回路２０６および２０８はそ
れぞれ、ｎチャネルトランジスタＮ_１およびｐチャネル
トランジスタＰ_１にダイナミックゲートバイアス信号Ｇ
ｎおよびＧｐを提供する。

【００３４】信号ＧｎおよびＧｐは両方とも、ノード２
０２において生成される出力信号と同相であり、電圧ス
イングはＶ_ｍａｘであり、ＧｎはＶ_ｍａｘとＶ_ＨＩＧＨ
の間を動き、ＧｐはＶ_{ＧＲＯＵＮＤ}とＶ_ｍａｘの間を動
く。図１０の回路２００がどのようにしてストレスフリ
ー動作を提供するかを理解するため、入力遷移前後の回
路の挙動を考える。初期条件は次の通りであると仮定す
る：入力はローであり（Ｎ_１のゲートは０Ｖであり、Ｐ
_１のゲートはＶ_ｍａｘである）、出力はＶ_ＨＩ _ＧＨであ
る。バイアス回路２０６、２０８の作用により、Ｇｎお
よびＧｐはそれぞれＶ_ＨＩＧＨおよびＶ_ｍａｘである。
これらの指定された条件の下で、任意の２つのトランジ
スタ端子間の電位差はＶ_ｍａｘを超えないことを示すこ
とができる。

【００３５】Ｎ_１のゲート端子における入力信号がハイ
になると、Ｎ_１によって運ばれる電流は増大する。この
電流がＮ_２およびＮ_３を流れるため、Ｎ_２およびＮ_３の
トランジスタソース電位はそれらの初期値Ｖ_ｍａｘ−Ｖ
ｔｎおよび２Ｖ_ｍａｘ−Ｖｔｎから減少する。Ｎ_２とＮ
_３が同等である場合、両方のトランジスタのソース減少
分は等しく、Ｎ_２のＶ_ＤＳは最初から一定のままであ
り、ほぼＶ_ｍａｘに等しい。Ｎ_３のドレイン・ソース間
電圧もまた、Ｖ_ｍａｘより小さい。負荷キャパシタンス
が放電されると、Ｎ_３のドレイン電圧は減少する。ある
時点に、バイアス回路２０６が活性化され、Ｎ_３のゲー
ト電圧を低下させて、トランジスタＮ_３のＶ_ＧＤが大き
くなりすぎないようにする。出力ノード２０２は、Ｖ
_{ＧＲＯＵＮＤ}に達するまで放電し続け、そこで落ち着
く。

【００３６】出力が「ロー」すなわちＶ_{ＧＲＯＵＮＤ}で
あり、入力がＶ_ｍａｘである場合、どの端子間電圧もＶ
_ｍａｘを超えないことを示すことができる。回路２００
は、「ハイ」から「ロー」への入力遷移（および「ロ
ー」から「ハイ」への出力遷移）のときも同様の挙動を
示す。この遷移中、Ｐ_３の存在により、トランジスタＰ
_２は、ドレイン・ソース間電圧が大きくならないように
抑制される一方、制御回路２０８が、Ｐ_３に対するゲー
ト・ソース間およびゲート・ドレイン間のオーバースト
レス保護を提供する。

【００３７】バイアス回路２０６および２０８は、ｐチ
ャネルトランジスタＰ_４およびＰ_５ならびにｎチャネル
トランジスタＮ_４およびＮ_５とともに、図１０に示され
るように実現化される。ｐチャネルトランジスタＰ
_４は、そのゲート端子が出力ノード２０２でＶ_ｐａｄに
接続され、ドレイン端子はノード２０４で定電圧に接続
され、ソース端子はＮ_３のゲート端子に接続される。ト
ランジスタＰ_５は、そのゲート端子がノード２０４に接
続され、ドレイン端子は出力ノード２０２に接続され、
そのソース端子はＮ_３のゲート端子に接続される。同様
に、バイアス回路２０８は、ｎチャネルトランジスタＮ
_４のゲート端子が出力ノード２０２に接続され、そのソ
ース端子がＰ_３のゲート端子に接続され、そのドレイン
端子が２０４で定電圧に接続されて、実現化される。ｎ
チャネルトランジスタＮ_５は、そのゲート端子がノード
２０４で定電圧に接続され、そのソース端子はＰ_３のゲ
ート端子に接続され、そのドレイン端子は出力ノード２
０２に接続される。バイアス回路は、静止電力を消費し
ないという利点を有する。

【００３８】図１１〜図１３は、３Ｘトライステート機
能付きバッファで用いられる例示的なレベルシフタ回路
３００の回路図である。この回路は、信号Ｖ_ｐをドライ
バ１００に提供するために使用可能である。レベルシフ
タ回路は、入力ｎチャネルトランジスタと、入力トラン
ジスタを電圧オーバーストレスから保護し少なくとも１
つのｎチャネルカスコードトランジスタを有するカスコ
ードスタックと、出力ノードにおいてカスコードスタッ
クに接続される負荷トランジスタとを有する。図１１に
示すように、信号を前述のようなドライバに提供するた
めのレベルシフタ３００は一般に、直列に接続された少
なくとも４個のｎチャネルトランジスタＮ_８、Ｎ_９、Ｎ
_１０およびＮ_１１を有する変形Ｎ−ＭＯＳインバータと
して例示される。入力トランジスタＮ_８のソース端子は
ＶＧＲＯＵＮＤに接続され、カスコードトランジスタＮ
_９のソース端子はＮ_８のドレイン端子に接続され、カス
コードトランジスタＮ_１０のソース端子はＮ_９のドレイ
ン端子に接続され、負荷トランジスタＮ_１１のドレイン
およびゲート端子は両方とも電源Ｖ_ＨＩＧＨすなわち３
Ｖ_ｍａｘに接続される。トランジスタＮ_１１とＮ_１０は
互いに第１出力ノード３０２で接続される。Ｎ_８のゲー
ト端子は、最大電圧スイングがＶ_ｍａｘを超えない入力
データ信号に接続される。この入力データ信号は、低電
圧ＩＣによって提供されることが可能である。Ｎ_９およ
びＮ_１０のゲート端子はそれぞれ第１定電圧および第２
定電圧に接続され、Ｖ_ＨＩＧＨと第２定電圧の間の差が
Ｖ_ｍａ _ｘを超えず、かつ、第１定電圧とＶ_{ＧＲＯＵＮＤ}
の間の差がＶ_ｍａｘを超えないようにされる。真の３Ｘ
レベルシフタ段の場合、第１および第２定電圧はそれぞ
れＶ_ｍａｘ（（１／３）Ｖ_ＨＩＧＨ）および２Ｖ_ｍａｘ
（（２／３）Ｖ_ＨＩＧＨ）である。レベルシフタ３００
により、データ信号Ｖ_ｐは出力ノード３０２において生
成され、これは、入力データ信号に対応するが２Ｖ
_ｍａｘのＤＣオフセットを有する。すなわち、信号は、
図４〜図９に示したドライバ回路の必要に応じて２Ｖ
_ｍａｘと３Ｖ_ｍａｘの間を動く。明らかなように、図１
１の回路で、ゲート電圧バイアスを適当な一定値にし、
電源電圧Ｖ_ＨＩＧＨを大きくして、さらにｎチャネルカ
スコードを単に追加することによって、さらに高い電圧
シフトされたデータ信号が得られる。

【００３９】回路３００は、ノード３０２において非常
にロバストな出力信号を提供するが、静止電力を消費す
ることがある。この静止電力消費を低減するため、入力
データ信号のデューティサイクルを低減することができ
る。入力データ信号のデューティサイクルが低減される
場合、出力デューティサイクルは依然として保持されな
ければならない。したがって、例示的なレベルシフタは
さらに、半サイクルだけ入力インバータと位相がずれて
ドライブされる第２のインバータ段と、２つのインバー
タ段を接続するＲＳ（リセット−セット）ラッチとを有
することが可能である。レベルシフタのこの実施例を図
１２に示す。

【００４０】図１２のレベルシフタは、ＲＳラッチ３０
６に接続されたインバータ３００ａおよびインバータ３
００ｂ（Ｎ_１２、Ｎ_１３、Ｎ_１４、およびＮ_１５）を有
する。レベルシフタはまた、オプションとして、クロス
接続されたｐチャネルトランジスタＰ_８およびＰ_９と、
追加の直列ｎチャネルトランジスタＮ_１６およびＮ_１ _７
とを有する。これらのデバイス（Ｐ８，Ｐ９，Ｎ１６，
Ｎ１７）は必ずしも必要ではないが、レベルシフタが出
力３０８および３１０においてなめらかな出力波形を生
成するのを助ける。それぞれのインバータ３００ａ、３
００ｂは、ゲート端子で入力信号ＩＮ_１およびＩＮ_２に
接続された入力トランジスタと、カスコードスタック
と、負荷トランジスタとを有する。入力信号ＩＮ_１およ
びＩＮ_２は、５０％より低い低減されたデューティサイ
クルを有するように図示されている。「破線」の波形
は、５０％のデューティサイクルを有する入力波形を示
す。カスコードトランジスタは、すべてのデバイスに対
するオーバーストレス保護を提供する。効果的なオーバ
ーストレス保護のため、すべてのデバイスは同じサイズ
であることが好ましい。入力トランジスタと負荷トラン
ジスタのサイズが等しい場合、図１２のレベルシフタ
は、大信号に対してほぼ１の利得を示す。インバータ利
得は、１次のオーダーでは、プロセス変動および温度変
動に対して反応しない。しかし、図１２のレベルシフタ
は、入力信号ＩＮ_１およびＩＮ_２が（図１２の破線の入
力信号で示すように）５０％という通常のデューティサ
イクルを有する場合には、静止電力を消費する。

【００４１】インバータ段３００ａ、３００ｂは、それ
らの入力が「ハイ」であるときに静止電力を消費するた
め、２つのインバータがインパルスドライブされる場合
には静止電力消費を低減することができる。しかし、ラ
ッチ３０６がその状態を変えることができるためには、
インパルス継続時間は、十分に大きくされるべきであ
る。２つのインバータがパルスドライブされる場合、両
方のインバータ出力はほとんどの時間「ハイ」となる。
その状態を保持することができるためには、ＲＳラッチ
３０６は、（ＮＯＲゲートではなく）ＮＡＮＤゲートを
用いて実現化されるべきである。

【００４２】図１３の回路は、変形パルス信号ＩＮ_１お
よびＩＮ_２を生成する１つの手段を例示する。図１３の
回路はまた、出力３１６および３１８において０とＶ
_ｍａｘの間の電圧スイングを有するさらに２つの信号を
生成するという追加的な利点を提供する。これらの信号
の一方は、ドライバ段１００のｎチャネルトランジスタ
Ｎ_１をドライブする信号Ｖ_ｎを提供するために使用可能
である。

【００４３】図１３の所望のインパルスドライブは、
「ワンショット」回路を用いて実現される。この回路
は、入力回路３１４内の３個のＭＯＳインバータと、入
力回路３１４内の２個のＮＡＮＤゲートと、ＮＡＮＤに
よるＲＳラッチ３１２とを使用する。トランジスタ
Ｎ_８、Ｎ_９、Ｎ_１２およびＮ_１３もまた、このワンショ
ット回路の一部である。よりなめらかな波形の生成のた
めに、ｐチャネルトランジスタＰ_１０およびＰ_１１を含
めることも可能である。パルスは、正の入力遷移がある
ときにはトランジスタＮ_８のゲートにおいて、また、負
の入力遷移があるときには入力トランジスタＮ_１２のゲ
ートにおいて、生成される。生成されるパルスの継続時
間は、Ｔ_ｍｏｓ＋Ｔ_{Ｎ８／Ｎ９}＋Ｔ_ＲＳにほぼ等しい。
ただし、Ｔ_ｍｏｓはＭＯＳインバータの遅延であり、Ｔ
_{Ｎ８／Ｎ９}はＮ_８／Ｎ_９インバータの遅延であり、Ｔ
_ＲＳはＲＳラッチ３１２のスイッチング遅延である。Ｒ
Ｓラッチ３０６およびＲＳラッチ３１２が等しい負荷を
受け、それらの対応するドライブ回路に対して小さい負
荷しか示さない限り、生成されるドライブパルスの継続
時間は、ＲＳラッチ３０６のスイッチングを保証するの
に十分となる。

【００４４】図１４は、上記のドライバ段２００に接続
された、上記のレベルシフタ回路３００を有する、３Ｘ
トライステート機能付き出力バッファ回路４００の実施
例である。トライステート機能付き７Ｖ出力バッファ４
００は、０．２５μｍ２．５ＶＣＭＯＳプロセスで
製造された。この回路は、２００ＭＨｚで１０ｐＦの負
荷キャパシタンスをドライブするように設計された。ト
ランジスタサイズ（幅／長さ、単位μｍ）は次の通りで
あった。Ｎ_１〜Ｎ_３，Ｎ_７３７０／０．２４Ｎ_５，Ｎ_６３７／０．２４Ｎ_４７４０／０．２４Ｎ_８〜Ｎ_１７０．６／０．２４Ｐ_１〜Ｐ_３，Ｐ_７１３００／０．２８Ｐ_５，Ｐ_６７４／０．２８Ｐ_４１３００／０．２８Ｐ_８〜Ｐ_１１２．１／０．２８

【００４５】上記のように設計された回路はテストさ
れ、「オン・ウェハ」プロービングが正しく実行され
た。高電圧能力を確認するため、バッファを「パッケー
ジ環境」で動作させながら、内部ノード１０４、１０６
および１０８がモニタされた。これは、ＰＣＢ（プリン
ト回路基板）上に直接にベアダイをボンディングし、ア
クティブプローブを使用することによって行われた。そ
して、得られた波形を、ノード１０２で生成された出力
波形と比較した。電位差Ｖ_１０２−Ｖ_１０６、Ｖ_１ _０２
−Ｖ_１０８およびＶ_１０２−Ｖ_１０４は、ＧＳおよびＧ
Ｄ電圧オーバーストレスの有無を示す。これらの差は、
およそ±２．５Ｖの限界内にとどまった。したがって、
開発されたバッファ回路の電圧ドライブおよび耐性は、
回路内で使用されるＭＯＳデバイスのブレークダウン電
圧のほぼ３倍の大きさである。

【００４６】図１５は、図７〜図９に記載した回路が入
力バッファ回路を形成するために用いられることを例示
する。この入力バッファ回路は、ノード１０２において
０と３Ｖ_ｍａｘの間でスイングする入力信号を受け取
り、出力ノード５０６において０とＶ_ｍａｘの間でスイ
ングする出力データを生成する。もちろん、出力信号
は、通常のように、インバータ５１０またはインバータ
のチェインによって増幅されることが可能である。図７
〜図９のｎチャネルおよびｐチャネルのカスコードスタ
ックは、例示した入力ドライバの作用には不要である。
この回路は、破線のボックス５０８内に示されている。
これらのカスコードスタックは、Ｐ_１のゲートを電源電
圧に接続し、Ｎ_１のゲートをＶ_{ＧＲＯＵＮＤ}に接続する
ことによって無効化することが可能である。

【００４７】入力段５０２は、図７〜図９に示したよう
に、トランジスタＮ_４〜Ｎ_６およびＰ_４〜Ｐ_６から、特
に、図７および図８で導入された回路配置から、設計す
ることが可能である。同様に、ｎチャネルトランジスタ
Ｎ_５ａおよびＮ_４ａを含む図１０のバイアス回路２０８
は、図示のように入力段５０２に接続されることが可能
である。高電圧ＩＣからノード１０２に提示される、０
と３Ｖ_ｍａｘの間の電圧スイングを有する入力データ信
号は、ノード５０６にデータ信号を生成し、これは、低
電圧ＩＣを安全にドライブするのに適している。ノード
５０４におけるデータ信号は、０と２Ｖ_ｍａｘの間の電
圧スイングを有し、ノード５０６におけるデータ信号は
０とＶ_ｍａｘの間の電圧スイングを有する。

【００４８】

【発明の効果】以上述べたごとく、本発明によれば、少
なくとも２Ｘ耐性を提供しながら、２Ｘ以上の倍率の動
作電圧を有し、ゲート・ソース間、ゲート・ドレイン
間、およびドレイン・ソース間のストレスのない、少な
くとも２つのＩＣをインタフェースすることが可能な、
改良された出力バッファが実現される。さらに、３Ｘ電
圧能力あるいはそれ以上の低電圧トランジスタで実現化
された、トライステート機能付き高電圧バッファが実現
される。

【００４９】特許請求の範囲の発明の要件の後に括弧で
記載した番号がある場合は、本発明の一実施例の対応関
係を示すものであって、本発明の範囲を限定するものと
解釈すべきではない。

【図面の簡単な説明】

【図１】公知の高電圧耐性・高電圧ドライババッファイ
ンタフェース回路の回路図である。

【図２】公知の高電圧耐性・低電圧ドライババッファイ
ンタフェース回路の回路図である。

【図３】トライステート機能付き高電圧バッファと、対
応するアクティブモードおよびトライステートモードの
波形とを示す概略図である。

【図４】３Ｘトライステート機能付きバッファの例示的
なドライバの回路図である。

【図５】３Ｘトライステート機能付きバッファの例示的
なドライバの回路図である。

【図６】３Ｘトライステート機能付きバッファの例示的
なドライバの回路図である。

【図７】３Ｘトライステート機能付きバッファの例示的
なドライバの回路図である。

【図８】３Ｘトライステート機能付きバッファの例示的
なドライバの回路図である。

【図９】３Ｘトライステート機能付きバッファの例示的
なドライバの回路図である。

【図１０】２Ｘトライステート機能付きバッファの例示
的なドライバの回路図である。

【図１１】３Ｘトライステート機能付きバッファの例示
的なレベルシフタ回路の回路図である。

【図１２】３Ｘトライステート機能付きバッファの例示
的なレベルシフタ回路の回路図である。

【図１３】３Ｘトライステート機能付きバッファの例示
的なレベルシフタ回路の回路図である。

【図１４】例示的な３Ｘトライステート機能付き出力バ
ッファの回路図である。

【図１５】３Ｘトライステート機能付き入力バッファの
回路図である。

【符号の説明】１０回路１２パッドドライバ１４パッドノード１６レベルシフタ１８ノード１９ノード２０回路３０トライステート機能付きＣＭＯＳバッファ３２レベルシフタ３４ドライバ段１００パッドドライバ１０２出力ノード（パッドノード）１０４，１１０，１１２ノード２００２Ｘドライバ２０２出力ノード２０４ノード２０６，２０８制御回路（バイアス回路）３００レベルシフタ回路３００ａ，３００ｂインバータ段３０２出力ノード３０６ＲＳラッチ３０８，３１０出力３１２ＲＳラッチ３１４入力回路３１６，３１８出力４００３Ｘトライステート機能付き出力バッファ回路５０２入力段５０４ノード５０６出力ノード５１０インバータ

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Claims

【特許請求の範囲】

【請求項１】トランジスタの少なくとも１対のノード
間に印加可能な最大電圧Ｖ_ｍａｘに近い最大電圧を有す
る出力バッファを有する集積回路において、出力バッファは、Ｖ_ｍａｘの大きさの約３倍までの電圧
スイングＶ_ＨＩＧＨを有する出力信号を出力し、前記出力バッファは、（ａ）それぞれのスタックが、ドライバトランジスタ
と、少なくとも１つのカスコードトランジスタとを有す
る、少なくとも第１および第２のトランジスタカスコー
ドスタックと、（ｂ）前記出力信号に応答して、それぞれのカスコード
スタック内の各トランジスタの各ノード対のノード間に
印加可能な電圧の大きさがＶ_ｍａｘ以下になるように、
それぞれのカスコードスタックの前記少なくとも１つの
カスコードトランジスタをバイアスするバイアス回路と
を有することを特徴とする集積回路。
【請求項２】前記バイアス回路は、前記第１および第
２のカスコードスタックのそれぞれのカスコードトラン
ジスタのバイアスノードに、出力信号電圧がおよそＶ
_ＨＩＧＨ−Ｖ_ｍａｘ以上であるときにはおよそＶ
_ＨＩＧＨ−Ｖ_ｍａｘの大きさを有する第１電圧を印加
し、出力信号電圧がおよそＶ_ＨＩＧＨ−２Ｖ_ｍａ _ｘ以下
であるときにはおよそＶ_ＨＩＧＨ−２Ｖ_ｍａｘの大きさ
を有する第２電圧を印加するスイッチング手段を有する
ことを特徴とする請求項１記載の集積回路。
【請求項３】前記第１トランジスタカスコードスタッ
クは、第１導電型のトランジスタを有し、前記第２トラ
ンジスタカスコードスタックは、第２導電型のトランジ
スタを有することを特徴とする請求項２記載の集積回
路。
【請求項４】前記少なくとも第１および第２のトラン
ジスタカスコードスタックはそれぞれ、少なくとも２個
のカスコードトランジスタを有し、前記第１電圧は、前
記第１カスコードスタック内の前記カスコードトランジ
スタのうちの１つのカスコードトランジスタのバイアス
ノードに接続され、前記第２電圧は、前記第２カスコー
ドスタック内の前記カスコードトランジスタのうちの少
なくとも１つのカスコードトランジスタのバイアスノー
ドに接続され、前記スイッチング手段は、前記第１およ
び第２のカスコードスタックのそれぞれの、他のカスコ
ードトランジスタのバイアスノードに、出力信号電圧が
およそＶ_ＨＩＧＨ−Ｖ_ｍ _ａｘ以上であるときには前記第
１電圧を印加し、出力信号電圧がおよそＶ_ＨＩＧ _Ｈ−Ｖ
_ｍａｘ以下であるときには前記第２電圧を印加すること
を特徴とする請求項３記載の集積回路。
【請求項５】前記スイッチング手段は、前記第１電圧
を前記他のカスコードトランジスタの前記バイアスノー
ドに接続する前記第２導電型の第４トランジスタと、前
記第２電圧を前記他のカスコードトランジスタの前記バ
イアスノードに接続する前記第１導電型の第４トランジ
スタとを有することを特徴とする請求項４記載の集積回
路。
【請求項６】前記第４トランジスタは、前記カスコー
ドスタックの前記他のトランジスタの前記バイアスノー
ドに接続された第１ノードで互いに接続され、前記スイッチング手段は、前記第１導電型の前記第４トランジスタの前記バイアス
ノードを出力ノードに接続する前記第２導電型の第５ト
ランジスタと、前記第２導電型の前記第４トランジスタの前記バイアス
ノードを前記出力ノードに接続する前記第１導電型の第
５トランジスタとをさらに有し、前記第５トランジスタはそれぞれ前記第１ノードに接続
されたバイアスノードを有することを特徴とする請求項
５記載の集積回路。
【請求項７】前記第４トランジスタの前記バイアスノ
ードどうしの間に接続された、前記第２導電型の第６ト
ランジスタおよび前記第１導電型の第６トランジスタを
さらに有し、前記第６トランジスタは、前記出力ノードに接続された
バイアスノードを有することを特徴とする請求項６記載
の集積回路。
【請求項８】前記第４トランジスタの前記バイアスノ
ードどうしの間に接続された、前記第２導電型の第６ト
ランジスタおよび前記第１導電型の第６トランジスタを
さらに有し、前記第６トランジスタは、前記第１ノードにおいて互い
に接続され、前記第１導電型の前記第６トランジスタのバイアス端子
は、前記第１導電型の前記第４トランジスタのバイアス
端子に接続され、前記第２導電型の前記第６トランジスタのバイアス端子
は、前記第２導電型の前記第４トランジスタのバイアス
端子に接続されることを特徴とする請求項６記載の集積
回路。
【請求項９】前記第１カスコードスタックは、前記第
１カスコードスタックの前記他のカスコードトランジス
タと前記出力ノードとの間に接続された前記第１導電型
の第７トランジスタをさらに有し、前記第２カスコードスタックは、前記第２カスコードス
タックの前記他のカスコードトランジスタと前記出力ノ
ードとの間に接続された前記第２導電型の第７トランジ
スタをさらに有し、前記第２導電型の前記第７トランジスタのバイアスノー
ドは、前記第２導電型の前記第４トランジスタのバイア
スノードに接続され、前記第１導電型の前記第７トランジスタのバイアスノー
ドは、前記第１導電型の前記第４トランジスタのバイア
スノードに接続されることを特徴とする請求項８記載の
集積回路。
【請求項１０】前記バッファがアクティブモードにあ
るときに、少なくとも１つの電圧シフトされたデータ信
号を少なくとも１つのカスコードスタックの前記ドライ
バトランジスタに提供するレベルシフタ回路をさらに有
し、前記回路は、イネーブル信号に応答して前記バッファを
トライステートモードにおくように構成されることを特
徴とする請求項１記載の集積回路。