JP3730963B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP3730963B2 JP3730963B2 JP2003012563A JP2003012563A JP3730963B2 JP 3730963 B2 JP3730963 B2 JP 3730963B2 JP 2003012563 A JP2003012563 A JP 2003012563A JP 2003012563 A JP2003012563 A JP 2003012563A JP 3730963 B2 JP3730963 B2 JP 3730963B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- mos transistor
- signal
- channel mos
- low voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
Description
【０００１】
【発明の属する技術分野】
本発明は，異なる電源電圧によって動作するデジタル回路のインタフェースをとるための出力回路を用いた半導体集積回路に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタの微細化が進むにつれて許容されるゲート酸化膜耐圧は下がってきており，０．３５μｍ程度の微細プロセスでは３．３Ｖ程度の電源電圧で動作し，さらに最先端の０．１８μｍ程度の微細プロセスでは１．８Ｖ程度の電源電圧が用いられる。従来，この０．１８μｍの微細プロセスでは３．３Ｖ動作の回路とインタフェースをするために１．８Ｖ程度の電源電圧が許容されるトランジスタと３．３Ｖ程度の電源電圧が許容されるトランジスタの両方を形成して１．８Ｖから３．３Ｖへの信号レベル変換を行い，それを用いて出力回路を構成していた。
【０００３】
（第１の従来技術）
図１３は第１の従来技術として，特開平６−２１６７５２号公報に開示されたレベル変換回路の構成を示す回路図である。このレベル変換回路はゲート酸化膜耐圧が高電圧（５Ｖ）よりも低いＭＯＳトランジスタだけを用いて低電圧電源系から高電圧電源系へのレベル変換を行うものである。同図に示すように，このレベル変換回路はＭＯＳトランジスタ３００〜３１３からなるレベル変換部と，ＭＯＳトランジスタ３１４〜３１７からなる出力部とで構成されている。レベル変換部は低電圧（ＶＣＣ：３Ｖ）電源系の信号ＩＮを入力してノードＮ２１，Ｎ２２にレベル変換用信号を出力する。出力部は前記レベル変換部からの制御信号を受けて高電圧（ＶＤＤ：５Ｖ）電源系の信号として０Ｖ〜５Ｖの振幅を有する出力信号ＯＵＴ１と，中間電位〜５Ｖの振幅を有する出力信号ＯＵＴ２と，０Ｖ〜中間電位の振幅を有する出力信号ＯＵＴ３とを出力するようになっている。
【０００４】
出力イネーブル信号ＯＥ，およびその反転信号ＯＥＢには，各々Ｈレベル，Ｌレベルが入力されている場合について説明する。入力信号ＩＮがＬレベルになるとＰＭＯＳ３０６，３０７がオンし，ＮＭＯＳ３０５，３１２がオフする。その結果，ノードＮ２３，Ｎ２４はＨレベルになり，ＮＭＯＳ３０４がオンし，ＮＭＯＳ３０２のソース電位が下がり，ＮＭＯＳ３０２，ＰＭＯＳ３０１の電流経路が形成される。ノードＮ２５はプルダウンされ，ＰＭＯＳ３０８がオンする。ＰＭＯＳ３０８がオンするとノードＮ２１がＨレベルになるとともに，ＰＭＯＳ３０９はオンしＮＭＯＳ３１０のドレイン電位を高電位ＶＤＤまでプルアップする。また，ノードＮ２４がＨレベルになると，ＮＭＯＳ３１１は出力イネーブル信号ＥＢがＨレベルであるから，オンしており，ノードＮ２２はＨレベルになり，出力信号ＯＵＴ３は０Ｖになる。ノードＮ２１がＨレベルになるとＰＭＯＳ３１４はオフして出力信号ＯＵＴ２は中間電位となる。出力信号ＯＵＴ１は，出力信号ＯＵＴ３が０ＶなのでＮＭＯＳ３１６がオンして，０Ｖになる。
【０００５】
一方，入力信号ＩＮがＨレベルになると，ＮＭＯＳ３０５，３１２がオンし，ＰＭＯＳ３０６，３０７がオフして，ノードＮ２２，Ｎ２３の電位はプルダウンされ，ＮＭＯＳ３１７がオフする。ノードＮ２４はＮＭＯＳ３１１がオンなのでプルダウンされ，ＰＭＯＳ３０９，ＮＭＯＳ３１０の電流経路が形成される。そうしてノードＮ２１がプルダウンされるとＰＭＯＳ３１４がオンするとともに，ＰＭＯＳ３００がオンしてノードＮ２５がプルアップされる。そうして出力信号ＯＵＴ１には５Ｖ，出力信号ＯＵＴ２には５Ｖ，出力信号ＯＵＴ３には中間電位が出力される。
【０００６】
（第２の従来技術）
図１４は第２の従来技術として，特許第３２５８２２９号公報に開示されたレベル変換回路の構成を示す回路図である。このレベル変換回路もゲート酸化膜耐圧が高電圧（５Ｖ）よりも低いＭＯＳトランジスタだけを用いて低電圧電源系から高電圧電源系へのレベル変換を行うものである。同図に示すように，高電圧が印加される高電圧電源（ＶＤＤ：５Ｖ）と出力ノードＮ１の間に直列接続されたＰＭＯＳ１１，１２，ならびに出力ノードＮ１とグランドの間に直列接続されたＮＭＯＳ１３，１４を有し，プルアップ用として機能するＰＭＯＳ１１のゲートはノードＮ４に接続され，プルダウン用として機能するＮＭＯＳ１４のゲートに前記高電圧よりも低い低電圧（ＶＣＣ：３Ｖ）とグランドとの間の振幅を有する入力信号ＩＮが印加され，ＰＭＯＳ１２，およびＮＭＯＳ１３の各ゲートに低電圧が共通して印加されるＣＭＯＳ回路１０と，前記高電圧電源ＶＤＤと出力ノードＮ３の間に接続されゲートがノードＮ４に接続されたＰＭＯＳ３１，および出力ノードＮ３と低電源電圧ＶＣＣとの間に接続され，ＣＭＯＳ回路１０の出力ノードＮ１にゲートが接続されるＰＭＯＳ３２を有する中間回路３０と，前記高電圧電源ＶＤＤと出力ノードＮ４の間に接続されゲートがノードＮ３に接続されたＰＭＯＳ４１，および出力ノードＮ４と低電源電圧ＶＣＣとの間に接続され，出力信号ＯＵＴ１がゲートに印加されるＰＭＯＳ４２を有する中間回路４０と，前記高電圧電源ＶＤＤと出力ノードＮ２の間に直列接続されたＰＭＯＳ２１，２２，ならびに出力ノードＮ２とグランドの間に直列接続されたＮＭＯＳ２３，２４を有し，プルアップ用として機能するＰＭＯＳ２１のゲートはノードＮ３に接続され，プルダウン用として機能するＮＭＯＳ２４のゲートに前記入力信号ＩＮの反転信号が印加され，ＰＭＯＳ２２，およびＮＭＯＳ２３の各ゲートに低電圧ＶＣＣが共通して印加されるＣＭＯＳ回路２０とを備えた回路である。
【０００７】
この回路の動作を以下に説明する。入力信号ＩＮが低電圧レベル（ＶＣＣレベル）である場合は，ＮＭＯＳ１４がオンし，これによって，ＰＭＯＳ３２がオンする結果，ＰＭＯＳ４１，２１もオンする。一方，入力信号の反転信号によりＮＭＯＳ２４がオフし，これによってＰＭＯＳ４２もオフする。したがって，高電圧レベル（ＶＤＤレベル）の出力信号がＯＵＴ１に出力される。この状態では，ＰＭＯＳ１１，３１，４２とＮＭＯＳ２４がオフ状態なので直流電流パスは存在しない。一方，入力信号ＩＮが低電圧レベル（ＶＣＣ）からグランドレベル（０Ｖレベル）へ変化した場合は，ＮＭＯＳ２４がオンし，これによってＰＭＯＳ４２がオンする結果，ＰＭＯＳ１１，３１もオンする。そして入力信号の反転信号によりＮＭＯＳ１４がオフし，これによってＰＭＯＳ３２もオフする。したがって，グランドレベル（０Ｖレベル）の出力信号がＯＵＴ１に出力される。この状態では，ＰＭＯＳ２１，４１，３２とＮＭＯＳ１４がオフ状態なので直流電流パスは存在しない。
【０００８】
図１５は，上記レベル変換回路を用いた３ステート出力回路の構成を示す回路図である。低電圧電源系の論理回路は，データ端子５１，およびイネーブル端子５２を有し，ＮＡＮＤゲート５３，インバータ５４，５５，およびＮＯＲゲート５６で構成されている。さらに，前記レベル変換回路の出力側にはプリバッファ回路６０を介してメインバッファ回路７０が接続されている。プリバッファ回路６０はＰＭＯＳ６１，６２にて構成され，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の信号をＰＭＯＳ７１に供給し，メインバッファ回路７０は，ＰＭＯＳ７１，７２，およびＮＭＯＳ７３，７４で構成され，その出力に接続された出力パッド８０から集積回路の外部へ出力信号ＯＵＴを出力するようになっている。
【０００９】
イネーブル端子５２にグランドレベル（０Ｖ）が入力されると，ＰＭＯＳ７１のゲートには高電圧レベル（ＶＤＤ）が印加され，また，ＮＭＯＳ７４のゲートにはグランドレベル（０Ｖ）が印加され，出力信号ＯＵＴはハイインピーダンス状態になる。
【００１０】
一方，イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，かつデータ端子５１に低電圧レベル（ＶＣＣ）が印加されると，ＰＭＯＳ７１のゲートには低電圧レベル（ＶＣＣ）が印加され，ＮＭＯＳ７４のゲートにはグランドレベル（０Ｖ）が印加され，出力信号ＯＵＴは高電圧レベル（ＶＤＤ）となる。
【００１１】
また，イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，かつデータ端子５１にグランドレベル（０Ｖ）が印加されると，ＰＭＯＳ７１のゲートには高電圧レベル（ＶＤＤ）が印加され，ＮＭＯＳ７４のゲートには低電圧レベル（ＶＣＣ）が印加され，出力信号ＯＵＴはグランドレベル（０Ｖ）となる。したがって，３ステートバッファ回路として機能する。
【００１２】
【特許文献１】
特開平６−２１６７５２号公報
【特許文献２】
特許第３２５８２２９号公報
【００１３】
【発明が解決しようとする課題】
しかしながら，上記従来の出力回路では次のような問題点があった。
つまり，低電圧電源で動作するトランジスタと高電圧電源の電圧レベルよりも高いゲート酸化膜耐圧を有するトランジスタを，共に形成する必要があった。このため，ゲート酸化膜を厚くして，ゲート長を長くして高電圧に耐えるＭＯＳトランジスタを，出力回路に用いるために集積回路のチップ上に部分的に形成することになり，製造プロセスが複雑になるという問題点があった。
【００１４】
また，第１の従来技術（図１３）ではゲート酸化膜耐圧が高電圧電源レベルよりも低いトランジスタだけで出力回路を構成できる。しかし，ＰＭＯＳ３１４のゲート酸化膜耐圧を高電圧電源レベル（ＶＤＤ）よりも低く抑えるためにＰＭＯＳ３０９がオフしていく効果を利用してＰＭＯＳ３１４のゲート電圧（ノードＮ２１）の振幅を制限している。つまり，ＰＭＯＳ３０９のゲート電圧には電位ＶＢが加えられているため，ノードＮ２１の論理はＬレベルであるが，電位は（ＶＢ＋Ｖｔｈ）までしか下がらない。ただし，ＶｔｈはＰＭＯＳのしきい値電圧の絶対値である。このＰＭＯＳ３０９がオフしていきノードＮ２１の電位が（ＶＢ＋Ｖｔｈ）へ自然と安定する現象を用いているため高速な動作ができないという問題点がある。
【００１５】
また，ＰＭＯＳ３１４のゲート電圧（ノードＮ２１の電位）はＶＤＤ−（ＶＢ＋Ｖｔｈ）となり，（ＶＢ＋Ｖｔｈ）が３Ｖよりも高いとするとゲート電圧は低い値となる。したがって，出力部の負荷駆動能力が低下するという問題点もあった。また，出力信号ＯＵＴ１が０Ｖから５Ｖに立ち上がる場合，つまり，ＮＭＯＳ３１７がオフし，ＰＭＯＳ３１４がオンしたとき，ＰＭＯＳ３１５のソース電位は急峻にプルアップされるため，ＰＭＯＳ３１５のゲート−ソース間電圧ＶｇｓはＰＭＯＳ３１４に流れる電流に等しくなるような電圧になり，ＰＭＯＳ３１５のソース−ドレイン間には，ＶＣＣ＋Ｖｇｓの電圧がかかる。同様に，出力信号ＯＵＴ１が５Ｖから０Ｖに立ち下がる場合，つまり，ＰＭＯＳ３１４がオフし，ＮＭＯＳ３１７がオンしたとき，ＮＭＯＳ３１６のソース電位は急峻にプルダウンされるため，ＮＭＯＳ３１６のゲート−ソース間電圧ＶｇｓはＮＭＯＳ３１７に流れる電流に等しくなるような電圧になり，ＮＭＯＳ３１６のソース−ドレイン間には，ＶＣＣ＋Ｖｇｓの電圧がかかる。したがって，低電圧電源系において推奨される電圧を超える電圧が過渡的にソース−ドレイン間に印加されるので，ホットキャリアによるデバイス性能劣化につながり，信頼性に劣るという問題もあった。
【００１６】
また，第２の従来技術（図１４，１５）でもゲート酸化膜耐圧が高電圧電源レベルよりも低いトランジスタだけで出力回路を構成できる。しかしながら，以下のような問題点がある。
【００１７】
イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，データ端子５１が低電圧レベル（ＶＣＣ）からグランドレベル（０Ｖ）になると，ＰＭＯＳ７１のゲート電圧は低電圧レベル（ＶＣＣ）から高電圧レベル（ＶＤＤ）になり，ＮＭＯＳ７４のゲート電圧はグランドレベル（０Ｖ）から低電圧レベル（ＶＣＣ）になり，出力信号ＯＵＴは高電圧レベル（ＶＤＤ）からグランドレベル（０Ｖ）になる。このとき，出力パッド８０につながる負荷を駆動するため，ＮＭＯＳ７３のソース−ドレイン間電圧は，ＮＭＯＳ７４に流れる電流と等しい電流がＮＭＯＳ７３に流れるようなゲート−ソース電圧をＶｇｓとして，（ＶＤＤ−ＶＣＣ＋Ｖｇｓ）となり，ソース−ドレイン間電圧は過渡的にＶＣＣ以上になることがある。同様にＰＭＯＳ７２のゲート−ソース間電圧は，ＰＭＯＳ７１に流れる電流と等しい電流がＰＭＯＳ７２に流れるようなゲート−ソース電圧をＶｇｓとして，（ＶＣＣ＋Ｖｇｓ）程度となり，ソース−ドレイン間電圧は過渡的にＶＣＣ以上になる。したがって，低電圧電源系において推奨される電圧を超える電圧が過渡的にソース−ドレイン間に印加されるので，ホットキャリアによるデバイス性能劣化につながり，信頼性に劣るという問題があった。
【００１８】
また，出力ノードＮ３が立ち下がることにより，ＰＭＯＳ２１のオン電流でＰＭＯＳ２２を経由して出力ノードＮ２をプルアップするので，２つのＰＭＯＳ６１，６２を高電圧電源ＶＤＤと低電圧電源ＶＣＣの間に直列に接続して高電圧電源ＶＤＤにソースが接続されるＰＭＯＳ６１のゲートを出力ノードＮ３に，低電圧電源ＶＣＣにドレインが接続されるＰＭＯＳ６２のゲートを出力ノードＮ２に接続して後続の出力段を駆動するバッファ回路を構成した場合，ＰＭＯＳ６２がまだオン状態のときにＰＭＯＳ６１がオン状態に入るので貫通電流が高電圧電源ＶＤＤから低電圧電源ＶＣＣに流れ，無駄な消費電力が増加するという問題点があった。半導体集積回路の出力段を駆動する場合，出力段の各トランジスタは通常，数１００μｍのゲート幅を有しており，これを駆動するバッファ回路の各トランジスタのゲート幅を小さくして貫通電流を小さくすると高速性が損なわれるという問題点もあった。
【００１９】
本発明は，従来の半導体集積回路が有する上記問題点に鑑みてなされたものであり，本発明の目的は，高速に動作し，加えて負荷駆動能力の低下も抑えることの可能な，新規かつ改良された半導体集積回路を提供することである。
【００２０】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，半導体集積回路であって，第１の制御回路部（５０）と，レベル変換回路（１１ａ）と，第１のバッファ回路（２０），第２のバッファ回路（４０），過電圧保護回路（７０）とを備えたことを特徴とする半導体集積回路が提供される。
【００２１】
第１の制御回路部（５０）は，低電圧が印加される低電圧電源とグランド電圧との間の振幅を有する入力信号が印加され，低電圧電源により動作し，入力信号によって生成される第１の制御信号とその反転信号から成る第１の制御信号対と，第１の制御信号から生成される第２の制御信号とを出力する。
【００２２】
レベル変換回路（１１ａ）は，第１の制御信号対が印加され，低電圧よりも高い高電圧と低電圧との間の振幅を有する第１の信号を出力する。
【００２３】
第１のバッファ回路（２０）は，第１の信号がゲートに印加され，高電圧電源と第１の出力ノードとの間に接続された第１のＰチャネル型ＭＯＳトランジスタ（２１）と，第１の信号がゲートに印加され，第１の出力ノードと低電圧電源との間に接続された第１のＮチャネル型ＭＯＳトランジスタ（２２）とを備え，第１の出力ノードに高電圧と低電圧との間の振幅を有する第２の信号を出力する。
【００２４】
第２のバッファ回路（４０）は，第２の制御信号がゲートに印加され，低電圧電源と第２の出力ノードとの間に接続された第２のＰチャネル型ＭＯＳトランジスタ（４１）と，第２の制御信号がゲートに印加され，第２の出力ノードとグランドとの間に接続された第２のＮチャネル型ＭＯＳトランジスタ（４２）とを備え，第２の出力ノードに低電圧とグランド電圧との間の振幅を有する第３の信号を出力する。
【００２５】
過電圧保護回路（７０）は，第２の信号がソースに印加され，第３の出力ノードにドレインが接続された第３のＰチャネル型ＭＯＳトランジスタ（７１）と，第３の信号がソースに印加され，第３の出力ノードにドレインが接続された第３のＮチャネル型ＭＯＳトランジスタ（７２）とを備え，第３のＰチャネル型ＭＯＳトランジスタ，および第３のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通に印加され第３の出力ノードより高電圧とグランド電圧の振幅を有する信号を外部に出力する。
【００２６】
かかる構成によれば，上記各トランジスタのゲート酸化膜には静的に低電圧レベルを超える電位が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。さらに，従来技術（図１３，および図１５）の出力段の構成に対して，第１のバッファ回路（２０）の第１のＮチャネル型ＭＯＳトランジスタ（２２），および第２のバッファ回路（４０）の第２のＰチャネル型ＭＯＳトランジスタ（４１）を付加したので，より高速に動作することが可能になり，さらに，出力信号ＯＵＴの変化時にかかる過電圧保護回路（７０）の第３のＰチャネル型ＭＯＳトランジスタ（７１），および第３のＮチャネル型ＭＯＳトランジスタ（７２）のソース−ドレイン間電圧を小さくできる。
【００２７】
また，レベル変換回路（１１ａ）の出力側に接続され，高電圧が印加される高電圧電源と低電圧電源の間で動作する，高電圧と低電圧との間の振幅を有する第１の信号を第１のバッファ回路（２０）に出力する前置バッファ回路（３０）を含むように構成することも可能である。この前置バッファ回路（３０）は，第１のバッファ回路（２０）に第１の信号が入力されるタイミングを調整することができる。
【００２８】
かかる構成によれば，前置バッファ回路（３０）をＣＭＯＳインバータで構成したため，ゲート電圧の振幅の制限にソースフォロアトランジスタのオフする効果を利用した前述の第１の従来技術（図１３）よりも高速に動作し，加えて負荷駆動能力の低下も抑えられる（図１，図２）。前置バッファ回路（３０）を第１のバッファ回路（２０）の前段に挿入した構成としたため，第２のバッファ回路（４０）のオン・オフのタイミングに対して第１のバッファ回路（２０）のオフ・オンのタイミングを設定できるので過電圧保護回路（７０）を介して高電圧電源からグランドにパスをもつ貫通電流を小さくできる。
【００２９】
上記課題を解決するため，本発明の第２の観点によれば，半導体集積回路であって，第１の制御回路部（５０）と，第１のレベル変換回路（１１）と，第２のレベル変換回路（１２）と，第１のバッファ回路（２０）と，第２のバッファ回路（４０）と，過電圧保護回路（７０）とを備えたことを特徴とする半導体集積回路が提供される。
【００３０】
第１の制御回路部（５０）は，低電圧が印加される低電圧電源とグランド電圧との間の振幅を有するデータ入力信号，およびイネーブル信号が印加され，低電圧電源により動作し，データ信号，およびイネーブル信号によって生成される第１の制御信号とその反転信号から成る第１の制御信号対と，データ信号，およびイネーブル信号によって生成される第２の制御信号とその反転信号から成る第２の制御信号対と，第１の制御信号から生成される第３の制御信号と，第２の制御信号から生成される第４の制御信号とを出力する。
【００３１】
第１のレベル変換回路（１１）は，第１の制御信号対が印加され，低電圧よりも高い高電圧と低電圧との間の振幅を有する第１の信号を出力する。
【００３２】
第２のレベル変換回路（１２）は，第２の制御信号対が印加され，低電圧よりも高い高電圧と低電圧との間の振幅を有する第２の信号を出力する。
【００３３】
第１のバッファ回路（２０）は，第１の信号がゲートに印加され，高電圧電源と第１の出力ノードとの間に接続された第１のＰチャネル型ＭＯＳトランジスタ（２１）と，第２の信号がゲートに印加され，第１の出力ノードと低電圧電源との間に接続された第１のＮチャネル型ＭＯＳトランジスタ（２２）とを備え，第１の出力ノードに高電圧と低電圧との間の振幅を有する第３の信号を出力する。
【００３４】
第２のバッファ回路（４０）は，第３の制御信号がゲートに印加され，低電圧電源と第２の出力ノードとの間に接続された第２のＰチャネル型ＭＯＳトランジスタ（４１）と，第４の制御信号がゲートに印加され，第２の出力ノードとグランドとの間に接続された第２のＮチャネル型ＭＯＳトランジスタ（４２）とを備え，第２の出力ノードに低電圧とグランド電圧との間の振幅を有する第４の信号を出力する。
【００３５】
過電圧保護回路（７０）は，第３の信号がソースに印加され，第３の出力ノードにドレインが接続された第３のＰチャネル型ＭＯＳトランジスタ（７１）と，第４の信号がソースに印加され，第３の出力ノードにドレインが接続された第３のＮチャネル型ＭＯＳトランジスタ（７２）とを備え，第３のＰチャネル型ＭＯＳトランジスタ，および第３のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通に印加され第３の出力ノードより高電圧とグランド電圧の振幅を有する信号を外部に出力する。
【００３６】
かかる構成によれば，上記第１の観点にかかる半導体集積回路と同様な効果を有する３ステート出力回路を実現できる。さらに，出力がハイインピーダンス状態のとき，出力に高電圧レベル，またはグランドレベルの電位を印加すると，過電圧保護回路（７０）によってクランプされた電圧が（ノードＮ６に）現れるので，（ノードＮ６に）低電圧電源で動作する入力回路を付加して入出力共用回路を構成することもできる。
【００３７】
さらに，第１のバッファ回路（２０），および第２のバッファ回路（４０）の各ゲートは各々，異なる信号によって駆動されるので，そのタイミングを調整することにより，貫通電流をより少なくするように設定できるので，より低消費電力な３ステート出力回路を実現できる。
【００３８】
また，第１のレベル変換回路（１１）の出力側に接続され，高電圧が印加される高電圧電源と低電圧電源の間で動作する，高電圧と低電圧との間の振幅を有する第１の信号を第１のバッファ回路（２０）に出力する前置バッファ回路（３０）を含むように構成することも可能である。この前置バッファ回路（３０）は，第１のバッファ回路（２０）に第１の信号が入力されるタイミングを調整することができる。
【００３９】
かかる構成によれば，前置バッファ回路（３０）をＣＭＯＳインバータで構成したため，ゲート電圧の振幅の制限にソースフォロアトランジスタのオフする効果を利用した前述の第１の従来技術（図１３）よりも高速に動作し，加えて負荷駆動能力の低下も抑えられる（図１，図２）。前置バッファ回路（３０）を第１のバッファ回路（２０）の前段に挿入した構成としたため，第２のバッファ回路（４０）のオン・オフのタイミングに対して第１のバッファ回路（２０）のオフ・オンのタイミングを設定できるので過電圧保護回路（７０）を介して高電圧電源からグランドにパスをもつ貫通電流を小さくできる。
【００４０】
上記第１，第２の観点にかかる半導体集積回路において，以下の応用例が可能である。
【００４１】
第１のバッファ回路（２０）における第１のＰチャネル型ＭＯＳトランジスタ（２１）のオン抵抗は過電圧保護回路（７０）における第３のＰチャネル型ＭＯＳトランジスタ（７１）のオン抵抗よりも大きく設定し，第２のバッファ回路（４０）における第２のＮチャネル型ＭＯＳトランジスタ（４２）のオン抵抗は過電圧保護回路（７０）における第３のＮチャネル型ＭＯＳトランジスタ（７２）のオン抵抗よりも大きく設定することも可能である。
【００４２】
かかる構成によれば，各トランジスタのソース−ドレイン間に，過渡状態であってもソース−ドレイン間耐圧を超える電圧が加わらないため，許容ソース−ドレイン間耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。また，上記各トランジスタのゲート酸化膜には過渡状態であっても低電圧レベルを超える電圧が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで，より信頼性の高い半導体集積回路が構成できる。
【００４３】
また，第１のバッファ回路（２０）の第１のＮチャネル型ＭＯＳトランジスタ（２２），および過電圧保護回路（７０）の第３のＮチャネル型ＭＯＳトランジスタ（７２）のサブストレートをそれぞれのソース側に接続して，他のＮチャネル型ＭＯＳトランジスタ（第２のＮチャネル型ＭＯＳトランジスタ（４２）など）のサブストレートと分離することも可能である。
【００４４】
かかる構成によれば，第１のＮチャネル型ＭＯＳトランジスタ（２２），および第３のＮチャネル型ＭＯＳトランジスタ（７２）を基板から電気的に分離されたＰウエル領域に形成し，他のＮＭＯＳのＰウエルから分離して，各々のサブストレートをソースに接続したことによって，第１のＮチャネル型ＭＯＳトランジスタ（２２），および第３のＮチャネル型ＭＯＳトランジスタ（７２）のゲート酸化膜への負荷がさらに軽減されるという効果が得られる。また，第１のＮチャネル型ＭＯＳトランジスタ（２２），および第３のＮチャネル型ＭＯＳトランジスタ（７２）のドレインとサブストレートで形成されるｐｎ接合にかかる逆バイアス電圧を軽減できる。また，第１のＮチャネル型ＭＯＳトランジスタ（２２）の基板バイアス効果の影響を無くしたので，より高速な回路動作が期待できる。
【００４５】
また，過電圧保護回路（７０）の第３のＰチャネル型ＭＯＳトランジスタ（７１）のサブストレートをソース側に接続して，他のＰチャネル型ＭＯＳトランジスタ（第１，第２のＰチャネル型ＭＯＳトランジスタ（２１，４１）など）のサブストレートと分離することも可能である。
【００４６】
かかる構成によれば，第３のＰチャネル型ＭＯＳトランジスタ（７１）を他のＰＭＯＳのＮウエルから分離して，各々のサブストレートをソースに接続したことによって，第３のＰチャネル型ＭＯＳトランジスタ（７１）のゲート酸化膜への負荷がさらに軽減されるという効果が得られる。また，第３のＰチャネル型ＭＯＳトランジスタ（７１）のドレインとサブストレートで形成されるｐｎ接合にかかる逆バイアス電圧を軽減できる。
【００４７】
また，各Ｐチャネル型ＭＯＳトランジスタ，および各Ｎチャネル型ＭＯＳトランジスタは絶縁膜により分離された素子領域に形成することも可能である。
【００４８】
かかる構成によれば，ＳＯＩ構造のＭＯＳトランジスタを用いたことによって，ボディ（サブストレート）をフローティング状態で使用でき，各ＭＯＳトランジスタのゲートとボディ（サブストレート）との電圧，ドレインと基板間の耐圧を考慮しなくてよい。また，ボディと基板の間の耐圧は後に説明するように，高電圧レベルＶＤＤに対し十分大きいので，最先端の微細プロセスにおいてもより信頼性が高い半導体集積回路を製造できる。また，素子領域を完全酸化膜分離としたので，各ＭＯＳトランジスタのソース，およびドレインの寄生容量が低減され，より高速な回路動作が期待できる。さらに本実施の形態に用いたＳＯＩ構造の素子分離により，基板ノイズの低減や接合リーク電流の低減などにも効果がある。
【００４９】
なお上記において，括弧書きで記した構成要素は，理解を容易にするため，後述の実施形態における対応する構成要素を記したに過ぎず，本発明がこれに限定されるものではない。
【００５０】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体集積回路の好適な実施の形態について詳細に説明する。なお，本明細書および図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００５１】
（第１の実施の形態）
図１は，第１の実施の形態にかかる出力回路の構成を示す回路図である。
この出力回路は，図１に示したように，論理回路５０（本発明の第１の制御回路部の一例）と，レベル変換回路１１ａ（本発明のレベル変換回路の一例）と，プリバッファ回路３０（本発明の前置バッファ回路の一例）と，メインバッファ回路２０（本発明の第１のバッファ回路の一例）と，メインバッファ回路４０（本発明の第２のバッファ回路の一例）と，過電圧保護回路７０（本発明の過電圧保護回路の一例）を備えて構成されている。以下，順に説明する。
【００５２】
（論理回路５０）
低電圧電源系の論理回路５０はデータ端子５１を有し，インバータ５３，５４，５５で構成されている。この論理回路５０の出力が図２に示す構成のレベル変換回路１１ａに接続されている。また，論理回路５０の出力はメインバッファ回路４０に供給されている。
【００５３】
（レベル変換回路１１ａ）
レベル変換回路１１ａは論理回路５０の出力を入力し，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の信号に変換して出力する。さらに，前記レベル変換回路１１ａの出力側にはプリバッファ回路３０を介してメインバッファ回路２０が接続されている。
【００５４】
（プリバッファ回路３０）
プリバッファ回路３０はＰＭＯＳ３１，ＮＭＯＳ３２にて構成され，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の信号をメインバッファ回路２０のＰＭＯＳ２１，ＮＭＯＳ２２のゲートに供給する。
【００５５】
（メインバッファ回路２０）
メインバッファ回路２０は，ＰＭＯＳ２１およびＮＭＯＳ２２で構成され，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の出力信号を過電圧保護回路７０に供給する。
【００５６】
（メインバッファ回路４０）
メインバッファ回路４０は，ＰＭＯＳ４１およびＮＭＯＳ４２で構成され，グランドレベル（０Ｖ）と低電圧（ＶＣＣ）の間の振幅の出力信号を過電圧保護回路７０の一方の端子に供給する。
【００５７】
（過電圧保護回路７０）
過電圧保護回路７０の出力信号ＯＵＴは，出力パッド８０を介して集積回路の外部へ出力するようになっており，ゲートに低電圧レベルが共通に印加され，ドレインが互いに接続されたＰＭＯＳ７１，およびＮＭＯＳ７２によって構成されている。
【００５８】
上記構成において，プリバッファ回路３０はインバータを形成し，ＰＭＯＳ３１のサブストレート（Ｎ型ウエル領域）は高電圧電源ＶＤＤに接続され，ＮＭＯＳ３２のサブストレートはグランドに接続される。同様にメインバッファ回路２０はインバータを形成し，ＰＭＯＳ２１のサブストレート（Ｎ型ウエル領域）は高電圧電源ＶＤＤに接続され，ＮＭＯＳ２２のサブストレートはグランドに接続される。また，メインバッファ回路４０はインバータを形成し，ＰＭＯＳ４１のサブストレート（Ｎ型ウエル領域）は低電圧電源ＶＣＣに接続され，ＮＭＯＳ４２のサブストレートはグランドに接続される。過電圧保護回路７０のＰＭＯＳ７１のサブストレート（Ｎ型ウエル領域）は高電圧電源ＶＤＤに接続され，ＮＭＯＳ７２のサブストレートはグランドに接続される。
【００５９】
（レベル変換回路１１ａ）
図２は，レベル変換回路１１ａの構成を示す回路図である。
レベル変換回路１１ａは，図２に示したように，インバータ１５０と，ＣＭＯＳ回路１１０と，中間回路インバータ１３０と，中間回路インバータ１４０と，ＣＭＯＳ回路１２０と，インバータ１６０と，ＰＭＯＳ５１ｐと，ＰＭＯＳ５２ｐを備えて構成されている。以下，順に説明する。
【００６０】
（インバータ１５０）
インバータ１５０は，高電圧電源ＶＤＤと出力信号／ＯＵＴの間に接続されゲートがノードＮ１０４に接続されたＰＭＯＳ１５１と，出力信号／ＯＵＴと低電圧電源ＶＣＣとの間に接続され，ゲートがノードＮ１０４に接続されたＮＭＯＳ５２を有する。
【００６１】
（ＣＭＯＳ回路１１０）
ＣＭＯＳ回路１１０は，高電圧が印加される高電圧電源ＶＤＤ（例えば３．３Ｖ）と出力ノードＮ１０１との間に直列接続されたＰＭＯＳ１１１，１１２と，出力ノードＮ１０１とグランドの間に直列接続されたＮＭＯＳ１１３，１１４を有する。プルアップ用として機能するＰＭＯＳ１１１のゲートはノードＮ１０４に接続され，プルダウン用として機能するＮＭＯＳ１１４のゲートに高電圧ＶＤＤよりも低い低電圧ＶＣＣ（例えば１．８Ｖ）とグランドとの間の振幅を有する入力信号ＩＮが印加され，ＰＭＯＳ１１２およびＮＭＯＳ１１３の各ゲートに低電圧ＶＣＣが共通して印加される。
【００６２】
（中間回路インバータ１３０）
中間回路インバータ１３０は，高電圧電源ＶＤＤと出力ノードＮ１０３の間に接続されゲートがノードＮ１０４に接続されたＰＭＯＳ１３１と，出力ノードＮ１０３と低電圧電源ＶＣＣとの間に接続され，ゲートがノードＮ１０４に接続されたＮＭＯＳ１３２を有する。
【００６３】
（中間回路インバータ１４０）
中間回路インバータ１４０は，高電圧電源ＶＤＤと出力ノードＮ１０４の間に接続されゲートがノードＮ１０３に接続されたＰＭＯＳ１４１と，出力ノードＮ１０４と低電圧電源ＶＣＣとの間に接続され，ゲートがノードＮ１０４に接続されたＮＭＯＳ１４２を有する。
【００６４】
（ＣＭＯＳ回路１２０）
ＣＭＯＳ回路１２０は，高電圧電源ＶＤＤと出力ノードＮ１０２の間に直列接続されたＰＭＯＳ１２１，１２２と，出力ノードＮ１０２とグランドの間に直列接続されたＮＭＯＳ１２３，１２４を有する。プルアップ用として機能するＰＭＯＳ１２１のゲートはノードＮ１０３に接続され，プルダウン用として機能するＮＭＯＳ１２４のゲートに入力信号ＩＮの反転信号／ＩＮが印加され，ＰＭＯＳ１２２，およびＮＭＯＳ１２３の各ゲートに低電圧ＶＣＣが共通して印加される。
【００６５】
（インバータ１６０）
インバータ１６０は，高電圧電源ＶＤＤと出力信号ＯＵＴの間に接続されゲートがノードＮ１０３に接続されたＰＭＯＳ１６１と，出力信号ＯＵＴと低電圧電源ＶＣＣとの間に接続され，ゲートがノードＮ１０３に接続されたＮＭＯＳ１６２を有する。
【００６６】
（ＰＭＯＳ１５１ｐ）
ＰＭＯＳ１５１ｐは，ＣＭＯＳ回路１１０の出力ノードＮ１０１にゲートが接続されドレインがＣＭＯＳ回路１１０のＰＭＯＳ１１２のソースに接続されソースがノードＮ１０３に接続される。
【００６７】
（ＰＭＯＳ１５２ｐ）
ＰＭＯＳ１５２ｐは，ゲートがＣＭＯＳ回路１２０のＰＭＯＳ１２２のドレインに接続されドレインがＣＭＯＳ回路１２０のＰＭＯＳ１２２のソースに接続されソースがノードＮ１０４に接続される。
【００６８】
上記構成において，中間回路インバータ１３０，１４０はラッチ回路を形成し，ＰＭＯＳ１５１ｐ，１５２ｐを経由して書き込みが行われる。ＣＭＯＳ回路１１０のＰＭＯＳ１１２およびＮＭＯＳ１１３は，それぞれＰＭＯＳ１１１およびＮＭＯＳ１１４の過電圧保護用として設けられ，その各ゲートには低電圧電源が共通して印加される。ＰＭＯＳ１１１のサブストレート（Ｎ型ウエル領域）はＰＭＯＳ１１２のサブストレートと共通して高電圧電源に接続され，ＮＭＯＳ１１３のサブストレートはＮＭＯＳ１１４のサブストレートと共通してグランドに接続される。
【００６９】
同様にＣＭＯＳ回路１２０のＰＭＯＳ１２２およびＮＭＯＳ１２３は，それぞれＰＭＯＳ１２１およびＮＭＯＳ１２４の過電圧保護用として設けられ，その各ゲートには低電圧電源が共通して印加される。ＰＭＯＳ１２１のサブストレート（Ｎ型ウエル領域）はＰＭＯＳ１２２のサブストレートと共通して高電圧電源に接続され，ＮＭＯＳ１２３のサブストレートはＮＭＯＳ１２４のサブストレートと共通してグランドに接続される。
【００７０】
中間回路インバータ１３０のＰＭＯＳ１３１のサブストレートは高電圧電源に接続され，ＮＭＯＳ１３２のサブストレートはグランドに接続される。
【００７１】
同様に，中間回路インバータ１４０のＰＭＯＳ１４１のサブストレートは高電圧電源に接続され，ＮＭＯＳ１４２のサブストレートはグランドに接続される。
【００７２】
ＰＭＯＳ１５１ｐ，およびＰＭＯＳ１５２ｐのサブストレートはそれぞれ高電圧電源に接続される。
【００７３】
インバータ１５０のＰＭＯＳ１５１のサブストレートは高電圧電源に接続され，ＮＭＯＳ１５２のサブストレートはグランドに接続される。
【００７４】
同様に，インバータ１６０のＰＭＯＳ１６１のサブストレートは高電圧電源に接続され，ＮＭＯＳ１６２のサブストレートはグランドに接続される。
【００７５】
上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタのゲート酸化膜耐圧から制限される動作電圧は電圧ＶＣＣ以上であり，かつ電圧（ＶＤＤ−ＶＣＣ）以上であり，電圧ＶＤＤよりも小さい値となっている。以下の説明では，ＶＤＤ＞ＶＣＣ≧（ＶＤＤ−ＶＣＣ）の関係が成り立っているとして説明する。また，上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧は高電圧レベルＶＤＤよりも大きく設定されている。
【００７６】
（第１の実施の形態の動作）
データ端子５１に低電圧レベル（ＶＣＣ）が印加されると，インバータ５３の出力ノードＮ１１はグランドレベル（０Ｖ）になり，その信号を入力とするインバータ５４は出力ノードＮ１２に低電圧レベル（ＶＣＣ）を供給する。レベル変換回路１１ａの入力ＩＮ，および／ＩＮ（ＩＮの反転信号）はそれぞれノードＮ１２，およびノードＮ１１に接続され，レベル変換回路１１ａの出力ＯＵＴには高電圧レベル（ＶＤＤ）が供給される。プリバッファ回路３０の出力ノードＮ１は低電圧レベル（ＶＣＣ）になり，ノードＮ１２に入力が接続されるインバータ５５の出力ノードＮ３はグランドレベル（０Ｖ）になる。メインバッファ回路２０のＰＭＯＳ２１はオンし，ＮＭＯＳ２２はオフする。メインバッファ回路４０のＰＭＯＳ４１はオンし，ＮＭＯＳ４２はオフする。過電圧保護回路７０のＰＭＯＳ７１はオンして，ＮＭＯＳ７２はオフする。したがって，出力信号ＯＵＴは高電圧レベル（ＶＤＤ）になる。
【００７７】
一方，データ端子５１にグランドレベル（０Ｖ）が印加されると，インバータ５３の出力ノードＮ１１は低電圧レベル（ＶＣＣ）になり，その信号を入力とするインバータ５４は出力ノードＮ１２にグランドレベル（０Ｖ）を供給する。レベル変換回路１１ａの出力ＯＵＴには低電圧レベル（ＶＣＣ）が供給される。プリバッファ回路３０の出力ノードＮ１は高電圧レベル（ＶＤＤ）になり，ノードＮ１２に入力が接続されるインバータ５５の出力ノードＮ３は低電圧レベル（ＶＣＣ）になる。メインバッファ回路２０のＰＭＯＳ２１はオフし，ＮＭＯＳ２２はオンする。メインバッファ回路４０のＰＭＯＳ２１はオフし，ＮＭＯＳ２２はオンする。過電圧保護回路７０のＰＭＯＳ７１はオフして，ＮＭＯＳ７２はオンする。したがって，出力信号ＯＵＴはグランドレベル（０Ｖ）になる。
【００７８】
したがって，グランドレベル（０Ｖ）と低電圧レベル（ＶＣＣ）の間の振幅の信号をグランドレベル（０Ｖ）と高電圧レベル（ＶＤＤ）の間の振幅の信号に変換して出力する出力回路として機能する。
【００７９】
メインバッファ回路４０のＰＭＯＳ４１は出力信号ＯＵＴがグランドレベル（０Ｖ）から高電圧レベル（ＶＤＤ）に変化するとき，過電圧保護回路７０のＮＭＯＳ７２を介して出力信号ＯＵＴの立ち上がりを加速するように働き，また，メインバッファ回路２０のＮＭＯＳ２２は出力信号ＯＵＴが高電圧レベル（ＶＤＤ）からグランドレベル（０Ｖ）に変化するとき，過電圧保護回路７０のＰＭＯＳ７１を介して出力信号ＯＵＴの立ち下がりを加速するように働く。
【００８０】
このような動作において，各ＭＯＳトランジスタのゲートとソースまたはドレインとの間に低電圧レベルＶＣＣ以上の電圧が印加されることはない。また，ゲートとサブストレートの間においても，上記ＮＭＯＳ２２，３２を除いて，低電圧レベルＶＣＣ以上の電圧が印加されることはない。ＭＯＳトランジスタがオンしてチャネルが形成されているときは，チャネルはソースと同電位になっているのでソース−サブストレート間電圧（ＶＣＣ）によらずゲート酸化膜にはゲート−ソース間電圧しかかからない。一方，ＭＯＳトランジスタがオフしてチャネルが形成されていないときには，ゲート−ソース間電圧Ｖｇｓとソース−サブストレート間電圧Ｖｓｂの和，Ｖｇｓ＋Ｖｓｂの電圧がゲート酸化膜とゲート下の空乏層に分圧される。Ｖｓｂが増えると空乏層が広がり，ゲート酸化膜にかかる電圧はそれほど増加しない。以上の理由からＶｓｂをかけてもゲート酸化膜にかかる最大電圧は従来と変わらずゲート酸化膜の信頼性は損なわれない。
【００８１】
（第１の実施の形態の効果）
以上のように，第１の実施の形態によれば，上記各トランジスタのゲート酸化膜には静的に低電圧レベルを超える電位が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。さらにプリバッファ回路をＣＭＯＳインバータで構成したため，ゲート電圧の振幅の制限にソースフォロアトランジスタのオフする効果を利用した前述の第１の従来技術（図１３）よりも高速に動作し，加えて負荷駆動能力の低下も抑えられる。
【００８２】
さらに，従来技術（図１３，および図１５）の出力段の構成に対して，メインバッファ回路２０のＮＭＯＳ２２，およびメインバッファ回路４０のＰＭＯＳ４１を付加したので，より高速に動作することが可能になり，さらに，出力信号ＯＵＴの変化時にかかる過電圧保護回路７０のＰＭＯＳ７１，およびＮＭＯＳ７２のソース−ドレイン間電圧を小さくできる。
【００８３】
また，プリバッファ回路３０をメインバッファ回路２０の前段に挿入した構成としたため，メインバッファ回路４０のオン・オフのタイミングに対してメインバッファ回路２０のオフ・オンのタイミングを設定できるので過電圧保護回路７０を介して高電圧電源からグランドにパスをもつ貫通電流を小さくできる。
【００８４】
（第２の実施の形態）
第２の実施の形態は上記第１の実施の形態において，メインバッファ回路２０のＰＭＯＳ２１のオン抵抗は過電圧保護回路７０のＰＭＯＳ７１のオン抵抗よりも大きく設定し，同様にメインバッファ回路４０のＮＭＯＳ４２のオン抵抗は過電圧保護回路７０のＮＭＯＳ７２のオン抵抗よりも大きく設定した回路である。上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタのソース−ドレイン間耐圧から制限される動作電圧は，前記各ＭＯＳトランジスタのしきい値電圧の絶対値の最大値をＶｔｈとして，電圧（ＶＣＣ＋Ｖｔｈ）よりも十分大きく，かつ電圧（ＶＤＤ−ＶＣＣ＋Ｖｔｈ）よりも十分大きく，電圧ＶＤＤよりも小さい値となっている。
【００８５】
（第２の実施の形態の動作）
データ端子５１がグランドレベル（０Ｖ）から低電圧レベル（ＶＣＣ）に変化すると，インバータ５３の出力ノードＮ１１はグランドレベル（０Ｖ）になり，その信号を入力とするインバータ５４は出力ノードＮ１２に低電圧レベル（ＶＣＣ）を供給する。レベル変換回路１１ａの入力ＩＮ，および／ＩＮはそれぞれノードＮ１２，およびノードＮ１１に接続され，レベル変換回路１１ａの出力ＯＵＴには高電圧レベル（ＶＤＤ）が供給される。プリバッファ回路３０の出力ノードＮ１は低電圧レベル（ＶＣＣ）になり，ノードＮ１２に入力が接続されるインバータ５５の出力ノードＮ３はグランドレベル（０Ｖ）になる。メインバッファ回路２０のＰＭＯＳ２１はオンし，ＮＭＯＳ２２はオフする。
【００８６】
メインバッファ回路４０のＰＭＯＳ４１はオンし，ＮＭＯＳ４２はオフする。過電圧保護回路７０のＰＭＯＳ７１のソース電位が上がることによりＰＭＯＳ７１がオンし，過電圧保護回路７０のＮＭＯＳ７２は，出力信号ＯＵＴの電位が低電圧レベル（ＶＣＣ）より十分低い間はまだオンしており，出力信号ＯＵＴの電位はグランドレベル（０Ｖ）から立ち上がっていく。このとき，メインバッファ回路２０のＰＭＯＳ２１のオン抵抗は過電圧保護回路７０のＰＭＯＳ７１のオン抵抗よりも大きく設定したのでＰＭＯＳ７１のゲート−ソース間電圧はしきい値電圧Ｖｔｈを少し超える程度であり，メインバッファ回路４０のＰＭＯＳ４１からの電流で出力信号ＯＵＴがしきい値電圧Ｖｔｈを少し超える程度のタイミングでメインバッファ回路２０のＰＭＯＳ２１をオンするように設定すると過電圧保護回路７０のＰＭＯＳ７１のソース−ドレイン間電圧は過渡的であっても低電圧レベル（ＶＣＣ）程度に抑えることができる。このようにして，出力信号ＯＵＴは高電圧レベル（ＶＤＤ）になる。
【００８７】
一方，データ端子５１が低電圧レベル（ＶＣＣ）からグランドレベル（０Ｖ）に変化すると，インバータ５３の出力ノードＮ１１は低電圧レベル（ＶＣＣ）になり，その信号を入力とするインバータ５４は出力ノードＮ１２にグランドレベル（０Ｖ）を供給する。レベル変換回路１１ａの入力ＩＮ，および／ＩＮはそれぞれノードＮ１２，およびノードＮ１１に接続され，レベル変換回路１１ａの出力ＯＵＴには低電圧レベル（ＶＣＣ）が供給される。プリバッファ回路３０の出力ノードＮ１は高電圧レベル（ＶＤＤ）になり，ノードＮ１２に入力が接続されるインバータ５５の出力ノードＮ３は低電圧レベル（ＶＣＣ）になる。メインバッファ回路２０のＰＭＯＳ２１はオフし，ＮＭＯＳ２２はオンする。メインバッファ回路４０のＰＭＯＳ４１はオフし，ＮＭＯＳ４２はオンする。過電圧保護回路７０のＮＭＯＳ７２のソース電位が下がることによりＮＭＯＳ７２がオンし，過電圧保護回路７０のＰＭＯＳ７１は，出力信号ＯＵＴの電位が低電圧レベル（ＶＣＣ）より十分高い間はまだオンしており，出力信号ＯＵＴの電位は高電圧レベル（ＶＤＤ）から立ち下がっていく。
【００８８】
このとき，メインバッファ回路４０のＮＭＯＳ４２のオン抵抗は過電圧保護回路７０のＮＭＯＳ７２のオン抵抗よりも大きく設定したのでＮＭＯＳ７２のゲート−ソース間電圧はしきい値電圧Ｖｔｈを少し超える程度であり，メインバッファ回路２０のＮＭＯＳ２２からの電流で出力信号ＯＵＴが高電圧レベル（ＶＤＤ）からしきい値電圧Ｖｔｈを少し超える程度下がるタイミングでメインバッファ回路４０のＮＭＯＳ４２をオンするように設定すると過電圧保護回路７０のＮＭＯＳ７２のソース−ドレイン間電圧は過渡的であっても低電圧レベルを超えない（ＶＤＤ−ＶＣＣ）程度に抑えることができる。このようにして，出力信号ＯＵＴはグランドレベル（０Ｖ）になる。
【００８９】
上記のように，過電圧保護回路７０のＰＭＯＳ７１，およびＮＭＯＳ７２のソース−ドレイン間には，過渡状態であっても低電圧レベル（ＶＣＣ）程度の電圧が印加されるように構成した。
【００９０】
（第２の実施の形態の効果）
以上のように，第２の実施の形態によれば，上記各トランジスタのソース−ドレイン間に，過渡状態であっても低電圧レベル超える電圧が加わらないため，許容ソース−ドレイン間耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。また，上記各トランジスタのゲート酸化膜には過渡状態であっても低電圧レベルを超える電圧が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで，より信頼性の高い出力回路が構成できる。
【００９１】
（第３の実施の形態）
図３は第３の実施の形態を示す回路図であり，図１と共通の要素には同一の符号が付されている。第３の実施の形態は，上記第１の実施の形態，または第２の実施の形態において，プリバッファ回路３０のＮＭＯＳ３２，メインバッファ２０のＮＭＯＳ２２のサブストレートの接続構成をグランドから前記各ＮＭＯＳのソースに換え，また，過電圧保護回路７０のＰＭＯＳ７１のサブストレートの接続構成を高電圧電源ＶＤＤからそのソース（ノードＮ５）に接続を換え，過電圧保護回路７０のＮＭＯＳ７２のサブストレートの接続構成をグランドからそのソース（ノードＮ６）に接続を換えた構成にしたものである。上記ＮＭＯＳ３２，ＮＭＯＳ２２，およびＮＭＯＳ７２は，Ｐ型基板上に形成されたディープＮウエル領域に形成されたＰウエル領域に形成され，電気的に基板と分離されたＮＭＯＳトランジスタとする。
【００９２】
また，本実施の形態では，図２のレベル変換回路１１ａをレベル変換回路１１ｂに置き換えて構成している。図４は，レベル変換回路１１ｂの構成を示す回路図であり，図２のレベル変換回路１１ａと共通の要素には同一の符号が付されている。
【００９３】
この図４に示したレベル変換回路１１ｂは，図２に示したレベル変換回路１１ａにおいて，中間回路インバータ１３０のＮＭＯＳ１３２，中間回路インバータ１４０のＮＭＯＳ１４２，インバータ１５０のＮＭＯＳ１５２，およびインバータ１６０のＮＭＯＳ１６２のサブストレートの接続構成をグランドから各ＮＭＯＳのソースに換え，ＰＭＯＳ１５１ｐのサブストレートの接続構成を高電圧電源ＶＤＤから出力ノードＮ１０３に接続を換え，ＰＭＯＳ１５２ｐのサブストレートの接続構成を高電圧電源ＶＤＤから出力ノードＮ１０４に接続を換えた構成にしたものである。上記ＮＭＯＳ１３２，ＮＭＯＳ１４２，ＮＭＯＳ１５２，およびＮＭＯＳ１６２は，Ｐ型基板上に形成されたディープＮウエル領域に形成されたＰウエル領域に形成され，電気的に基板と分離されたＮＭＯＳトランジスタとする。
【００９４】
（第３の実施の形態の動作）
回路動作は上記第１の実施の形態，および第２の実施の形態と同じである。
上記第１の実施の形態において，ゲート−サブストレートの電圧が高電圧レベルＶＤＤであっても，ゲート酸化膜にかかる電圧は低電圧レベルＶＣＣ程度であることを説明した。
【００９５】
（第３の実施の形態の効果）
第３の実施の形態においてはＮＭＯＳ３２，ＮＭＯＳ２２，およびＮＭＯＳ７２を基板から電気的に分離されたＰウエル領域に形成し，また，ＰＭＯＳ７１を他のＰＭＯＳのＮウエルから分離して，各々ソースに接続したことによって，ＮＭＯＳ３２，ＮＭＯＳ２２，ＮＭＯＳ７２およびＰＭＯＳ７１のゲート酸化膜への負荷がさらに軽減されるという効果が得られる。また，ＮＭＯＳ３２，ＮＭＯＳ２２，ＮＭＯＳ７２およびＰＭＯＳ７１のドレインとサブストレートで形成されるｐｎ接合にかかる逆バイアス電圧を軽減できる。また，ＮＭＯＳ３２，およびＮＭＯＳ２２の基板バイアス効果の影響を無くしたので，より高速な回路動作が期待できる。
【００９６】
本実施の形態に用いた３重ウエル構造などの素子分離技術は，基板ノイズの低減やリーク電流の低減などを目的として，微細プロセスを用いたＬＳＩに採用されるようになってきており，数％のコスト高になるが，今後プロセスの微細化が進むにつれてますます採用されると期待され，本実施の形態の構成のためだけにプロセスが複雑になるようなことはない。
【００９７】
（第４の実施の形態）
図５は第４の実施の形態を示す回路図であり，図１と共通の要素には同一の符号が付されている。第４の実施の形態は，上記第１の実施の形態，第２の実施の形態，または第３の実施の形態において，各ＭＯＳトランジスタを酸化膜で完全に分離されたシリコン領域に形成したものであって，ＳＯＩ（ＳｉｌｌｉｃｏｎＯｎ Ｉｎｓｕｌａｔｏｒ）構造のトランジスタを用いて構成される。
【００９８】
図１におけるバルクＣＭＯＳでのウエル領域（サブストレート）は，ＳＯＩ構造ではボディ領域と呼ばれ，完全空乏型ＳＯＩでは，通常ボディはフローティング状態にして，３端子トランジスタとして表現される。また，部分空乏型ＳＯＩではボディはフローティング状態にして用いる場合と，バルクＣＭＯＳと同様にボディをソースまたは電源レベルと接続する場合がある。バルクＣＭＯＳと同様にボディをソースまたは電源レベルと接続する場合は図１，３に示した第１，または第３の実施の形態と同一に構成できる。図５はボディをフローティング状態にして用いる場合を示す。
【００９９】
また，本実施の形態では，図２のレベル変換回路１１ａをレベル変換回路１１ｃに置き換えて構成している。図６は，レベル変換回路１１ｃの構成を示す回路図であり，図２のレベル変換回路１１ａと共通の要素には同一の符号が付されている。
【０１００】
この図６に示したレベル変換回路１１ｃは，図２に示したレベル変換回路１１ａにおいて，各ＭＯＳトランジスタを酸化膜で完全に分離されたシリコン領域に形成したものであって，ＳＯＩ（Ｓｉｌｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のトランジスタを用いて構成される。図２におけるバルクＣＭＯＳでのウエル領域（サブストレート）は，ＳＯＩ構造ではボディ領域と呼ばれ，完全空乏型ＳＯＩでは，通常ボディはフローティング状態にして，３端子トランジスタとして表現される。また，部分空乏型ＳＯＩではボディはフローティング状態にして用いる場合と，バルクＣＭＯＳと同様にボディをソースまたは電源レベルと接続する場合がある。バルクＣＭＯＳと同様にボディをソースまたは電源レベルと接続する場合は図２に示したレベル変換回路１１ａ，または図４に示したレベル変換回路１１ｂと同一に構成できる。図６はボディはフローティング状態にして用いる場合を示す。
【０１０１】
（第４の実施の形態の動作）
回路動作は上記第１の実施の形態，および第２の実施の形態と同じである。
上記第１の実施の形態の説明において，バルクＣＭＯＳの各ＰＭＯＳトランジスタ，および各ＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧は高電圧レベルＶＤＤよりも大きく設定されていることを説明した。ＳＯＩ構造のウエハは表面のシリコン層の下に１００〜５００ｎｍ程度の厚さの酸化膜が埋め込み酸化膜として形成されて，各トランジスタの形成領域は互いに同程度の平面寸法の酸化膜で分離されている。したがって，バルクＣＭＯＳの各ＰＭＯＳトランジスタ，および各ＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧に相当する分離酸化膜の耐圧は少なくとも１０Ｖ以上の耐圧が確保されている。
【０１０２】
（第４の実施の形態の効果）
第４の実施の形態においてはＳＯＩ構造のＭＯＳトランジスタを用いたことによって，ボディ（サブストレート）をフローティング状態で使用でき，各ＭＯＳトランジスタのゲートとボディ（サブストレート）との電圧，ドレインと基板間の耐圧を考慮しなくてよい。また，ボディと基板の間の耐圧は先に説明したように，高電圧レベルＶＤＤに対し十分大きいので，最先端の微細プロセスにおいてもより信頼性が高い半導体集積回路を製造できる。
【０１０３】
また，素子領域を完全酸化膜分離としたので，各ＭＯＳトランジスタのソース，およびドレインの寄生容量が低減され，より高速な回路動作が期待できる。さらに本実施の形態に用いたＳＯＩ構造の素子分離により，基板ノイズの低減や接合リーク電流の低減などにも効果がある。
【０１０４】
（第５の実施の形態）
図７は第５の実施の形態を示す回路図であり，３ステート出力回路を構成する。
この出力回路は，図７に示したように，論理回路５０（本発明の第１の制御回路部の一例）と，第１のレベル変換回路１１（本発明の第１のレベル変換回路の一例）と，第２のレベル変換回路１２（本発明の第２のレベル変換回路の一例）と，プリバッファ回路３０（本発明の前置バッファ回路の一例）と，メインバッファ回路２０（本発明の第１のバッファ回路の一例）と，メインバッファ回路４０（本発明の第２のバッファ回路の一例）と，過電圧保護回路７０（本発明の過電圧保護回路の一例）を備えて構成されている。以下，順に説明する。
【０１０５】
（論理回路５０）
低電圧電源系の論理回路５０はデータ端子５１，イネーブル端子５２を有し，２入力ＮＡＮＤゲート５３，２入力ＮＯＲゲート５７，およびインバータ５４，５５，５６，５８，５９で構成されている。２入力ＮＡＮＤゲート５３はデータ端子５１，およびイネーブル端子５２を入力として，その出力信号はインバータ５４の入力，およびレベル変換回路１１の入力／ＩＮに供給され，インバータ５４の出力信号はインバータ５５の入力，およびレベル変換回路１１の入力ＩＮに供給される。２入力ＮＯＲゲート５３はデータ端子５１，およびイネーブル端子５２の信号の反転信号を入力として，その出力信号はインバータ５８の入力，およびレベル変換回路１２の入力ＩＮに供給され，インバータ５８の出力信号はインバータ５９の入力，およびレベル変換回路１２の入力／ＩＮに供給される。また，論理回路５０の出力はメインバッファ回路４０に供給されている。
【０１０６】
（レベル変換回路１１）
レベル変換回路１１は論理回路５０の出力を入力し，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の信号に変換して出力する。さらに，前記レベル変換回路１１ａの出力側にはプリバッファ回路３０を介してメインバッファ回路２０が接続されている。
【０１０７】
（レベル変換回路１２）
レベル変換回路１２は論理回路５０の出力を入力し，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の信号に変換して出力する。さらに，前記レベル変換回路１２の出力側にはメインバッファ回路２０が接続されている。
【０１０８】
（プリバッファ回路３０）
プリバッファ回路３０はＰＭＯＳ３１，ＮＭＯＳ３２にて構成され，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の信号をメインバッファ回路２０のＰＭＯＳ２１のゲートに供給する。
【０１０９】
（メインバッファ回路２０）
メインバッファ回路２０は，ＰＭＯＳ２１およびＮＭＯＳ２２で構成され，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の出力信号を過電圧保護回路７０に供給する。
【０１１０】
（メインバッファ回路４０）
メインバッファ回路４０は，ＰＭＯＳ４１およびＮＭＯＳ４２で構成され，インバータ５９の出力信号がメインバッファ回路４０のＮＭＯＳ４２のゲートに供給され，メインバッファ回路４０のＰＭＯＳ４１のゲートには，インバータ５５の出力信号が供給され，グランドレベル（０Ｖ）と低電圧（ＶＣＣ）の間の振幅の出力信号を過電圧保護回路７０の一方の端子に供給する。
【０１１１】
（過電圧保護回路７０）
過電圧保護回路７０の出力信号ＯＵＴは，出力パッド８０を介して集積回路の外部へ出力するようになっており，ゲートに低電圧レベルが共通に印加され，ドレインが互いに接続されたＰＭＯＳ７１，およびＮＭＯＳ７２によって構成されている。
【０１１２】
上記構成において，プリバッファ回路３０はインバータを形成し，ＰＭＯＳ３１のサブストレート（Ｎ型ウエル領域）は高電圧電源ＶＤＤに接続され，ＮＭＯＳ３２のサブストレートはグランドに接続される。同様にメインバッファ回路２０はインバータを形成し，ＰＭＯＳ２１のサブストレート（Ｎ型ウエル領域）は高電圧電源ＶＤＤに接続され，ＮＭＯＳ２２のサブストレートはグランドに接続される。また，メインバッファ回路４０はインバータを形成し，ＰＭＯＳ４１のサブストレート（Ｎ型ウエル領域）は低電圧電源ＶＣＣに接続され，ＮＭＯＳ４２のサブストレートはグランドに接続される。過電圧保護回路７０のＰＭＯＳ７１のサブストレート（Ｎ型ウエル領域）は高電圧電源ＶＤＤに接続され，ＮＭＯＳ７２のサブストレートはグランドに接続される。
【０１１３】
本実施の形態のレベル変換回路１１，１２は，図２に示した回路構成からなるレベル変換回路１１ａを採用するものとする。
【０１１４】
上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタのゲート酸化膜耐圧から制限される動作電圧は電圧ＶＣＣ以上であり，かつ電圧（ＶＤＤ−ＶＣＣ）以上であり，電圧ＶＤＤよりも小さい値となっている。以下の説明では，ＶＤＤ＞ＶＣＣ≧（ＶＤＤ−ＶＣＣ）の関係が成り立っているとして説明する。
また，上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧は高電圧レベルＶＤＤよりも大きく設定されている。
【０１１５】
（第５の実施の形態の動作）
イネーブル端子５２にグランドレベル（０Ｖ）が入力されると，レベル変換回路１１の出力ＯＵＴは低電圧レベル（ＶＣＣ）になり，プリバッファ回路３０の出力ノードＮ１は高電圧レベル（ＶＤＤ）になり，メインバッファ回路２０のＰＭＯＳ２１はオフする。また，レベル変換回路１２の出力ＯＵＴは低電圧レベル（ＶＣＣ）になり，メインバッファ回路２０のＮＭＯＳ２２はオフする。メインバッファ回路４０のＰＭＯＳ４１のゲートは低電圧レベル（ＶＣＣ）になるので，ＰＭＯＳ４１はオフし，メインバッファ回路４０のＮＭＯＳ４２のゲートはグランドレベル（０Ｖ）になるので，ＮＭＯＳ４２はオフし，出力信号ＯＵＴはハイインピーダンス状態になる。このとき，出力信号ＯＵＴに高電圧レベルが印加されると，過電圧保護回路７０のＰＭＯＳ７１はオンして，ノードＮ５は高電圧レベル（ＶＤＤ）になり，ノードＮ６はＮＭＯＳ７２のしきい値電圧をＶｔｎとして（ＶＣＣ−Ｖｔｎ）になる。また，出力信号ＯＵＴにグランドレベル（０Ｖ）が印加されると，過電圧保護回路７０のＮＭＯＳ７２はオンして，ノードＮ６はグランドレベル（０Ｖ）になり，ノードＮ５はＰＭＯＳ７１のしきい値電圧をＶｔｐとして（ＶＣＣ＋Ｖｔｐ）になる。
【０１１６】
また，イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，かつデータ端子５１に低電圧レベル（ＶＣＣ）が印加されると，２入力ＮＡＮＤゲート５３の出力ノードＮ１１はグランドレベル（０Ｖ）になり，その信号を入力とするインバータ５４は出力ノードＮ１２に低電圧レベル（ＶＣＣ）を供給する。レベル変換回路１１の入力ＩＮ，および／ＩＮはそれぞれノードＮ１２，およびノードＮ１１に接続され，レベル変換回路１１の出力ＯＵＴには高電圧レベル（ＶＤＤ）が供給され，プリバッファ回路３０の出力ノードＮ１は低電圧レベル（ＶＣＣ）になる。２入力ＮＯＲゲート５７の出力ノードＮ１３はグランドレベル（０Ｖ）になり，その信号を入力とするインバータ５８は出力ノードＮ１４に低電圧レベル（ＶＣＣ）を供給する。メインバッファ回路２０のＰＭＯＳ２１はオンし，ＮＭＯＳ２２はオフする。ノードＮ１２を入力とするインバータ５５の出力ノードＮ３はグランドレベル（０Ｖ）になり，ノードＮ１４を入力とするインバータ５９の出力ノードＮ４はグランドレベル（０Ｖ）になり，メインバッファ回路４０のＰＭＯＳ４１はオンし，ＮＭＯＳ４２はオフする。過電圧保護回路７０のＰＭＯＳ７１はオンして，ＮＭＯＳ７２はオフしていく。したがって，出力信号ＯＵＴは高電圧レベル（ＶＤＤ）になる。
【０１１７】
一方，イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，かつデータ端子５１にグランドレベル（０Ｖ）が印加されると，２入力ＮＡＮＤゲート５３の出力ノードＮ１１は低電圧レベル（ＶＣＣ）になり，その信号を入力とするインバータ５４は出力ノードＮ１２にグランドレベル（０Ｖ）を供給する。レベル変換回路１１の入力ＩＮ，および／ＩＮはそれぞれノードＮ１２，およびノードＮ１１に接続され，レベル変換回路１１の出力ＯＵＴには低電圧レベル（ＶＣＣ）が供給され，プリバッファ回路３０の出力ノードＮ１は高電圧レベル（ＶＤＤ）になる。２入力ＮＯＲゲート５７の出力ノードＮ１３は低電圧レベル（ＶＣＣ）になり，その信号を入力とするインバータ５８は出力ノードＮ１４にグランドレベル（０Ｖ）を供給する。メインバッファ回路２０のＰＭＯＳ２１はオフし，ＮＭＯＳ２２はオンする。ノードＮ１２を入力とするインバータ５５の出力ノードＮ３は低電圧レベル（ＶＣＣ）になり，ノードＮ１４を入力とするインバータ５９の出力ノードＮ４は低電圧レベル（ＶＣＣ）になり，メインバッファ回路４０のＰＭＯＳ４１はオフし，ＮＭＯＳ４２はオンする。過電圧保護回路７０のＮＭＯＳ７２はオンして，ＰＭＯＳ７１はオフしていく。したがって，出力信号ＯＵＴはグランドレベル（０Ｖ）になる。
【０１１８】
したがって，制御信号に応じてグランドレベル（０Ｖ）と低電圧レベル（ＶＣＣ）の間の振幅の信号をグランドレベル（０Ｖ）と高電圧レベル（ＶＤＤ）の間の振幅の信号に変換し，またハイインピーダンス状態を出力する３ステート出力回路として機能する。
【０１１９】
メインバッファ回路４０のＰＭＯＳ４１は出力信号ＯＵＴがグランドレベル（０Ｖ）から高電圧レベル（ＶＤＤ）に変化するとき，過電圧保護回路７０のＮＭＯＳ７２を介して出力信号ＯＵＴの立ち上がりを加速するように働き，また，メインバッファ回路２０のＮＭＯＳ２２は出力信号ＯＵＴが高電圧レベル（ＶＤＤ）からグランドレベル（０Ｖ）に変化するとき，過電圧保護回路７０のＰＭＯＳ７１を介して出力信号ＯＵＴの立ち下がりを加速するように働く。
【０１２０】
このような動作において，各ＭＯＳトランジスタのゲートとソースまたはドレインとの間に低電圧レベルＶＣＣ以上の電圧が印加されることはない。また，ゲートとサブストレートの間においても，上記ＮＭＯＳ２２，３２を除いて，低電圧レベルＶＣＣ以上の電圧が印加されることはない。ＭＯＳトランジスタがオンしてチャネルが形成されているときは，チャネルはソースと同電位になっているのでソース−サブストレート間電圧（ＶＣＣ）によらずゲート酸化膜にはゲート−ソース間電圧しかかからない。一方，ＭＯＳトランジスタがオフしてチャネルが形成されていないときには，ゲート−ソース間電圧Ｖｇｓとソース−サブストレート間電圧Ｖｓｂの和，Ｖｇｓ＋Ｖｓｂの電圧がゲート酸化膜とゲート下の空乏層に分圧される。Ｖｓｂが増えると空乏層が広がり，ゲート酸化膜にかかる電圧はそれほど増加しない。以上の理由からＶｓｂをかけてもゲート酸化膜にかかる最大電圧は従来と変わらずゲート酸化膜の信頼性は損なわれない。
【０１２１】
（第５の実施の形態の効果）
以上のように，第５の実施の形態によれば，上記第１の実施の形態と同様な効果を有する３ステート出力回路を実現できる。また，メインバッファ回路２０，および４０の各ゲートは各々，異なる信号によって駆動されるので，そのタイミングを調整することにより，貫通電流をより少なくするように設定できるので，より低消費電力な出力回路を実現できる。
【０１２２】
さらに，出力がハイインピーダンス状態のとき，出力に高電圧レベル，またはグランドレベルの電位を印加すると，過電圧保護回路７０によってクランプされた電圧がノードＮ６に現れるので，ノードＮ６に低電圧電源で動作する入力回路を付加して入出力共用回路を構成することもできる。
【０１２３】
（第６の実施の形態）
第６の実施の形態は上記第５の実施の形態において，メインバッファ回路２０のＰＭＯＳ２１のオン抵抗は過電圧保護回路７０のＰＭＯＳ７１のオン抵抗よりも大きく設定し，同様にメインバッファ回路４０のＮＭＯＳ４２のオン抵抗は過電圧保護回路７０のＮＭＯＳ７２のオン抵抗よりも大きく設定した回路である。上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタのソース−ドレイン間耐圧から制限される動作電圧は，前記各ＭＯＳトランジスタのしきい値電圧の絶対値の最大値をＶｔｈとして，電圧（ＶＣＣ＋Ｖｔｈ）よりも十分大きく，かつ電圧（ＶＤＤ−ＶＣＣ＋Ｖｔｈ）よりも十分大きく，電圧ＶＤＤよりも小さい値となっている。
【０１２４】
イネーブル端子５２にグランドレベル（０Ｖ）が入力されると，レベル変換回路１１の出力ＯＵＴは低電圧レベル（ＶＣＣ）になり，プリバッファ回路３０の出力ノードＮ１は高電圧レベル（ＶＤＤ）になり，メインバッファ回路２０のＰＭＯＳ２１はオフする。また，レベル変換回路１２の出力ＯＵＴは低電圧レベル（ＶＣＣ）になり，メインバッファ回路２０のＮＭＯＳ２２はオフする。メインバッファ回路４０のＰＭＯＳ４１のゲートは低電圧レベル（ＶＣＣ）になるので，ＰＭＯＳ４１はオフし，メインバッファ回路４０のＮＭＯＳ４２のゲートはグランドレベル（０Ｖ）になるので，ＮＭＯＳ４２はオフし，出力信号ＯＵＴはハイインピーダンス状態になる。
【０１２５】
また，イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，かつデータ端子５１に低電圧レベル（ＶＣＣ）が印加されると，２入力ＮＡＮＤゲート５３の出力ノードＮ１１はグランドレベル（０Ｖ）になり，その信号を入力とするインバータ５４は出力ノードＮ１２に低電圧レベル（ＶＣＣ）を供給する。レベル変換回路１１の入力ＩＮ，および／ＩＮはそれぞれノードＮ１２，およびＮ１１に接続され，レベル変換回路１１の出力ＯＵＴには高電圧レベル（ＶＤＤ）が供給され，プリバッファ回路３０の出力ノードＮ１は低電圧レベル（ＶＣＣ）になる。２入力ＮＯＲゲート５７の出力ノードＮ１３はグランドレベル（０Ｖ）になり，その信号を入力とするインバータ５８は出力ノードＮ１４に低電圧レベル（ＶＣＣ）を供給する。メインバッファ回路２０のＰＭＯＳ２１はオンし，ＮＭＯＳ２２はオフする。ノードＮ１２を入力とするインバータ５５の出力ノードＮ３はグランドレベル（０Ｖ）になり，ノードＮ１４を入力とするインバータ５９の出力ノードＮ４はグランドレベル（０Ｖ）になり，メインバッファ回路４０のＰＭＯＳ４１はオンし，ＮＭＯＳ４２はオフする。過電圧保護回路７０のＰＭＯＳ７１のソース電位が上がることによりＰＭＯＳ７１がオンし，過電圧保護回路７０のＮＭＯＳ７２は，出力信号ＯＵＴの電位が低電圧レベル（ＶＣＣ）より十分低い間はまだオンしており，出力信号ＯＵＴの電位はグランドレベル（０Ｖ）から立ち上がっていく。
【０１２６】
このとき，メインバッファ回路２０のＰＭＯＳ２１のオン抵抗は過電圧保護回路７０のＰＭＯＳ７１のオン抵抗よりも大きく設定したのでＰＭＯＳ７１のゲート−ソース間電圧はしきい値電圧Ｖｔｈを少し超える程度であり，メインバッファ回路４０のＰＭＯＳ４１からの電流で出力信号ＯＵＴがしきい値電圧Ｖｔｈを少し超える程度のタイミングでメインバッファ回路２０のＰＭＯＳ２１をオンするように設定すると過電圧保護回路７０のＰＭＯＳ７１のソース−ドレイン間電圧は過渡的であっても低電圧レベル（ＶＣＣ）程度に抑えることができる。このようにして，出力信号ＯＵＴは高電圧レベル（ＶＤＤ）になる。
【０１２７】
一方，イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，かつデータ端子５１にグランドレベル（０Ｖ）が印加されると，２入力ＮＡＮＤゲート５３の出力ノードＮ１１は低電圧レベル（ＶＣＣ）になり，その信号を入力とするインバータ５４は出力ノードＮ１２にグランドレベル（０Ｖ）を供給する。レベル変換回路１１の入力ＩＮ，および／ＩＮはそれぞれノードＮ１２，およびノードＮ１１に接続され，レベル変換回路１１の出力ＯＵＴには低電圧レベル，（ＶＣＣ）が供給され，プリバッファ回路３０の出力ノードＮ１は高電圧レベル（ＶＤＤ）になる。２入力ＮＯＲゲート５７の出力ノードＮ１３は低電圧レベル（ＶＣＣ）になり，その信号を入力とするインバータ５８は出力ノードＮ１４にグランドレベル（０Ｖ）を供給する。メインバッファ回路２０のＰＭＯＳ２１はオフし，ＮＭＯＳ２２はオンする。ノードＮ１２を入力とするインバータ５５の出力ノードＮ３は低電圧レベル（ＶＣＣ）になり，ノードＮ１４を入力とするインバータ５９の出力ノードＮ４は低電圧レベル（ＶＣＣ）になり，メインバッファ回路４０のＰＭＯＳ４１はオフし，ＮＭＯＳ４２はオンする。過電圧保護回路７０のＮＭＯＳ７２のソース電位が下がることによりＮＭＯＳ７２がオンし，過電圧保護回路７０のＰＭＯＳ７１は，出力信号ＯＵＴの電位が低電圧レベル（ＶＣＣ）より十分高い間はまだオンしており，出力信号ＯＵＴの電位は高電圧レベル（ＶＤＤ）から立ち下がっていく。
【０１２８】
このとき，メインバッファ回路４０のＮＭＯＳ４２のオン抵抗は過電圧保護回路７０のＮＭＯＳ７２のオン抵抗よりも大きく設定したのでＮＭＯＳ７２のゲート−ソース間電圧はしきい値電圧Ｖｔｈを少し超える程度であり，メインバッファ回路２０のＮＭＯＳ２２からの電流で出力信号ＯＵＴが高電圧レベル（ＶＤＤ）からしきい値電圧Ｖｔｈを少し超える程度下がるタイミングでメインバッファ回路４０のＮＭＯＳ４２をオンするように設定すると過電圧保護回路７０のＮＭＯＳ７２のソース−ドレイン間電圧は過渡的であっても低電圧レベルを超えない（ＶＤＤ−ＶＣＣ）程度に抑えることができる。このようにして，出力信号ＯＵＴはグランドレベル（０Ｖ）になる。
【０１２９】
上記のように，過電圧保護回路７０のＰＭＯＳ７１，およびＮＭＯＳ７２のソース−ドレイン間には，過渡状態であっても低電圧レベル（ＶＣＣ）程度の電圧が印加されるように構成した。
【０１３０】
（第６の実施の形態の効果）
以上のように，第６の実施の形態によれば，第２の実施の形態と同様な効果を有する３ステート出力回路を構成できる。また，メインバッファ回路２０，および４０の各ゲートは各々，異なる信号によって駆動されるので，そのタイミングを調整することにより，貫通電流をより少なくするように設定できるので，より低消費電力な出力回路を実現できる。
【０１３１】
（第７の実施の形態）
図８は第７の実施の形態を示す回路図であり，図３と共通の要素には同一の符号が付されている。第７の実施の形態は，上記第５の実施の形態，または第６の実施の形態において，プリバッファ回路３０のＮＭＯＳ３２，メインバッファ２０のＮＭＯＳ２２のサブストレートの接続構成をグランドから前記各ＮＭＯＳのソースに換え，また，過電圧保護回路７０のＰＭＯＳ７１のサブストレートの接続構成を高電圧電源ＶＤＤからそのソース（ノードＮ５）に接続を換え，過電圧保護回路７０のＮＭＯＳ７２のサブストレートの接続構成をグランドからそのソース（ノードＮ６）に接続を換えた構成にしたものである。上記ＮＭＯＳ３２，ＮＭＯＳ２２，およびＮＭＯＳ７２は，Ｐ型基板上に形成されたディープＮウエル領域に形成されたＰウエル領域に形成され，電気的に基板と分離されたＮＭＯＳトランジスタとする。
【０１３２】
本実施の形態のレベル変換回路１１，１２は，図４に示した回路構成からなるレベル変換回路１１ｂを採用するものとする。
【０１３３】
（第７の実施の形態の動作）
回路動作は上記第５の実施の形態，および第６の実施の形態と同じである。
上記第１，または第５の実施の形態において，ゲート−サブストレートの電圧が高電圧レベルＶＤＤであっても，ゲート酸化膜にかかる電圧は低電圧レベルＶＣＣ程度であることを説明した。
【０１３４】
（第７の実施の形態の効果）
第７の実施の形態においては第３の実施の形態と同様な効果を有する３ステート出力回路を構成できる。また，メインバッファ回路２０，および４０の各ゲートは各々，異なる信号によって駆動されるので，そのタイミングを調整することにより，貫通電流をより少なくするように設定できるので，より低消費電力な出力回路を実現できる。
【０１３５】
（第８の実施の形態）
図９は第８の実施の形態を示す回路図であり，図７と共通の要素には同一の符号が付されている。第８の実施の形態は，上記第５の実施の形態，第６の実施の形態，または第７の実施の形態において，各ＭＯＳトランジスタを酸化膜で完全に分離されたシリコン領域に形成したものであって，ＳＯＩ構造（Ｓｉｌｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）のトランジスタを用いて構成される。
【０１３６】
本実施の形態のレベル変換回路１１，１２は，図６に示した回路構成からなるレベル変換回路１１ｃを採用するものとする。
【０１３７】
図１，または図７におけるバルクＣＭＯＳでのウエル領域（サブストレート）は，ＳＯＩ構造ではボディ領域と呼ばれ，完全空乏型ＳＯＩでは，通常ボディはフローティング状態にして，３端子トランジスタとして表現される。また，部分空乏型ＳＯＩではボディはフローティング状態にして用いる場合と，バルクＣＭＯＳと同様にボディをソースまたは電源レベルと接続する場合がある。バルクＣＭＯＳと同様にボディをソースまたは電源レベルと接続する場合は図８に示した第７の実施の形態と同一に構成できる。図９はボディをフローティング状態にして用いる場合を示す。
【０１３８】
（第８の実施の形態の動作）
回路動作は上記第５の実施の形態，および第６の実施の形態と同じである。
上記第１，または第５の実施の形態の説明において，バルクＣＭＯＳの各ＰＭＯＳトランジスタ，および各ＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧は高電圧レベル（ＶＤＤ）よりも大きく設定されていることを説明した。ＳＯＩ構造のウエハは表面のシリコン層の下に１００〜５００ｎｍ程度の厚さの酸化膜が埋め込み酸化膜として形成されて，各トランジスタの形成領域は互いに同程度の平面寸法の酸化膜で分離されている。したがって，バルクＣＭＯＳの各ＰＭＯＳトランジスタ，および各ＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧に相当する分離酸化膜の耐圧は少なくとも１０Ｖ以上の耐圧が確保されている。
【０１３９】
（第８の実施の形態の効果）
第８の実施の形態においては第４の実施の形態と同様な効果を有する３ステート出力回路を構成できる。また，メインバッファ回路２０，および４０の各ゲートは各々，異なる信号によって駆動されるので，そのタイミングを調整することにより，貫通電流をより少なくするように設定できるので，より低消費電力な出力回路を実現できる。
【０１４０】
（第９の実施の形態）
図１０〜図１２は第９の実施の形態を示す回路図であり，図９と共通の要素には同一の符号が付されている。
第９の実施の形態は，上記第８の実施の形態において，メインバッファ回路２０，および４０の各トランジスタのオン，およびオフのタイミングを調整するために遅延調整回路を付加した構成とした。図１２に示す第９の実施の形態は図９に対して，制御回路５０のインバータ５９の出力とメインバッファ回路４０のＮＭＯＳトランジスタ４２のゲートとの間に遅延調整回路（ＤＬＹ１）１１０を挿入し，制御回路５０のインバータ５５の出力とメインバッファ回路４０のＰＭＯＳトランジスタ４１のゲートとの間に遅延調整回路（ＤＬＹ１）１１１を挿入し，プリバッファ回路３０の出力とメインバッファ回路２０のＰＭＯＳトランジスタ２１のゲートとの間に遅延調整回路（ＤＬＹ２）１２１を挿入し，レベル変換器１２の出力ＯＵＴとメインバッファ回路２０のＮＭＯＳトランジスタ２２のゲートとの間に遅延調整回路（ＤＬＹ２）１２０を挿入した。
【０１４１】
遅延調整回路ＤＬＹ１の構成を図１０に示す。
入力ＩＮはインバータ８１と２入力ＮＯＲ回路８５の第１の入力に接続される。インバータ８１の出力は２入力ＮＯＲ回路８２の第１の入力に接続される。２入力ＮＯＲ回路８２の出力はインバータ８３の入力および２入力ＮＯＲ回路８５の第２の入力に接続される。２入力ＮＯＲ回路８５の出力はインバータ８６，８７，およびＮＭＯＳトランジスタ８８，８９にて構成される遅延回路に入力され，その遅延回路の出力は２入力ＮＯＲ回路８２の第２の入力に接続される。インバータ８３の出力はインバータ８４の入力に接続され，インバータ８４の出力は出力ＯＵＴに接続される。上記各インバータ，および２入力ＮＯＲ回路は低電圧レベル（ＶＣＣ）とグランドレベルの電源電圧によって動作する。ＮＭＯＳトランジスタ８８，８９の各ソース，ドレインはグランドレベルに接続される。ＮＭＯＳトランジスタ８８はインバータ８６の負荷容量として，ＮＭＯＳトランジスタ８９はインバータ８９の負荷容量として付加され遅延時間を増加させる。
【０１４２】
遅延調整回路ＤＬＹ２の構成を図１１に示す。
入力ＩＮは高電圧レベル（ＶＤＤ）と低電圧レベル（ＶＣＣ）との間の振幅を有する信号であって，インバータ２００と２入力ＮＡＮＤ回路２４０の第１の入力に接続される。インバータ２００の出力は２入力ＮＡＮＤ回路２１０の第１の入力に接続される。２入力ＮＡＮＤ回路２１０の出力はインバータ２２０の入力および２入力ＮＡＮＤ回路２４０の第２の入力に接続される。２入力ＮＯＲ回路２４０の出力はインバータ２５０，２６０，およびＮＭＯＳトランジスタ２７０，２８０にて構成される遅延回路に入力され，その遅延回路の出力は２入力ＮＡＮＤ回路２１０の第２の入力に接続される。インバータ２２０の出力はインバータ２３０の入力に接続され，インバータ２３０の出力は出力ＯＵＴに接続される。上記各インバータ，および２入力ＮＡＮＤ回路は高電圧レベル（ＶＤＤ）と低電圧レベル（ＶＣＣ）の電源電圧によって動作する。ＮＭＯＳトランジスタ２７０，２８０の各ソース，ドレインは低電圧レベル（ＶＣＣ）に接続される。ＮＭＯＳトランジスタ２７０はインバータ２５０の負荷容量として，ＮＭＯＳトランジスタ２８０はインバータ２６０の負荷容量として付加され遅延時間を増加させる。
【０１４３】
（第９の実施の形態の動作）
図１０の遅延調整回路ＤＬＹ１の回路動作について説明する。まず，入力ＩＮがグランドレベルのとき，インバータ８１により２入力ＮＯＲ回路８２の出力はグランドレベルになる。２入力ＮＯＲ回路８５の出力は入力が共にグランドレベルであるので低電圧レベル（ＶＣＣ）になる。したがって，インバータ８６，８７を介して２入力ＮＯＲ回路８２の入力は共に低電圧レベル（ＶＣＣ）になり，入力ＩＮの信号がラッチされる。出力ＯＵＴはインバータ８３，８４を介してグランドレベルになる。
【０１４４】
次に，入力ＩＮがグランドレベルから低電圧レベル（ＶＣＣ）になると，２入力ＮＯＲ回路８５の出力がグランドレベルになるとともにインバータ８１の出力がグランドレベルになる。２入力ＮＯＲ回路８２はインバータ８６，８７を介して遅延された信号が入力されてから出力に低電圧レベル（ＶＣＣ）を出力する。インバータ８３，８４を経由して出力ＯＵＴは低電圧レベル（ＶＣＣ）になる。
【０１４５】
次に，入力ＩＮが低電圧レベル（ＶＣＣ）からグランドレベルになると，インバータ８１の出力が低電圧レベル（ＶＣＣ）になり，２入力ＮＯＲ回路８２はグランドレベルになる。インバータ８３，８４を経由して出力ＯＵＴはグランドレベルになる。２入力ＮＯＲ回路８５は２入力ＮＯＲ回路８２の出力を受けて低電圧レベル（ＶＣＣ）になる。したがって，立ち下がり遅延時間が速く，立ち上がり遅延時間が遅い遅延調整回路として動作する。
【０１４６】
図１１の遅延調整回路ＤＬＹ２の回路動作について説明する。
まず，入力ＩＮが低電圧レベル（ＶＣＣ）のとき，インバータ２００の出力は高電圧レベル（ＶＤＤ）になり，２入力ＮＡＮＤ回路２４０の出力は高電圧レベル（ＶＤＤ）になる。インバータ２５０，２６０を介して２入力ＮＡＮＤ回路２１０の入力は共に高電圧レベル（ＶＤＤ）になり，２入力ＮＡＮＤ回路２１０の出力は入力が共に高電圧レベル（ＶＤＤ）であるので低電圧レベル（ＶＣＣ）になる。したがって，２入力ＮＡＮＤ回路２４０の入力は共に低電圧レベル（ＶＣＣ）になって，入力ＩＮの信号がラッチされる。出力ＯＵＴはインバータ２２０，２３０を介して低電圧レベル（ＶＣＣ）になる。
【０１４７】
次に，入力ＩＮが低電圧レベル（ＶＣＣ）から高電圧レベル（ＶＤＤ）になると，インバータ２００の出力が低電圧レベル（ＶＣＣ）になり，２入力ＮＡＮＤ回路２１０の出力は高電圧レベル（ＶＤＤ）になる。インバータ２２０，２３０を経由して出力ＯＵＴは高電圧レベル（ＶＤＤ）になる。２入力ＮＡＮＤ回路２４０は２入力ＮＡＮＤ回路２１０の出力を受けて低電圧レベル（ＶＣＣ）になる。
【０１４８】
次に，入力ＩＮが高電圧レベル（ＶＤＤ）から低電圧レベル（ＶＣＣ）になると，２入力ＮＡＮＤ回路２４０の出力が高電圧レベル（ＶＤＤ）になるとともにインバータ８１の出力が高電圧レベル（ＶＤＤ）になる。２入力ＮＡＮＤ回路２１０はインバータ２５０，２６０を介して遅延された信号が入力されてから出力に低電圧レベル（ＶＣＣ）を出力する。インバータ２２０，２３０を経由して出力ＯＵＴは低電圧レベル（ＶＣＣ）になる。したがって，立ち下がり遅延時間が遅く，立ち上がり遅延時間が速い遅延調整回路として動作する。
【０１４９】
次に，図１２の出力回路の回路動作について説明する。図９に示した回路と動作はほぼ同じであり，遅延調整回路を付加したことによる違いについて説明する。
【０１５０】
入力データ端子５１がグランドレベル，イネーブル端子５２が低電圧レベルであるとき，ノードＮ１，Ｎ２，Ｎ３，Ｎ４はそれぞれ高電圧レベル（ＶＤＤ），高電圧レベル（ＶＤＤ），低電圧レベル（ＶＣＣ），低電圧レベル（ＶＣＣ）になる。次に入力データ端子５１がグランドレベルから低電圧レベル（ＶＣＣ）になると，遅延調整回路ＤＬＹ１の立ち下がり遅延時間は速く設定してあるので，遅延調整回路１１０の出力であるノードＮ４，および遅延調整回路１１１の出力であるノードＮ３がグランドレベルになる。その後，遅延調整回路ＤＬＹ２の立ち下がり遅延時間は遅く設定してあるので，遅延調整回路１２０の出力であるノードＮ２，および遅延調整回路１２１の出力であるノードＮ１が低電圧レベル（ＶＣＣ）になる。したがって，メインバッファ回路４０のＮＭＯＳトランジスタ４２がオフし，メインバッファ回路４０のＰＭＯＳトランジスタ４１がオンした後，メインバッファ回路２０のＮＭＯＳトランジスタ２２がオフしメインバッファ回路２０のＰＭＯＳトランジスタ２１がオンして出力ＯＵＴは高電圧レベル（ＶＤＤ）になる。
【０１５１】
次に入力データ端子５１が低電圧レベル（ＶＣＣ）からグランドレベルになると，遅延調整回路ＤＬＹ２の立ち上がり遅延時間は速く設定してあるので，遅延調整回路１２０の出力であるノードＮ２，および遅延調整回路１２１の出力であるノードＮ１がまず高電圧レベル（ＶＤＤ）になる。その後，遅延調整回路ＤＬＹ１の立ち上がり遅延時間は遅く設定してあるので，遅延調整回路１１０の出力であるノードＮ４，および遅延調整回路１１１の出力であるノードＮ３が低電圧レベル（ＶＣＣ）になる。したがって，メインバッファ回路２０のＰＭＯＳトランジスタ２１がオフしメインバッファ回路２０のＮＭＯＳトランジスタ２２がオンしてした後，メインバッファ回路４０のＰＭＯＳトランジスタ４２がオフし，メインバッファ回路４０のＮＭＯＳトランジスタ４１がオンして出力ＯＵＴはグランドレベルになる。
【０１５２】
第９の実施の形態によれば出力段のトランジスタのオン，およびオフのタイミングを調整したので，トランジスタ２１，７１，７２，４２を経由して流れる貫通電流をより少なくでき，より低消費電力な出力回路を実現できる。
【０１５３】
以上，添付図面を参照しながら本発明にかかる半導体集積回路の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１５４】
例えば，上記実施の形態においては，ＣＭＯＳインバータ回路によりメインバッファ回路２０，４０が各々構成されているが，本発明はこれに限定されない。例えば，図１のメインバッファ回路２０を高電圧電源と低電圧電源間にて動作する２入力ＮＡＮＤ回路２０に，メインバッファ回路４０を低電圧電源とグランド間にて動作する２入力ＮＡＮＤ回路４０に置換えて，出力レベルを固定する信号（以下，固定信号という。），およびそのレベル変換した信号をそれぞれ２入力ＮＡＮＤ回路２０，４０に入力するように構成することが可能である。固定信号をグランドレベルにするとノードＮ５は高電圧レベルになり，ノードＮ６は低電圧レベルになり出力ＯＵＴは高電圧レベルに設定することができ，テスト時の出力レベルの設定が容易になる。なお，固定信号が低電圧レベルのときは第１の実施の形態と同様である。すなわち，メインバッファ回路２０は，高電圧レベル（ＶＤＤ）と低電圧レベル（ＶＣＣ）との間の振幅を有する信号を出力する論理回路であって，メインバッファ回路４０は，低電圧レベル（ＶＣＣ）とグランドレベルの振幅を有する信号を出力する論理回路であって，過電圧保護回路７０にそれぞれ出力信号を供給するように構成してもよい。
【０１５５】
また，プリバッファ回路３０，および制御回路５０のインバータ５５，５９はメインバッファ回路２０，または４０を駆動するための回路であって，省略しても追加してもよい。
【０１５６】
第５〜第９の実施の形態ではＣＭＯＳ回路５０の出力信号をレベル変換回路１１，１２に入力する構成について説明したが，データ信号，およびイネーブル信号をそれぞれレベル変換した後に制御信号を生成するプリバッファ回路を構成してメインバッファ回路２０を駆動するようにしても動作が損なわれることはない。
【０１５７】
また，ＭＯＳトランジスタに接続される低電圧電源を個別に異なる低電圧電源，またはバイアス回路に接続することによりトランジスタのオン抵抗を調節することができ，ゲート幅，またはゲート長の設定に自由度を持たせることも可能となる。
【０１５８】
以上，３Ｖと１．８Ｖの２電源を前提に説明したが，０．１μｍ世代のデバイスでは，ゲート酸化膜耐圧が１．３Ｖ程度になることが予想され，高電圧が１．８Ｖ，低電圧が１．０Ｖというような組み合わせで本発明を適用することも可能である。
【０１５９】
【発明の効果】
以上説明したように，本発明によれば，上記各トランジスタのゲート酸化膜には静的に低電圧レベルを超える電位が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。さらに，従来技術（図１３〜図１５）の出力段の構成に対して，第１のバッファ回路の第１のＮチャネル型ＭＯＳトランジスタ，および第２のバッファ回路の第２のＰチャネル型ＭＯＳトランジスタを付加したので，より高速に動作することが可能になり，さらに，出力信号ＯＵＴの変化時にかかる過電圧保護回路の第３のＰチャネル型ＭＯＳトランジスタ，および第３のＮチャネル型ＭＯＳトランジスタのソース−ドレイン間電圧を小さくできる。
【０１６０】
さらに，本明細書で説明したさまざまな応用例を適用することにより，さらなる優れた効果を得ることが可能である。
【図面の簡単な説明】
【図１】第１，第２の実施の形態にかかる出力回路の説明図である。
【図２】図１の出力回路に用いられるレベル変換回路の説明図である。
【図３】第３の実施の形態にかかる出力回路の説明図である。
【図４】図３の出力回路に用いられるレベル変換回路の説明図である。
【図５】第４の実施の形態にかかる出力回路の説明図である。
【図６】図５の出力回路に用いられるレベル変換回路の説明図である。
【図７】第５，第６の実施の形態にかかる出力回路の説明図である。
【図８】第７の実施の形態にかかる出力回路の説明図である。
【図９】第８の実施の形態にかかる出力回路の説明図である。
【図１０】遅延調整回路ＤＬＹ１の構成を示す説明図である。
【図１１】遅延調整回路ＤＬＹ２の構成を示す説明図である。
【図１２】第９の実施の形態にかかる出力回路の説明図である。
【図１３】第１の従来技術にかかるレベル変換回路の説明図である。
【図１４】第２の従来技術にかかるレベル変換回路の説明図である。
【図１５】図１４のレベル変換回路を用いた従来の出力回路の説明図である。
【符号の説明】
１１（１１ａ，１１ｂ，１１ｃ） レベル変換回路（第１のレベル変換回路）
１２（１１ａ，１１ｂ，１１ｃ） レベル変換回路（第２のレベル変換回路）
２０ メインバッファ回路（第１のバッファ回路）
２１ ＰＭＯＳ（第１のＰチャネル型ＭＯＳトランジスタ）
２２ ＮＭＯＳ（第１のＮチャネル型ＭＯＳトランジスタ）
３０ プリバッファ回路（前置バッファ回路）
３１ ＰＭＯＳ
３２ ＮＭＯＳ
４０ メインバッファ回路（第２のバッファ回路）
４１ ＰＭＯＳ（第２のＰチャネル型ＭＯＳトランジスタ）
４２ ＮＭＯＳ（第２のＮチャネル型ＭＯＳトランジスタ）
５０ 論理回路（制御回路部）
５１ データ端子
５３，５４，５５ インバータ
７０ 過電圧保護回路
７１ ＰＭＯＳ（第３のＰチャネル型ＭＯＳトランジスタ）
７２ ＮＭＯＳ（第３のＮチャネル型ＭＯＳトランジスタ）
【発明の属する技術分野】
本発明は，異なる電源電圧によって動作するデジタル回路のインタフェースをとるための出力回路を用いた半導体集積回路に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタの微細化が進むにつれて許容されるゲート酸化膜耐圧は下がってきており，０．３５μｍ程度の微細プロセスでは３．３Ｖ程度の電源電圧で動作し，さらに最先端の０．１８μｍ程度の微細プロセスでは１．８Ｖ程度の電源電圧が用いられる。従来，この０．１８μｍの微細プロセスでは３．３Ｖ動作の回路とインタフェースをするために１．８Ｖ程度の電源電圧が許容されるトランジスタと３．３Ｖ程度の電源電圧が許容されるトランジスタの両方を形成して１．８Ｖから３．３Ｖへの信号レベル変換を行い，それを用いて出力回路を構成していた。
【０００３】
（第１の従来技術）
図１３は第１の従来技術として，特開平６−２１６７５２号公報に開示されたレベル変換回路の構成を示す回路図である。このレベル変換回路はゲート酸化膜耐圧が高電圧（５Ｖ）よりも低いＭＯＳトランジスタだけを用いて低電圧電源系から高電圧電源系へのレベル変換を行うものである。同図に示すように，このレベル変換回路はＭＯＳトランジスタ３００〜３１３からなるレベル変換部と，ＭＯＳトランジスタ３１４〜３１７からなる出力部とで構成されている。レベル変換部は低電圧（ＶＣＣ：３Ｖ）電源系の信号ＩＮを入力してノードＮ２１，Ｎ２２にレベル変換用信号を出力する。出力部は前記レベル変換部からの制御信号を受けて高電圧（ＶＤＤ：５Ｖ）電源系の信号として０Ｖ〜５Ｖの振幅を有する出力信号ＯＵＴ１と，中間電位〜５Ｖの振幅を有する出力信号ＯＵＴ２と，０Ｖ〜中間電位の振幅を有する出力信号ＯＵＴ３とを出力するようになっている。
【０００４】
出力イネーブル信号ＯＥ，およびその反転信号ＯＥＢには，各々Ｈレベル，Ｌレベルが入力されている場合について説明する。入力信号ＩＮがＬレベルになるとＰＭＯＳ３０６，３０７がオンし，ＮＭＯＳ３０５，３１２がオフする。その結果，ノードＮ２３，Ｎ２４はＨレベルになり，ＮＭＯＳ３０４がオンし，ＮＭＯＳ３０２のソース電位が下がり，ＮＭＯＳ３０２，ＰＭＯＳ３０１の電流経路が形成される。ノードＮ２５はプルダウンされ，ＰＭＯＳ３０８がオンする。ＰＭＯＳ３０８がオンするとノードＮ２１がＨレベルになるとともに，ＰＭＯＳ３０９はオンしＮＭＯＳ３１０のドレイン電位を高電位ＶＤＤまでプルアップする。また，ノードＮ２４がＨレベルになると，ＮＭＯＳ３１１は出力イネーブル信号ＥＢがＨレベルであるから，オンしており，ノードＮ２２はＨレベルになり，出力信号ＯＵＴ３は０Ｖになる。ノードＮ２１がＨレベルになるとＰＭＯＳ３１４はオフして出力信号ＯＵＴ２は中間電位となる。出力信号ＯＵＴ１は，出力信号ＯＵＴ３が０ＶなのでＮＭＯＳ３１６がオンして，０Ｖになる。
【０００５】
一方，入力信号ＩＮがＨレベルになると，ＮＭＯＳ３０５，３１２がオンし，ＰＭＯＳ３０６，３０７がオフして，ノードＮ２２，Ｎ２３の電位はプルダウンされ，ＮＭＯＳ３１７がオフする。ノードＮ２４はＮＭＯＳ３１１がオンなのでプルダウンされ，ＰＭＯＳ３０９，ＮＭＯＳ３１０の電流経路が形成される。そうしてノードＮ２１がプルダウンされるとＰＭＯＳ３１４がオンするとともに，ＰＭＯＳ３００がオンしてノードＮ２５がプルアップされる。そうして出力信号ＯＵＴ１には５Ｖ，出力信号ＯＵＴ２には５Ｖ，出力信号ＯＵＴ３には中間電位が出力される。
【０００６】
（第２の従来技術）
図１４は第２の従来技術として，特許第３２５８２２９号公報に開示されたレベル変換回路の構成を示す回路図である。このレベル変換回路もゲート酸化膜耐圧が高電圧（５Ｖ）よりも低いＭＯＳトランジスタだけを用いて低電圧電源系から高電圧電源系へのレベル変換を行うものである。同図に示すように，高電圧が印加される高電圧電源（ＶＤＤ：５Ｖ）と出力ノードＮ１の間に直列接続されたＰＭＯＳ１１，１２，ならびに出力ノードＮ１とグランドの間に直列接続されたＮＭＯＳ１３，１４を有し，プルアップ用として機能するＰＭＯＳ１１のゲートはノードＮ４に接続され，プルダウン用として機能するＮＭＯＳ１４のゲートに前記高電圧よりも低い低電圧（ＶＣＣ：３Ｖ）とグランドとの間の振幅を有する入力信号ＩＮが印加され，ＰＭＯＳ１２，およびＮＭＯＳ１３の各ゲートに低電圧が共通して印加されるＣＭＯＳ回路１０と，前記高電圧電源ＶＤＤと出力ノードＮ３の間に接続されゲートがノードＮ４に接続されたＰＭＯＳ３１，および出力ノードＮ３と低電源電圧ＶＣＣとの間に接続され，ＣＭＯＳ回路１０の出力ノードＮ１にゲートが接続されるＰＭＯＳ３２を有する中間回路３０と，前記高電圧電源ＶＤＤと出力ノードＮ４の間に接続されゲートがノードＮ３に接続されたＰＭＯＳ４１，および出力ノードＮ４と低電源電圧ＶＣＣとの間に接続され，出力信号ＯＵＴ１がゲートに印加されるＰＭＯＳ４２を有する中間回路４０と，前記高電圧電源ＶＤＤと出力ノードＮ２の間に直列接続されたＰＭＯＳ２１，２２，ならびに出力ノードＮ２とグランドの間に直列接続されたＮＭＯＳ２３，２４を有し，プルアップ用として機能するＰＭＯＳ２１のゲートはノードＮ３に接続され，プルダウン用として機能するＮＭＯＳ２４のゲートに前記入力信号ＩＮの反転信号が印加され，ＰＭＯＳ２２，およびＮＭＯＳ２３の各ゲートに低電圧ＶＣＣが共通して印加されるＣＭＯＳ回路２０とを備えた回路である。
【０００７】
この回路の動作を以下に説明する。入力信号ＩＮが低電圧レベル（ＶＣＣレベル）である場合は，ＮＭＯＳ１４がオンし，これによって，ＰＭＯＳ３２がオンする結果，ＰＭＯＳ４１，２１もオンする。一方，入力信号の反転信号によりＮＭＯＳ２４がオフし，これによってＰＭＯＳ４２もオフする。したがって，高電圧レベル（ＶＤＤレベル）の出力信号がＯＵＴ１に出力される。この状態では，ＰＭＯＳ１１，３１，４２とＮＭＯＳ２４がオフ状態なので直流電流パスは存在しない。一方，入力信号ＩＮが低電圧レベル（ＶＣＣ）からグランドレベル（０Ｖレベル）へ変化した場合は，ＮＭＯＳ２４がオンし，これによってＰＭＯＳ４２がオンする結果，ＰＭＯＳ１１，３１もオンする。そして入力信号の反転信号によりＮＭＯＳ１４がオフし，これによってＰＭＯＳ３２もオフする。したがって，グランドレベル（０Ｖレベル）の出力信号がＯＵＴ１に出力される。この状態では，ＰＭＯＳ２１，４１，３２とＮＭＯＳ１４がオフ状態なので直流電流パスは存在しない。
【０００８】
図１５は，上記レベル変換回路を用いた３ステート出力回路の構成を示す回路図である。低電圧電源系の論理回路は，データ端子５１，およびイネーブル端子５２を有し，ＮＡＮＤゲート５３，インバータ５４，５５，およびＮＯＲゲート５６で構成されている。さらに，前記レベル変換回路の出力側にはプリバッファ回路６０を介してメインバッファ回路７０が接続されている。プリバッファ回路６０はＰＭＯＳ６１，６２にて構成され，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の信号をＰＭＯＳ７１に供給し，メインバッファ回路７０は，ＰＭＯＳ７１，７２，およびＮＭＯＳ７３，７４で構成され，その出力に接続された出力パッド８０から集積回路の外部へ出力信号ＯＵＴを出力するようになっている。
【０００９】
イネーブル端子５２にグランドレベル（０Ｖ）が入力されると，ＰＭＯＳ７１のゲートには高電圧レベル（ＶＤＤ）が印加され，また，ＮＭＯＳ７４のゲートにはグランドレベル（０Ｖ）が印加され，出力信号ＯＵＴはハイインピーダンス状態になる。
【００１０】
一方，イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，かつデータ端子５１に低電圧レベル（ＶＣＣ）が印加されると，ＰＭＯＳ７１のゲートには低電圧レベル（ＶＣＣ）が印加され，ＮＭＯＳ７４のゲートにはグランドレベル（０Ｖ）が印加され，出力信号ＯＵＴは高電圧レベル（ＶＤＤ）となる。
【００１１】
また，イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，かつデータ端子５１にグランドレベル（０Ｖ）が印加されると，ＰＭＯＳ７１のゲートには高電圧レベル（ＶＤＤ）が印加され，ＮＭＯＳ７４のゲートには低電圧レベル（ＶＣＣ）が印加され，出力信号ＯＵＴはグランドレベル（０Ｖ）となる。したがって，３ステートバッファ回路として機能する。
【００１２】
【特許文献１】
特開平６−２１６７５２号公報
【特許文献２】
特許第３２５８２２９号公報
【００１３】
【発明が解決しようとする課題】
しかしながら，上記従来の出力回路では次のような問題点があった。
つまり，低電圧電源で動作するトランジスタと高電圧電源の電圧レベルよりも高いゲート酸化膜耐圧を有するトランジスタを，共に形成する必要があった。このため，ゲート酸化膜を厚くして，ゲート長を長くして高電圧に耐えるＭＯＳトランジスタを，出力回路に用いるために集積回路のチップ上に部分的に形成することになり，製造プロセスが複雑になるという問題点があった。
【００１４】
また，第１の従来技術（図１３）ではゲート酸化膜耐圧が高電圧電源レベルよりも低いトランジスタだけで出力回路を構成できる。しかし，ＰＭＯＳ３１４のゲート酸化膜耐圧を高電圧電源レベル（ＶＤＤ）よりも低く抑えるためにＰＭＯＳ３０９がオフしていく効果を利用してＰＭＯＳ３１４のゲート電圧（ノードＮ２１）の振幅を制限している。つまり，ＰＭＯＳ３０９のゲート電圧には電位ＶＢが加えられているため，ノードＮ２１の論理はＬレベルであるが，電位は（ＶＢ＋Ｖｔｈ）までしか下がらない。ただし，ＶｔｈはＰＭＯＳのしきい値電圧の絶対値である。このＰＭＯＳ３０９がオフしていきノードＮ２１の電位が（ＶＢ＋Ｖｔｈ）へ自然と安定する現象を用いているため高速な動作ができないという問題点がある。
【００１５】
また，ＰＭＯＳ３１４のゲート電圧（ノードＮ２１の電位）はＶＤＤ−（ＶＢ＋Ｖｔｈ）となり，（ＶＢ＋Ｖｔｈ）が３Ｖよりも高いとするとゲート電圧は低い値となる。したがって，出力部の負荷駆動能力が低下するという問題点もあった。また，出力信号ＯＵＴ１が０Ｖから５Ｖに立ち上がる場合，つまり，ＮＭＯＳ３１７がオフし，ＰＭＯＳ３１４がオンしたとき，ＰＭＯＳ３１５のソース電位は急峻にプルアップされるため，ＰＭＯＳ３１５のゲート−ソース間電圧ＶｇｓはＰＭＯＳ３１４に流れる電流に等しくなるような電圧になり，ＰＭＯＳ３１５のソース−ドレイン間には，ＶＣＣ＋Ｖｇｓの電圧がかかる。同様に，出力信号ＯＵＴ１が５Ｖから０Ｖに立ち下がる場合，つまり，ＰＭＯＳ３１４がオフし，ＮＭＯＳ３１７がオンしたとき，ＮＭＯＳ３１６のソース電位は急峻にプルダウンされるため，ＮＭＯＳ３１６のゲート−ソース間電圧ＶｇｓはＮＭＯＳ３１７に流れる電流に等しくなるような電圧になり，ＮＭＯＳ３１６のソース−ドレイン間には，ＶＣＣ＋Ｖｇｓの電圧がかかる。したがって，低電圧電源系において推奨される電圧を超える電圧が過渡的にソース−ドレイン間に印加されるので，ホットキャリアによるデバイス性能劣化につながり，信頼性に劣るという問題もあった。
【００１６】
また，第２の従来技術（図１４，１５）でもゲート酸化膜耐圧が高電圧電源レベルよりも低いトランジスタだけで出力回路を構成できる。しかしながら，以下のような問題点がある。
【００１７】
イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，データ端子５１が低電圧レベル（ＶＣＣ）からグランドレベル（０Ｖ）になると，ＰＭＯＳ７１のゲート電圧は低電圧レベル（ＶＣＣ）から高電圧レベル（ＶＤＤ）になり，ＮＭＯＳ７４のゲート電圧はグランドレベル（０Ｖ）から低電圧レベル（ＶＣＣ）になり，出力信号ＯＵＴは高電圧レベル（ＶＤＤ）からグランドレベル（０Ｖ）になる。このとき，出力パッド８０につながる負荷を駆動するため，ＮＭＯＳ７３のソース−ドレイン間電圧は，ＮＭＯＳ７４に流れる電流と等しい電流がＮＭＯＳ７３に流れるようなゲート−ソース電圧をＶｇｓとして，（ＶＤＤ−ＶＣＣ＋Ｖｇｓ）となり，ソース−ドレイン間電圧は過渡的にＶＣＣ以上になることがある。同様にＰＭＯＳ７２のゲート−ソース間電圧は，ＰＭＯＳ７１に流れる電流と等しい電流がＰＭＯＳ７２に流れるようなゲート−ソース電圧をＶｇｓとして，（ＶＣＣ＋Ｖｇｓ）程度となり，ソース−ドレイン間電圧は過渡的にＶＣＣ以上になる。したがって，低電圧電源系において推奨される電圧を超える電圧が過渡的にソース−ドレイン間に印加されるので，ホットキャリアによるデバイス性能劣化につながり，信頼性に劣るという問題があった。
【００１８】
また，出力ノードＮ３が立ち下がることにより，ＰＭＯＳ２１のオン電流でＰＭＯＳ２２を経由して出力ノードＮ２をプルアップするので，２つのＰＭＯＳ６１，６２を高電圧電源ＶＤＤと低電圧電源ＶＣＣの間に直列に接続して高電圧電源ＶＤＤにソースが接続されるＰＭＯＳ６１のゲートを出力ノードＮ３に，低電圧電源ＶＣＣにドレインが接続されるＰＭＯＳ６２のゲートを出力ノードＮ２に接続して後続の出力段を駆動するバッファ回路を構成した場合，ＰＭＯＳ６２がまだオン状態のときにＰＭＯＳ６１がオン状態に入るので貫通電流が高電圧電源ＶＤＤから低電圧電源ＶＣＣに流れ，無駄な消費電力が増加するという問題点があった。半導体集積回路の出力段を駆動する場合，出力段の各トランジスタは通常，数１００μｍのゲート幅を有しており，これを駆動するバッファ回路の各トランジスタのゲート幅を小さくして貫通電流を小さくすると高速性が損なわれるという問題点もあった。
【００１９】
本発明は，従来の半導体集積回路が有する上記問題点に鑑みてなされたものであり，本発明の目的は，高速に動作し，加えて負荷駆動能力の低下も抑えることの可能な，新規かつ改良された半導体集積回路を提供することである。
【００２０】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，半導体集積回路であって，第１の制御回路部（５０）と，レベル変換回路（１１ａ）と，第１のバッファ回路（２０），第２のバッファ回路（４０），過電圧保護回路（７０）とを備えたことを特徴とする半導体集積回路が提供される。
【００２１】
第１の制御回路部（５０）は，低電圧が印加される低電圧電源とグランド電圧との間の振幅を有する入力信号が印加され，低電圧電源により動作し，入力信号によって生成される第１の制御信号とその反転信号から成る第１の制御信号対と，第１の制御信号から生成される第２の制御信号とを出力する。
【００２２】
レベル変換回路（１１ａ）は，第１の制御信号対が印加され，低電圧よりも高い高電圧と低電圧との間の振幅を有する第１の信号を出力する。
【００２３】
第１のバッファ回路（２０）は，第１の信号がゲートに印加され，高電圧電源と第１の出力ノードとの間に接続された第１のＰチャネル型ＭＯＳトランジスタ（２１）と，第１の信号がゲートに印加され，第１の出力ノードと低電圧電源との間に接続された第１のＮチャネル型ＭＯＳトランジスタ（２２）とを備え，第１の出力ノードに高電圧と低電圧との間の振幅を有する第２の信号を出力する。
【００２４】
第２のバッファ回路（４０）は，第２の制御信号がゲートに印加され，低電圧電源と第２の出力ノードとの間に接続された第２のＰチャネル型ＭＯＳトランジスタ（４１）と，第２の制御信号がゲートに印加され，第２の出力ノードとグランドとの間に接続された第２のＮチャネル型ＭＯＳトランジスタ（４２）とを備え，第２の出力ノードに低電圧とグランド電圧との間の振幅を有する第３の信号を出力する。
【００２５】
過電圧保護回路（７０）は，第２の信号がソースに印加され，第３の出力ノードにドレインが接続された第３のＰチャネル型ＭＯＳトランジスタ（７１）と，第３の信号がソースに印加され，第３の出力ノードにドレインが接続された第３のＮチャネル型ＭＯＳトランジスタ（７２）とを備え，第３のＰチャネル型ＭＯＳトランジスタ，および第３のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通に印加され第３の出力ノードより高電圧とグランド電圧の振幅を有する信号を外部に出力する。
【００２６】
かかる構成によれば，上記各トランジスタのゲート酸化膜には静的に低電圧レベルを超える電位が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。さらに，従来技術（図１３，および図１５）の出力段の構成に対して，第１のバッファ回路（２０）の第１のＮチャネル型ＭＯＳトランジスタ（２２），および第２のバッファ回路（４０）の第２のＰチャネル型ＭＯＳトランジスタ（４１）を付加したので，より高速に動作することが可能になり，さらに，出力信号ＯＵＴの変化時にかかる過電圧保護回路（７０）の第３のＰチャネル型ＭＯＳトランジスタ（７１），および第３のＮチャネル型ＭＯＳトランジスタ（７２）のソース−ドレイン間電圧を小さくできる。
【００２７】
また，レベル変換回路（１１ａ）の出力側に接続され，高電圧が印加される高電圧電源と低電圧電源の間で動作する，高電圧と低電圧との間の振幅を有する第１の信号を第１のバッファ回路（２０）に出力する前置バッファ回路（３０）を含むように構成することも可能である。この前置バッファ回路（３０）は，第１のバッファ回路（２０）に第１の信号が入力されるタイミングを調整することができる。
【００２８】
かかる構成によれば，前置バッファ回路（３０）をＣＭＯＳインバータで構成したため，ゲート電圧の振幅の制限にソースフォロアトランジスタのオフする効果を利用した前述の第１の従来技術（図１３）よりも高速に動作し，加えて負荷駆動能力の低下も抑えられる（図１，図２）。前置バッファ回路（３０）を第１のバッファ回路（２０）の前段に挿入した構成としたため，第２のバッファ回路（４０）のオン・オフのタイミングに対して第１のバッファ回路（２０）のオフ・オンのタイミングを設定できるので過電圧保護回路（７０）を介して高電圧電源からグランドにパスをもつ貫通電流を小さくできる。
【００２９】
上記課題を解決するため，本発明の第２の観点によれば，半導体集積回路であって，第１の制御回路部（５０）と，第１のレベル変換回路（１１）と，第２のレベル変換回路（１２）と，第１のバッファ回路（２０）と，第２のバッファ回路（４０）と，過電圧保護回路（７０）とを備えたことを特徴とする半導体集積回路が提供される。
【００３０】
第１の制御回路部（５０）は，低電圧が印加される低電圧電源とグランド電圧との間の振幅を有するデータ入力信号，およびイネーブル信号が印加され，低電圧電源により動作し，データ信号，およびイネーブル信号によって生成される第１の制御信号とその反転信号から成る第１の制御信号対と，データ信号，およびイネーブル信号によって生成される第２の制御信号とその反転信号から成る第２の制御信号対と，第１の制御信号から生成される第３の制御信号と，第２の制御信号から生成される第４の制御信号とを出力する。
【００３１】
第１のレベル変換回路（１１）は，第１の制御信号対が印加され，低電圧よりも高い高電圧と低電圧との間の振幅を有する第１の信号を出力する。
【００３２】
第２のレベル変換回路（１２）は，第２の制御信号対が印加され，低電圧よりも高い高電圧と低電圧との間の振幅を有する第２の信号を出力する。
【００３３】
第１のバッファ回路（２０）は，第１の信号がゲートに印加され，高電圧電源と第１の出力ノードとの間に接続された第１のＰチャネル型ＭＯＳトランジスタ（２１）と，第２の信号がゲートに印加され，第１の出力ノードと低電圧電源との間に接続された第１のＮチャネル型ＭＯＳトランジスタ（２２）とを備え，第１の出力ノードに高電圧と低電圧との間の振幅を有する第３の信号を出力する。
【００３４】
第２のバッファ回路（４０）は，第３の制御信号がゲートに印加され，低電圧電源と第２の出力ノードとの間に接続された第２のＰチャネル型ＭＯＳトランジスタ（４１）と，第４の制御信号がゲートに印加され，第２の出力ノードとグランドとの間に接続された第２のＮチャネル型ＭＯＳトランジスタ（４２）とを備え，第２の出力ノードに低電圧とグランド電圧との間の振幅を有する第４の信号を出力する。
【００３５】
過電圧保護回路（７０）は，第３の信号がソースに印加され，第３の出力ノードにドレインが接続された第３のＰチャネル型ＭＯＳトランジスタ（７１）と，第４の信号がソースに印加され，第３の出力ノードにドレインが接続された第３のＮチャネル型ＭＯＳトランジスタ（７２）とを備え，第３のＰチャネル型ＭＯＳトランジスタ，および第３のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通に印加され第３の出力ノードより高電圧とグランド電圧の振幅を有する信号を外部に出力する。
【００３６】
かかる構成によれば，上記第１の観点にかかる半導体集積回路と同様な効果を有する３ステート出力回路を実現できる。さらに，出力がハイインピーダンス状態のとき，出力に高電圧レベル，またはグランドレベルの電位を印加すると，過電圧保護回路（７０）によってクランプされた電圧が（ノードＮ６に）現れるので，（ノードＮ６に）低電圧電源で動作する入力回路を付加して入出力共用回路を構成することもできる。
【００３７】
さらに，第１のバッファ回路（２０），および第２のバッファ回路（４０）の各ゲートは各々，異なる信号によって駆動されるので，そのタイミングを調整することにより，貫通電流をより少なくするように設定できるので，より低消費電力な３ステート出力回路を実現できる。
【００３８】
また，第１のレベル変換回路（１１）の出力側に接続され，高電圧が印加される高電圧電源と低電圧電源の間で動作する，高電圧と低電圧との間の振幅を有する第１の信号を第１のバッファ回路（２０）に出力する前置バッファ回路（３０）を含むように構成することも可能である。この前置バッファ回路（３０）は，第１のバッファ回路（２０）に第１の信号が入力されるタイミングを調整することができる。
【００３９】
かかる構成によれば，前置バッファ回路（３０）をＣＭＯＳインバータで構成したため，ゲート電圧の振幅の制限にソースフォロアトランジスタのオフする効果を利用した前述の第１の従来技術（図１３）よりも高速に動作し，加えて負荷駆動能力の低下も抑えられる（図１，図２）。前置バッファ回路（３０）を第１のバッファ回路（２０）の前段に挿入した構成としたため，第２のバッファ回路（４０）のオン・オフのタイミングに対して第１のバッファ回路（２０）のオフ・オンのタイミングを設定できるので過電圧保護回路（７０）を介して高電圧電源からグランドにパスをもつ貫通電流を小さくできる。
【００４０】
上記第１，第２の観点にかかる半導体集積回路において，以下の応用例が可能である。
【００４１】
第１のバッファ回路（２０）における第１のＰチャネル型ＭＯＳトランジスタ（２１）のオン抵抗は過電圧保護回路（７０）における第３のＰチャネル型ＭＯＳトランジスタ（７１）のオン抵抗よりも大きく設定し，第２のバッファ回路（４０）における第２のＮチャネル型ＭＯＳトランジスタ（４２）のオン抵抗は過電圧保護回路（７０）における第３のＮチャネル型ＭＯＳトランジスタ（７２）のオン抵抗よりも大きく設定することも可能である。
【００４２】
かかる構成によれば，各トランジスタのソース−ドレイン間に，過渡状態であってもソース−ドレイン間耐圧を超える電圧が加わらないため，許容ソース−ドレイン間耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。また，上記各トランジスタのゲート酸化膜には過渡状態であっても低電圧レベルを超える電圧が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで，より信頼性の高い半導体集積回路が構成できる。
【００４３】
また，第１のバッファ回路（２０）の第１のＮチャネル型ＭＯＳトランジスタ（２２），および過電圧保護回路（７０）の第３のＮチャネル型ＭＯＳトランジスタ（７２）のサブストレートをそれぞれのソース側に接続して，他のＮチャネル型ＭＯＳトランジスタ（第２のＮチャネル型ＭＯＳトランジスタ（４２）など）のサブストレートと分離することも可能である。
【００４４】
かかる構成によれば，第１のＮチャネル型ＭＯＳトランジスタ（２２），および第３のＮチャネル型ＭＯＳトランジスタ（７２）を基板から電気的に分離されたＰウエル領域に形成し，他のＮＭＯＳのＰウエルから分離して，各々のサブストレートをソースに接続したことによって，第１のＮチャネル型ＭＯＳトランジスタ（２２），および第３のＮチャネル型ＭＯＳトランジスタ（７２）のゲート酸化膜への負荷がさらに軽減されるという効果が得られる。また，第１のＮチャネル型ＭＯＳトランジスタ（２２），および第３のＮチャネル型ＭＯＳトランジスタ（７２）のドレインとサブストレートで形成されるｐｎ接合にかかる逆バイアス電圧を軽減できる。また，第１のＮチャネル型ＭＯＳトランジスタ（２２）の基板バイアス効果の影響を無くしたので，より高速な回路動作が期待できる。
【００４５】
また，過電圧保護回路（７０）の第３のＰチャネル型ＭＯＳトランジスタ（７１）のサブストレートをソース側に接続して，他のＰチャネル型ＭＯＳトランジスタ（第１，第２のＰチャネル型ＭＯＳトランジスタ（２１，４１）など）のサブストレートと分離することも可能である。
【００４６】
かかる構成によれば，第３のＰチャネル型ＭＯＳトランジスタ（７１）を他のＰＭＯＳのＮウエルから分離して，各々のサブストレートをソースに接続したことによって，第３のＰチャネル型ＭＯＳトランジスタ（７１）のゲート酸化膜への負荷がさらに軽減されるという効果が得られる。また，第３のＰチャネル型ＭＯＳトランジスタ（７１）のドレインとサブストレートで形成されるｐｎ接合にかかる逆バイアス電圧を軽減できる。
【００４７】
また，各Ｐチャネル型ＭＯＳトランジスタ，および各Ｎチャネル型ＭＯＳトランジスタは絶縁膜により分離された素子領域に形成することも可能である。
【００４８】
かかる構成によれば，ＳＯＩ構造のＭＯＳトランジスタを用いたことによって，ボディ（サブストレート）をフローティング状態で使用でき，各ＭＯＳトランジスタのゲートとボディ（サブストレート）との電圧，ドレインと基板間の耐圧を考慮しなくてよい。また，ボディと基板の間の耐圧は後に説明するように，高電圧レベルＶＤＤに対し十分大きいので，最先端の微細プロセスにおいてもより信頼性が高い半導体集積回路を製造できる。また，素子領域を完全酸化膜分離としたので，各ＭＯＳトランジスタのソース，およびドレインの寄生容量が低減され，より高速な回路動作が期待できる。さらに本実施の形態に用いたＳＯＩ構造の素子分離により，基板ノイズの低減や接合リーク電流の低減などにも効果がある。
【００４９】
なお上記において，括弧書きで記した構成要素は，理解を容易にするため，後述の実施形態における対応する構成要素を記したに過ぎず，本発明がこれに限定されるものではない。
【００５０】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体集積回路の好適な実施の形態について詳細に説明する。なお，本明細書および図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００５１】
（第１の実施の形態）
図１は，第１の実施の形態にかかる出力回路の構成を示す回路図である。
この出力回路は，図１に示したように，論理回路５０（本発明の第１の制御回路部の一例）と，レベル変換回路１１ａ（本発明のレベル変換回路の一例）と，プリバッファ回路３０（本発明の前置バッファ回路の一例）と，メインバッファ回路２０（本発明の第１のバッファ回路の一例）と，メインバッファ回路４０（本発明の第２のバッファ回路の一例）と，過電圧保護回路７０（本発明の過電圧保護回路の一例）を備えて構成されている。以下，順に説明する。
【００５２】
（論理回路５０）
低電圧電源系の論理回路５０はデータ端子５１を有し，インバータ５３，５４，５５で構成されている。この論理回路５０の出力が図２に示す構成のレベル変換回路１１ａに接続されている。また，論理回路５０の出力はメインバッファ回路４０に供給されている。
【００５３】
（レベル変換回路１１ａ）
レベル変換回路１１ａは論理回路５０の出力を入力し，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の信号に変換して出力する。さらに，前記レベル変換回路１１ａの出力側にはプリバッファ回路３０を介してメインバッファ回路２０が接続されている。
【００５４】
（プリバッファ回路３０）
プリバッファ回路３０はＰＭＯＳ３１，ＮＭＯＳ３２にて構成され，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の信号をメインバッファ回路２０のＰＭＯＳ２１，ＮＭＯＳ２２のゲートに供給する。
【００５５】
（メインバッファ回路２０）
メインバッファ回路２０は，ＰＭＯＳ２１およびＮＭＯＳ２２で構成され，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の出力信号を過電圧保護回路７０に供給する。
【００５６】
（メインバッファ回路４０）
メインバッファ回路４０は，ＰＭＯＳ４１およびＮＭＯＳ４２で構成され，グランドレベル（０Ｖ）と低電圧（ＶＣＣ）の間の振幅の出力信号を過電圧保護回路７０の一方の端子に供給する。
【００５７】
（過電圧保護回路７０）
過電圧保護回路７０の出力信号ＯＵＴは，出力パッド８０を介して集積回路の外部へ出力するようになっており，ゲートに低電圧レベルが共通に印加され，ドレインが互いに接続されたＰＭＯＳ７１，およびＮＭＯＳ７２によって構成されている。
【００５８】
上記構成において，プリバッファ回路３０はインバータを形成し，ＰＭＯＳ３１のサブストレート（Ｎ型ウエル領域）は高電圧電源ＶＤＤに接続され，ＮＭＯＳ３２のサブストレートはグランドに接続される。同様にメインバッファ回路２０はインバータを形成し，ＰＭＯＳ２１のサブストレート（Ｎ型ウエル領域）は高電圧電源ＶＤＤに接続され，ＮＭＯＳ２２のサブストレートはグランドに接続される。また，メインバッファ回路４０はインバータを形成し，ＰＭＯＳ４１のサブストレート（Ｎ型ウエル領域）は低電圧電源ＶＣＣに接続され，ＮＭＯＳ４２のサブストレートはグランドに接続される。過電圧保護回路７０のＰＭＯＳ７１のサブストレート（Ｎ型ウエル領域）は高電圧電源ＶＤＤに接続され，ＮＭＯＳ７２のサブストレートはグランドに接続される。
【００５９】
（レベル変換回路１１ａ）
図２は，レベル変換回路１１ａの構成を示す回路図である。
レベル変換回路１１ａは，図２に示したように，インバータ１５０と，ＣＭＯＳ回路１１０と，中間回路インバータ１３０と，中間回路インバータ１４０と，ＣＭＯＳ回路１２０と，インバータ１６０と，ＰＭＯＳ５１ｐと，ＰＭＯＳ５２ｐを備えて構成されている。以下，順に説明する。
【００６０】
（インバータ１５０）
インバータ１５０は，高電圧電源ＶＤＤと出力信号／ＯＵＴの間に接続されゲートがノードＮ１０４に接続されたＰＭＯＳ１５１と，出力信号／ＯＵＴと低電圧電源ＶＣＣとの間に接続され，ゲートがノードＮ１０４に接続されたＮＭＯＳ５２を有する。
【００６１】
（ＣＭＯＳ回路１１０）
ＣＭＯＳ回路１１０は，高電圧が印加される高電圧電源ＶＤＤ（例えば３．３Ｖ）と出力ノードＮ１０１との間に直列接続されたＰＭＯＳ１１１，１１２と，出力ノードＮ１０１とグランドの間に直列接続されたＮＭＯＳ１１３，１１４を有する。プルアップ用として機能するＰＭＯＳ１１１のゲートはノードＮ１０４に接続され，プルダウン用として機能するＮＭＯＳ１１４のゲートに高電圧ＶＤＤよりも低い低電圧ＶＣＣ（例えば１．８Ｖ）とグランドとの間の振幅を有する入力信号ＩＮが印加され，ＰＭＯＳ１１２およびＮＭＯＳ１１３の各ゲートに低電圧ＶＣＣが共通して印加される。
【００６２】
（中間回路インバータ１３０）
中間回路インバータ１３０は，高電圧電源ＶＤＤと出力ノードＮ１０３の間に接続されゲートがノードＮ１０４に接続されたＰＭＯＳ１３１と，出力ノードＮ１０３と低電圧電源ＶＣＣとの間に接続され，ゲートがノードＮ１０４に接続されたＮＭＯＳ１３２を有する。
【００６３】
（中間回路インバータ１４０）
中間回路インバータ１４０は，高電圧電源ＶＤＤと出力ノードＮ１０４の間に接続されゲートがノードＮ１０３に接続されたＰＭＯＳ１４１と，出力ノードＮ１０４と低電圧電源ＶＣＣとの間に接続され，ゲートがノードＮ１０４に接続されたＮＭＯＳ１４２を有する。
【００６４】
（ＣＭＯＳ回路１２０）
ＣＭＯＳ回路１２０は，高電圧電源ＶＤＤと出力ノードＮ１０２の間に直列接続されたＰＭＯＳ１２１，１２２と，出力ノードＮ１０２とグランドの間に直列接続されたＮＭＯＳ１２３，１２４を有する。プルアップ用として機能するＰＭＯＳ１２１のゲートはノードＮ１０３に接続され，プルダウン用として機能するＮＭＯＳ１２４のゲートに入力信号ＩＮの反転信号／ＩＮが印加され，ＰＭＯＳ１２２，およびＮＭＯＳ１２３の各ゲートに低電圧ＶＣＣが共通して印加される。
【００６５】
（インバータ１６０）
インバータ１６０は，高電圧電源ＶＤＤと出力信号ＯＵＴの間に接続されゲートがノードＮ１０３に接続されたＰＭＯＳ１６１と，出力信号ＯＵＴと低電圧電源ＶＣＣとの間に接続され，ゲートがノードＮ１０３に接続されたＮＭＯＳ１６２を有する。
【００６６】
（ＰＭＯＳ１５１ｐ）
ＰＭＯＳ１５１ｐは，ＣＭＯＳ回路１１０の出力ノードＮ１０１にゲートが接続されドレインがＣＭＯＳ回路１１０のＰＭＯＳ１１２のソースに接続されソースがノードＮ１０３に接続される。
【００６７】
（ＰＭＯＳ１５２ｐ）
ＰＭＯＳ１５２ｐは，ゲートがＣＭＯＳ回路１２０のＰＭＯＳ１２２のドレインに接続されドレインがＣＭＯＳ回路１２０のＰＭＯＳ１２２のソースに接続されソースがノードＮ１０４に接続される。
【００６８】
上記構成において，中間回路インバータ１３０，１４０はラッチ回路を形成し，ＰＭＯＳ１５１ｐ，１５２ｐを経由して書き込みが行われる。ＣＭＯＳ回路１１０のＰＭＯＳ１１２およびＮＭＯＳ１１３は，それぞれＰＭＯＳ１１１およびＮＭＯＳ１１４の過電圧保護用として設けられ，その各ゲートには低電圧電源が共通して印加される。ＰＭＯＳ１１１のサブストレート（Ｎ型ウエル領域）はＰＭＯＳ１１２のサブストレートと共通して高電圧電源に接続され，ＮＭＯＳ１１３のサブストレートはＮＭＯＳ１１４のサブストレートと共通してグランドに接続される。
【００６９】
同様にＣＭＯＳ回路１２０のＰＭＯＳ１２２およびＮＭＯＳ１２３は，それぞれＰＭＯＳ１２１およびＮＭＯＳ１２４の過電圧保護用として設けられ，その各ゲートには低電圧電源が共通して印加される。ＰＭＯＳ１２１のサブストレート（Ｎ型ウエル領域）はＰＭＯＳ１２２のサブストレートと共通して高電圧電源に接続され，ＮＭＯＳ１２３のサブストレートはＮＭＯＳ１２４のサブストレートと共通してグランドに接続される。
【００７０】
中間回路インバータ１３０のＰＭＯＳ１３１のサブストレートは高電圧電源に接続され，ＮＭＯＳ１３２のサブストレートはグランドに接続される。
【００７１】
同様に，中間回路インバータ１４０のＰＭＯＳ１４１のサブストレートは高電圧電源に接続され，ＮＭＯＳ１４２のサブストレートはグランドに接続される。
【００７２】
ＰＭＯＳ１５１ｐ，およびＰＭＯＳ１５２ｐのサブストレートはそれぞれ高電圧電源に接続される。
【００７３】
インバータ１５０のＰＭＯＳ１５１のサブストレートは高電圧電源に接続され，ＮＭＯＳ１５２のサブストレートはグランドに接続される。
【００７４】
同様に，インバータ１６０のＰＭＯＳ１６１のサブストレートは高電圧電源に接続され，ＮＭＯＳ１６２のサブストレートはグランドに接続される。
【００７５】
上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタのゲート酸化膜耐圧から制限される動作電圧は電圧ＶＣＣ以上であり，かつ電圧（ＶＤＤ−ＶＣＣ）以上であり，電圧ＶＤＤよりも小さい値となっている。以下の説明では，ＶＤＤ＞ＶＣＣ≧（ＶＤＤ−ＶＣＣ）の関係が成り立っているとして説明する。また，上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧は高電圧レベルＶＤＤよりも大きく設定されている。
【００７６】
（第１の実施の形態の動作）
データ端子５１に低電圧レベル（ＶＣＣ）が印加されると，インバータ５３の出力ノードＮ１１はグランドレベル（０Ｖ）になり，その信号を入力とするインバータ５４は出力ノードＮ１２に低電圧レベル（ＶＣＣ）を供給する。レベル変換回路１１ａの入力ＩＮ，および／ＩＮ（ＩＮの反転信号）はそれぞれノードＮ１２，およびノードＮ１１に接続され，レベル変換回路１１ａの出力ＯＵＴには高電圧レベル（ＶＤＤ）が供給される。プリバッファ回路３０の出力ノードＮ１は低電圧レベル（ＶＣＣ）になり，ノードＮ１２に入力が接続されるインバータ５５の出力ノードＮ３はグランドレベル（０Ｖ）になる。メインバッファ回路２０のＰＭＯＳ２１はオンし，ＮＭＯＳ２２はオフする。メインバッファ回路４０のＰＭＯＳ４１はオンし，ＮＭＯＳ４２はオフする。過電圧保護回路７０のＰＭＯＳ７１はオンして，ＮＭＯＳ７２はオフする。したがって，出力信号ＯＵＴは高電圧レベル（ＶＤＤ）になる。
【００７７】
一方，データ端子５１にグランドレベル（０Ｖ）が印加されると，インバータ５３の出力ノードＮ１１は低電圧レベル（ＶＣＣ）になり，その信号を入力とするインバータ５４は出力ノードＮ１２にグランドレベル（０Ｖ）を供給する。レベル変換回路１１ａの出力ＯＵＴには低電圧レベル（ＶＣＣ）が供給される。プリバッファ回路３０の出力ノードＮ１は高電圧レベル（ＶＤＤ）になり，ノードＮ１２に入力が接続されるインバータ５５の出力ノードＮ３は低電圧レベル（ＶＣＣ）になる。メインバッファ回路２０のＰＭＯＳ２１はオフし，ＮＭＯＳ２２はオンする。メインバッファ回路４０のＰＭＯＳ２１はオフし，ＮＭＯＳ２２はオンする。過電圧保護回路７０のＰＭＯＳ７１はオフして，ＮＭＯＳ７２はオンする。したがって，出力信号ＯＵＴはグランドレベル（０Ｖ）になる。
【００７８】
したがって，グランドレベル（０Ｖ）と低電圧レベル（ＶＣＣ）の間の振幅の信号をグランドレベル（０Ｖ）と高電圧レベル（ＶＤＤ）の間の振幅の信号に変換して出力する出力回路として機能する。
【００７９】
メインバッファ回路４０のＰＭＯＳ４１は出力信号ＯＵＴがグランドレベル（０Ｖ）から高電圧レベル（ＶＤＤ）に変化するとき，過電圧保護回路７０のＮＭＯＳ７２を介して出力信号ＯＵＴの立ち上がりを加速するように働き，また，メインバッファ回路２０のＮＭＯＳ２２は出力信号ＯＵＴが高電圧レベル（ＶＤＤ）からグランドレベル（０Ｖ）に変化するとき，過電圧保護回路７０のＰＭＯＳ７１を介して出力信号ＯＵＴの立ち下がりを加速するように働く。
【００８０】
このような動作において，各ＭＯＳトランジスタのゲートとソースまたはドレインとの間に低電圧レベルＶＣＣ以上の電圧が印加されることはない。また，ゲートとサブストレートの間においても，上記ＮＭＯＳ２２，３２を除いて，低電圧レベルＶＣＣ以上の電圧が印加されることはない。ＭＯＳトランジスタがオンしてチャネルが形成されているときは，チャネルはソースと同電位になっているのでソース−サブストレート間電圧（ＶＣＣ）によらずゲート酸化膜にはゲート−ソース間電圧しかかからない。一方，ＭＯＳトランジスタがオフしてチャネルが形成されていないときには，ゲート−ソース間電圧Ｖｇｓとソース−サブストレート間電圧Ｖｓｂの和，Ｖｇｓ＋Ｖｓｂの電圧がゲート酸化膜とゲート下の空乏層に分圧される。Ｖｓｂが増えると空乏層が広がり，ゲート酸化膜にかかる電圧はそれほど増加しない。以上の理由からＶｓｂをかけてもゲート酸化膜にかかる最大電圧は従来と変わらずゲート酸化膜の信頼性は損なわれない。
【００８１】
（第１の実施の形態の効果）
以上のように，第１の実施の形態によれば，上記各トランジスタのゲート酸化膜には静的に低電圧レベルを超える電位が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。さらにプリバッファ回路をＣＭＯＳインバータで構成したため，ゲート電圧の振幅の制限にソースフォロアトランジスタのオフする効果を利用した前述の第１の従来技術（図１３）よりも高速に動作し，加えて負荷駆動能力の低下も抑えられる。
【００８２】
さらに，従来技術（図１３，および図１５）の出力段の構成に対して，メインバッファ回路２０のＮＭＯＳ２２，およびメインバッファ回路４０のＰＭＯＳ４１を付加したので，より高速に動作することが可能になり，さらに，出力信号ＯＵＴの変化時にかかる過電圧保護回路７０のＰＭＯＳ７１，およびＮＭＯＳ７２のソース−ドレイン間電圧を小さくできる。
【００８３】
また，プリバッファ回路３０をメインバッファ回路２０の前段に挿入した構成としたため，メインバッファ回路４０のオン・オフのタイミングに対してメインバッファ回路２０のオフ・オンのタイミングを設定できるので過電圧保護回路７０を介して高電圧電源からグランドにパスをもつ貫通電流を小さくできる。
【００８４】
（第２の実施の形態）
第２の実施の形態は上記第１の実施の形態において，メインバッファ回路２０のＰＭＯＳ２１のオン抵抗は過電圧保護回路７０のＰＭＯＳ７１のオン抵抗よりも大きく設定し，同様にメインバッファ回路４０のＮＭＯＳ４２のオン抵抗は過電圧保護回路７０のＮＭＯＳ７２のオン抵抗よりも大きく設定した回路である。上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタのソース−ドレイン間耐圧から制限される動作電圧は，前記各ＭＯＳトランジスタのしきい値電圧の絶対値の最大値をＶｔｈとして，電圧（ＶＣＣ＋Ｖｔｈ）よりも十分大きく，かつ電圧（ＶＤＤ−ＶＣＣ＋Ｖｔｈ）よりも十分大きく，電圧ＶＤＤよりも小さい値となっている。
【００８５】
（第２の実施の形態の動作）
データ端子５１がグランドレベル（０Ｖ）から低電圧レベル（ＶＣＣ）に変化すると，インバータ５３の出力ノードＮ１１はグランドレベル（０Ｖ）になり，その信号を入力とするインバータ５４は出力ノードＮ１２に低電圧レベル（ＶＣＣ）を供給する。レベル変換回路１１ａの入力ＩＮ，および／ＩＮはそれぞれノードＮ１２，およびノードＮ１１に接続され，レベル変換回路１１ａの出力ＯＵＴには高電圧レベル（ＶＤＤ）が供給される。プリバッファ回路３０の出力ノードＮ１は低電圧レベル（ＶＣＣ）になり，ノードＮ１２に入力が接続されるインバータ５５の出力ノードＮ３はグランドレベル（０Ｖ）になる。メインバッファ回路２０のＰＭＯＳ２１はオンし，ＮＭＯＳ２２はオフする。
【００８６】
メインバッファ回路４０のＰＭＯＳ４１はオンし，ＮＭＯＳ４２はオフする。過電圧保護回路７０のＰＭＯＳ７１のソース電位が上がることによりＰＭＯＳ７１がオンし，過電圧保護回路７０のＮＭＯＳ７２は，出力信号ＯＵＴの電位が低電圧レベル（ＶＣＣ）より十分低い間はまだオンしており，出力信号ＯＵＴの電位はグランドレベル（０Ｖ）から立ち上がっていく。このとき，メインバッファ回路２０のＰＭＯＳ２１のオン抵抗は過電圧保護回路７０のＰＭＯＳ７１のオン抵抗よりも大きく設定したのでＰＭＯＳ７１のゲート−ソース間電圧はしきい値電圧Ｖｔｈを少し超える程度であり，メインバッファ回路４０のＰＭＯＳ４１からの電流で出力信号ＯＵＴがしきい値電圧Ｖｔｈを少し超える程度のタイミングでメインバッファ回路２０のＰＭＯＳ２１をオンするように設定すると過電圧保護回路７０のＰＭＯＳ７１のソース−ドレイン間電圧は過渡的であっても低電圧レベル（ＶＣＣ）程度に抑えることができる。このようにして，出力信号ＯＵＴは高電圧レベル（ＶＤＤ）になる。
【００８７】
一方，データ端子５１が低電圧レベル（ＶＣＣ）からグランドレベル（０Ｖ）に変化すると，インバータ５３の出力ノードＮ１１は低電圧レベル（ＶＣＣ）になり，その信号を入力とするインバータ５４は出力ノードＮ１２にグランドレベル（０Ｖ）を供給する。レベル変換回路１１ａの入力ＩＮ，および／ＩＮはそれぞれノードＮ１２，およびノードＮ１１に接続され，レベル変換回路１１ａの出力ＯＵＴには低電圧レベル（ＶＣＣ）が供給される。プリバッファ回路３０の出力ノードＮ１は高電圧レベル（ＶＤＤ）になり，ノードＮ１２に入力が接続されるインバータ５５の出力ノードＮ３は低電圧レベル（ＶＣＣ）になる。メインバッファ回路２０のＰＭＯＳ２１はオフし，ＮＭＯＳ２２はオンする。メインバッファ回路４０のＰＭＯＳ４１はオフし，ＮＭＯＳ４２はオンする。過電圧保護回路７０のＮＭＯＳ７２のソース電位が下がることによりＮＭＯＳ７２がオンし，過電圧保護回路７０のＰＭＯＳ７１は，出力信号ＯＵＴの電位が低電圧レベル（ＶＣＣ）より十分高い間はまだオンしており，出力信号ＯＵＴの電位は高電圧レベル（ＶＤＤ）から立ち下がっていく。
【００８８】
このとき，メインバッファ回路４０のＮＭＯＳ４２のオン抵抗は過電圧保護回路７０のＮＭＯＳ７２のオン抵抗よりも大きく設定したのでＮＭＯＳ７２のゲート−ソース間電圧はしきい値電圧Ｖｔｈを少し超える程度であり，メインバッファ回路２０のＮＭＯＳ２２からの電流で出力信号ＯＵＴが高電圧レベル（ＶＤＤ）からしきい値電圧Ｖｔｈを少し超える程度下がるタイミングでメインバッファ回路４０のＮＭＯＳ４２をオンするように設定すると過電圧保護回路７０のＮＭＯＳ７２のソース−ドレイン間電圧は過渡的であっても低電圧レベルを超えない（ＶＤＤ−ＶＣＣ）程度に抑えることができる。このようにして，出力信号ＯＵＴはグランドレベル（０Ｖ）になる。
【００８９】
上記のように，過電圧保護回路７０のＰＭＯＳ７１，およびＮＭＯＳ７２のソース−ドレイン間には，過渡状態であっても低電圧レベル（ＶＣＣ）程度の電圧が印加されるように構成した。
【００９０】
（第２の実施の形態の効果）
以上のように，第２の実施の形態によれば，上記各トランジスタのソース−ドレイン間に，過渡状態であっても低電圧レベル超える電圧が加わらないため，許容ソース−ドレイン間耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。また，上記各トランジスタのゲート酸化膜には過渡状態であっても低電圧レベルを超える電圧が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで，より信頼性の高い出力回路が構成できる。
【００９１】
（第３の実施の形態）
図３は第３の実施の形態を示す回路図であり，図１と共通の要素には同一の符号が付されている。第３の実施の形態は，上記第１の実施の形態，または第２の実施の形態において，プリバッファ回路３０のＮＭＯＳ３２，メインバッファ２０のＮＭＯＳ２２のサブストレートの接続構成をグランドから前記各ＮＭＯＳのソースに換え，また，過電圧保護回路７０のＰＭＯＳ７１のサブストレートの接続構成を高電圧電源ＶＤＤからそのソース（ノードＮ５）に接続を換え，過電圧保護回路７０のＮＭＯＳ７２のサブストレートの接続構成をグランドからそのソース（ノードＮ６）に接続を換えた構成にしたものである。上記ＮＭＯＳ３２，ＮＭＯＳ２２，およびＮＭＯＳ７２は，Ｐ型基板上に形成されたディープＮウエル領域に形成されたＰウエル領域に形成され，電気的に基板と分離されたＮＭＯＳトランジスタとする。
【００９２】
また，本実施の形態では，図２のレベル変換回路１１ａをレベル変換回路１１ｂに置き換えて構成している。図４は，レベル変換回路１１ｂの構成を示す回路図であり，図２のレベル変換回路１１ａと共通の要素には同一の符号が付されている。
【００９３】
この図４に示したレベル変換回路１１ｂは，図２に示したレベル変換回路１１ａにおいて，中間回路インバータ１３０のＮＭＯＳ１３２，中間回路インバータ１４０のＮＭＯＳ１４２，インバータ１５０のＮＭＯＳ１５２，およびインバータ１６０のＮＭＯＳ１６２のサブストレートの接続構成をグランドから各ＮＭＯＳのソースに換え，ＰＭＯＳ１５１ｐのサブストレートの接続構成を高電圧電源ＶＤＤから出力ノードＮ１０３に接続を換え，ＰＭＯＳ１５２ｐのサブストレートの接続構成を高電圧電源ＶＤＤから出力ノードＮ１０４に接続を換えた構成にしたものである。上記ＮＭＯＳ１３２，ＮＭＯＳ１４２，ＮＭＯＳ１５２，およびＮＭＯＳ１６２は，Ｐ型基板上に形成されたディープＮウエル領域に形成されたＰウエル領域に形成され，電気的に基板と分離されたＮＭＯＳトランジスタとする。
【００９４】
（第３の実施の形態の動作）
回路動作は上記第１の実施の形態，および第２の実施の形態と同じである。
上記第１の実施の形態において，ゲート−サブストレートの電圧が高電圧レベルＶＤＤであっても，ゲート酸化膜にかかる電圧は低電圧レベルＶＣＣ程度であることを説明した。
【００９５】
（第３の実施の形態の効果）
第３の実施の形態においてはＮＭＯＳ３２，ＮＭＯＳ２２，およびＮＭＯＳ７２を基板から電気的に分離されたＰウエル領域に形成し，また，ＰＭＯＳ７１を他のＰＭＯＳのＮウエルから分離して，各々ソースに接続したことによって，ＮＭＯＳ３２，ＮＭＯＳ２２，ＮＭＯＳ７２およびＰＭＯＳ７１のゲート酸化膜への負荷がさらに軽減されるという効果が得られる。また，ＮＭＯＳ３２，ＮＭＯＳ２２，ＮＭＯＳ７２およびＰＭＯＳ７１のドレインとサブストレートで形成されるｐｎ接合にかかる逆バイアス電圧を軽減できる。また，ＮＭＯＳ３２，およびＮＭＯＳ２２の基板バイアス効果の影響を無くしたので，より高速な回路動作が期待できる。
【００９６】
本実施の形態に用いた３重ウエル構造などの素子分離技術は，基板ノイズの低減やリーク電流の低減などを目的として，微細プロセスを用いたＬＳＩに採用されるようになってきており，数％のコスト高になるが，今後プロセスの微細化が進むにつれてますます採用されると期待され，本実施の形態の構成のためだけにプロセスが複雑になるようなことはない。
【００９７】
（第４の実施の形態）
図５は第４の実施の形態を示す回路図であり，図１と共通の要素には同一の符号が付されている。第４の実施の形態は，上記第１の実施の形態，第２の実施の形態，または第３の実施の形態において，各ＭＯＳトランジスタを酸化膜で完全に分離されたシリコン領域に形成したものであって，ＳＯＩ（ＳｉｌｌｉｃｏｎＯｎ Ｉｎｓｕｌａｔｏｒ）構造のトランジスタを用いて構成される。
【００９８】
図１におけるバルクＣＭＯＳでのウエル領域（サブストレート）は，ＳＯＩ構造ではボディ領域と呼ばれ，完全空乏型ＳＯＩでは，通常ボディはフローティング状態にして，３端子トランジスタとして表現される。また，部分空乏型ＳＯＩではボディはフローティング状態にして用いる場合と，バルクＣＭＯＳと同様にボディをソースまたは電源レベルと接続する場合がある。バルクＣＭＯＳと同様にボディをソースまたは電源レベルと接続する場合は図１，３に示した第１，または第３の実施の形態と同一に構成できる。図５はボディをフローティング状態にして用いる場合を示す。
【００９９】
また，本実施の形態では，図２のレベル変換回路１１ａをレベル変換回路１１ｃに置き換えて構成している。図６は，レベル変換回路１１ｃの構成を示す回路図であり，図２のレベル変換回路１１ａと共通の要素には同一の符号が付されている。
【０１００】
この図６に示したレベル変換回路１１ｃは，図２に示したレベル変換回路１１ａにおいて，各ＭＯＳトランジスタを酸化膜で完全に分離されたシリコン領域に形成したものであって，ＳＯＩ（Ｓｉｌｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のトランジスタを用いて構成される。図２におけるバルクＣＭＯＳでのウエル領域（サブストレート）は，ＳＯＩ構造ではボディ領域と呼ばれ，完全空乏型ＳＯＩでは，通常ボディはフローティング状態にして，３端子トランジスタとして表現される。また，部分空乏型ＳＯＩではボディはフローティング状態にして用いる場合と，バルクＣＭＯＳと同様にボディをソースまたは電源レベルと接続する場合がある。バルクＣＭＯＳと同様にボディをソースまたは電源レベルと接続する場合は図２に示したレベル変換回路１１ａ，または図４に示したレベル変換回路１１ｂと同一に構成できる。図６はボディはフローティング状態にして用いる場合を示す。
【０１０１】
（第４の実施の形態の動作）
回路動作は上記第１の実施の形態，および第２の実施の形態と同じである。
上記第１の実施の形態の説明において，バルクＣＭＯＳの各ＰＭＯＳトランジスタ，および各ＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧は高電圧レベルＶＤＤよりも大きく設定されていることを説明した。ＳＯＩ構造のウエハは表面のシリコン層の下に１００〜５００ｎｍ程度の厚さの酸化膜が埋め込み酸化膜として形成されて，各トランジスタの形成領域は互いに同程度の平面寸法の酸化膜で分離されている。したがって，バルクＣＭＯＳの各ＰＭＯＳトランジスタ，および各ＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧に相当する分離酸化膜の耐圧は少なくとも１０Ｖ以上の耐圧が確保されている。
【０１０２】
（第４の実施の形態の効果）
第４の実施の形態においてはＳＯＩ構造のＭＯＳトランジスタを用いたことによって，ボディ（サブストレート）をフローティング状態で使用でき，各ＭＯＳトランジスタのゲートとボディ（サブストレート）との電圧，ドレインと基板間の耐圧を考慮しなくてよい。また，ボディと基板の間の耐圧は先に説明したように，高電圧レベルＶＤＤに対し十分大きいので，最先端の微細プロセスにおいてもより信頼性が高い半導体集積回路を製造できる。
【０１０３】
また，素子領域を完全酸化膜分離としたので，各ＭＯＳトランジスタのソース，およびドレインの寄生容量が低減され，より高速な回路動作が期待できる。さらに本実施の形態に用いたＳＯＩ構造の素子分離により，基板ノイズの低減や接合リーク電流の低減などにも効果がある。
【０１０４】
（第５の実施の形態）
図７は第５の実施の形態を示す回路図であり，３ステート出力回路を構成する。
この出力回路は，図７に示したように，論理回路５０（本発明の第１の制御回路部の一例）と，第１のレベル変換回路１１（本発明の第１のレベル変換回路の一例）と，第２のレベル変換回路１２（本発明の第２のレベル変換回路の一例）と，プリバッファ回路３０（本発明の前置バッファ回路の一例）と，メインバッファ回路２０（本発明の第１のバッファ回路の一例）と，メインバッファ回路４０（本発明の第２のバッファ回路の一例）と，過電圧保護回路７０（本発明の過電圧保護回路の一例）を備えて構成されている。以下，順に説明する。
【０１０５】
（論理回路５０）
低電圧電源系の論理回路５０はデータ端子５１，イネーブル端子５２を有し，２入力ＮＡＮＤゲート５３，２入力ＮＯＲゲート５７，およびインバータ５４，５５，５６，５８，５９で構成されている。２入力ＮＡＮＤゲート５３はデータ端子５１，およびイネーブル端子５２を入力として，その出力信号はインバータ５４の入力，およびレベル変換回路１１の入力／ＩＮに供給され，インバータ５４の出力信号はインバータ５５の入力，およびレベル変換回路１１の入力ＩＮに供給される。２入力ＮＯＲゲート５３はデータ端子５１，およびイネーブル端子５２の信号の反転信号を入力として，その出力信号はインバータ５８の入力，およびレベル変換回路１２の入力ＩＮに供給され，インバータ５８の出力信号はインバータ５９の入力，およびレベル変換回路１２の入力／ＩＮに供給される。また，論理回路５０の出力はメインバッファ回路４０に供給されている。
【０１０６】
（レベル変換回路１１）
レベル変換回路１１は論理回路５０の出力を入力し，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の信号に変換して出力する。さらに，前記レベル変換回路１１ａの出力側にはプリバッファ回路３０を介してメインバッファ回路２０が接続されている。
【０１０７】
（レベル変換回路１２）
レベル変換回路１２は論理回路５０の出力を入力し，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の信号に変換して出力する。さらに，前記レベル変換回路１２の出力側にはメインバッファ回路２０が接続されている。
【０１０８】
（プリバッファ回路３０）
プリバッファ回路３０はＰＭＯＳ３１，ＮＭＯＳ３２にて構成され，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の信号をメインバッファ回路２０のＰＭＯＳ２１のゲートに供給する。
【０１０９】
（メインバッファ回路２０）
メインバッファ回路２０は，ＰＭＯＳ２１およびＮＭＯＳ２２で構成され，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の出力信号を過電圧保護回路７０に供給する。
【０１１０】
（メインバッファ回路４０）
メインバッファ回路４０は，ＰＭＯＳ４１およびＮＭＯＳ４２で構成され，インバータ５９の出力信号がメインバッファ回路４０のＮＭＯＳ４２のゲートに供給され，メインバッファ回路４０のＰＭＯＳ４１のゲートには，インバータ５５の出力信号が供給され，グランドレベル（０Ｖ）と低電圧（ＶＣＣ）の間の振幅の出力信号を過電圧保護回路７０の一方の端子に供給する。
【０１１１】
（過電圧保護回路７０）
過電圧保護回路７０の出力信号ＯＵＴは，出力パッド８０を介して集積回路の外部へ出力するようになっており，ゲートに低電圧レベルが共通に印加され，ドレインが互いに接続されたＰＭＯＳ７１，およびＮＭＯＳ７２によって構成されている。
【０１１２】
上記構成において，プリバッファ回路３０はインバータを形成し，ＰＭＯＳ３１のサブストレート（Ｎ型ウエル領域）は高電圧電源ＶＤＤに接続され，ＮＭＯＳ３２のサブストレートはグランドに接続される。同様にメインバッファ回路２０はインバータを形成し，ＰＭＯＳ２１のサブストレート（Ｎ型ウエル領域）は高電圧電源ＶＤＤに接続され，ＮＭＯＳ２２のサブストレートはグランドに接続される。また，メインバッファ回路４０はインバータを形成し，ＰＭＯＳ４１のサブストレート（Ｎ型ウエル領域）は低電圧電源ＶＣＣに接続され，ＮＭＯＳ４２のサブストレートはグランドに接続される。過電圧保護回路７０のＰＭＯＳ７１のサブストレート（Ｎ型ウエル領域）は高電圧電源ＶＤＤに接続され，ＮＭＯＳ７２のサブストレートはグランドに接続される。
【０１１３】
本実施の形態のレベル変換回路１１，１２は，図２に示した回路構成からなるレベル変換回路１１ａを採用するものとする。
【０１１４】
上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタのゲート酸化膜耐圧から制限される動作電圧は電圧ＶＣＣ以上であり，かつ電圧（ＶＤＤ−ＶＣＣ）以上であり，電圧ＶＤＤよりも小さい値となっている。以下の説明では，ＶＤＤ＞ＶＣＣ≧（ＶＤＤ−ＶＣＣ）の関係が成り立っているとして説明する。
また，上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧は高電圧レベルＶＤＤよりも大きく設定されている。
【０１１５】
（第５の実施の形態の動作）
イネーブル端子５２にグランドレベル（０Ｖ）が入力されると，レベル変換回路１１の出力ＯＵＴは低電圧レベル（ＶＣＣ）になり，プリバッファ回路３０の出力ノードＮ１は高電圧レベル（ＶＤＤ）になり，メインバッファ回路２０のＰＭＯＳ２１はオフする。また，レベル変換回路１２の出力ＯＵＴは低電圧レベル（ＶＣＣ）になり，メインバッファ回路２０のＮＭＯＳ２２はオフする。メインバッファ回路４０のＰＭＯＳ４１のゲートは低電圧レベル（ＶＣＣ）になるので，ＰＭＯＳ４１はオフし，メインバッファ回路４０のＮＭＯＳ４２のゲートはグランドレベル（０Ｖ）になるので，ＮＭＯＳ４２はオフし，出力信号ＯＵＴはハイインピーダンス状態になる。このとき，出力信号ＯＵＴに高電圧レベルが印加されると，過電圧保護回路７０のＰＭＯＳ７１はオンして，ノードＮ５は高電圧レベル（ＶＤＤ）になり，ノードＮ６はＮＭＯＳ７２のしきい値電圧をＶｔｎとして（ＶＣＣ−Ｖｔｎ）になる。また，出力信号ＯＵＴにグランドレベル（０Ｖ）が印加されると，過電圧保護回路７０のＮＭＯＳ７２はオンして，ノードＮ６はグランドレベル（０Ｖ）になり，ノードＮ５はＰＭＯＳ７１のしきい値電圧をＶｔｐとして（ＶＣＣ＋Ｖｔｐ）になる。
【０１１６】
また，イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，かつデータ端子５１に低電圧レベル（ＶＣＣ）が印加されると，２入力ＮＡＮＤゲート５３の出力ノードＮ１１はグランドレベル（０Ｖ）になり，その信号を入力とするインバータ５４は出力ノードＮ１２に低電圧レベル（ＶＣＣ）を供給する。レベル変換回路１１の入力ＩＮ，および／ＩＮはそれぞれノードＮ１２，およびノードＮ１１に接続され，レベル変換回路１１の出力ＯＵＴには高電圧レベル（ＶＤＤ）が供給され，プリバッファ回路３０の出力ノードＮ１は低電圧レベル（ＶＣＣ）になる。２入力ＮＯＲゲート５７の出力ノードＮ１３はグランドレベル（０Ｖ）になり，その信号を入力とするインバータ５８は出力ノードＮ１４に低電圧レベル（ＶＣＣ）を供給する。メインバッファ回路２０のＰＭＯＳ２１はオンし，ＮＭＯＳ２２はオフする。ノードＮ１２を入力とするインバータ５５の出力ノードＮ３はグランドレベル（０Ｖ）になり，ノードＮ１４を入力とするインバータ５９の出力ノードＮ４はグランドレベル（０Ｖ）になり，メインバッファ回路４０のＰＭＯＳ４１はオンし，ＮＭＯＳ４２はオフする。過電圧保護回路７０のＰＭＯＳ７１はオンして，ＮＭＯＳ７２はオフしていく。したがって，出力信号ＯＵＴは高電圧レベル（ＶＤＤ）になる。
【０１１７】
一方，イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，かつデータ端子５１にグランドレベル（０Ｖ）が印加されると，２入力ＮＡＮＤゲート５３の出力ノードＮ１１は低電圧レベル（ＶＣＣ）になり，その信号を入力とするインバータ５４は出力ノードＮ１２にグランドレベル（０Ｖ）を供給する。レベル変換回路１１の入力ＩＮ，および／ＩＮはそれぞれノードＮ１２，およびノードＮ１１に接続され，レベル変換回路１１の出力ＯＵＴには低電圧レベル（ＶＣＣ）が供給され，プリバッファ回路３０の出力ノードＮ１は高電圧レベル（ＶＤＤ）になる。２入力ＮＯＲゲート５７の出力ノードＮ１３は低電圧レベル（ＶＣＣ）になり，その信号を入力とするインバータ５８は出力ノードＮ１４にグランドレベル（０Ｖ）を供給する。メインバッファ回路２０のＰＭＯＳ２１はオフし，ＮＭＯＳ２２はオンする。ノードＮ１２を入力とするインバータ５５の出力ノードＮ３は低電圧レベル（ＶＣＣ）になり，ノードＮ１４を入力とするインバータ５９の出力ノードＮ４は低電圧レベル（ＶＣＣ）になり，メインバッファ回路４０のＰＭＯＳ４１はオフし，ＮＭＯＳ４２はオンする。過電圧保護回路７０のＮＭＯＳ７２はオンして，ＰＭＯＳ７１はオフしていく。したがって，出力信号ＯＵＴはグランドレベル（０Ｖ）になる。
【０１１８】
したがって，制御信号に応じてグランドレベル（０Ｖ）と低電圧レベル（ＶＣＣ）の間の振幅の信号をグランドレベル（０Ｖ）と高電圧レベル（ＶＤＤ）の間の振幅の信号に変換し，またハイインピーダンス状態を出力する３ステート出力回路として機能する。
【０１１９】
メインバッファ回路４０のＰＭＯＳ４１は出力信号ＯＵＴがグランドレベル（０Ｖ）から高電圧レベル（ＶＤＤ）に変化するとき，過電圧保護回路７０のＮＭＯＳ７２を介して出力信号ＯＵＴの立ち上がりを加速するように働き，また，メインバッファ回路２０のＮＭＯＳ２２は出力信号ＯＵＴが高電圧レベル（ＶＤＤ）からグランドレベル（０Ｖ）に変化するとき，過電圧保護回路７０のＰＭＯＳ７１を介して出力信号ＯＵＴの立ち下がりを加速するように働く。
【０１２０】
このような動作において，各ＭＯＳトランジスタのゲートとソースまたはドレインとの間に低電圧レベルＶＣＣ以上の電圧が印加されることはない。また，ゲートとサブストレートの間においても，上記ＮＭＯＳ２２，３２を除いて，低電圧レベルＶＣＣ以上の電圧が印加されることはない。ＭＯＳトランジスタがオンしてチャネルが形成されているときは，チャネルはソースと同電位になっているのでソース−サブストレート間電圧（ＶＣＣ）によらずゲート酸化膜にはゲート−ソース間電圧しかかからない。一方，ＭＯＳトランジスタがオフしてチャネルが形成されていないときには，ゲート−ソース間電圧Ｖｇｓとソース−サブストレート間電圧Ｖｓｂの和，Ｖｇｓ＋Ｖｓｂの電圧がゲート酸化膜とゲート下の空乏層に分圧される。Ｖｓｂが増えると空乏層が広がり，ゲート酸化膜にかかる電圧はそれほど増加しない。以上の理由からＶｓｂをかけてもゲート酸化膜にかかる最大電圧は従来と変わらずゲート酸化膜の信頼性は損なわれない。
【０１２１】
（第５の実施の形態の効果）
以上のように，第５の実施の形態によれば，上記第１の実施の形態と同様な効果を有する３ステート出力回路を実現できる。また，メインバッファ回路２０，および４０の各ゲートは各々，異なる信号によって駆動されるので，そのタイミングを調整することにより，貫通電流をより少なくするように設定できるので，より低消費電力な出力回路を実現できる。
【０１２２】
さらに，出力がハイインピーダンス状態のとき，出力に高電圧レベル，またはグランドレベルの電位を印加すると，過電圧保護回路７０によってクランプされた電圧がノードＮ６に現れるので，ノードＮ６に低電圧電源で動作する入力回路を付加して入出力共用回路を構成することもできる。
【０１２３】
（第６の実施の形態）
第６の実施の形態は上記第５の実施の形態において，メインバッファ回路２０のＰＭＯＳ２１のオン抵抗は過電圧保護回路７０のＰＭＯＳ７１のオン抵抗よりも大きく設定し，同様にメインバッファ回路４０のＮＭＯＳ４２のオン抵抗は過電圧保護回路７０のＮＭＯＳ７２のオン抵抗よりも大きく設定した回路である。上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタのソース−ドレイン間耐圧から制限される動作電圧は，前記各ＭＯＳトランジスタのしきい値電圧の絶対値の最大値をＶｔｈとして，電圧（ＶＣＣ＋Ｖｔｈ）よりも十分大きく，かつ電圧（ＶＤＤ−ＶＣＣ＋Ｖｔｈ）よりも十分大きく，電圧ＶＤＤよりも小さい値となっている。
【０１２４】
イネーブル端子５２にグランドレベル（０Ｖ）が入力されると，レベル変換回路１１の出力ＯＵＴは低電圧レベル（ＶＣＣ）になり，プリバッファ回路３０の出力ノードＮ１は高電圧レベル（ＶＤＤ）になり，メインバッファ回路２０のＰＭＯＳ２１はオフする。また，レベル変換回路１２の出力ＯＵＴは低電圧レベル（ＶＣＣ）になり，メインバッファ回路２０のＮＭＯＳ２２はオフする。メインバッファ回路４０のＰＭＯＳ４１のゲートは低電圧レベル（ＶＣＣ）になるので，ＰＭＯＳ４１はオフし，メインバッファ回路４０のＮＭＯＳ４２のゲートはグランドレベル（０Ｖ）になるので，ＮＭＯＳ４２はオフし，出力信号ＯＵＴはハイインピーダンス状態になる。
【０１２５】
また，イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，かつデータ端子５１に低電圧レベル（ＶＣＣ）が印加されると，２入力ＮＡＮＤゲート５３の出力ノードＮ１１はグランドレベル（０Ｖ）になり，その信号を入力とするインバータ５４は出力ノードＮ１２に低電圧レベル（ＶＣＣ）を供給する。レベル変換回路１１の入力ＩＮ，および／ＩＮはそれぞれノードＮ１２，およびＮ１１に接続され，レベル変換回路１１の出力ＯＵＴには高電圧レベル（ＶＤＤ）が供給され，プリバッファ回路３０の出力ノードＮ１は低電圧レベル（ＶＣＣ）になる。２入力ＮＯＲゲート５７の出力ノードＮ１３はグランドレベル（０Ｖ）になり，その信号を入力とするインバータ５８は出力ノードＮ１４に低電圧レベル（ＶＣＣ）を供給する。メインバッファ回路２０のＰＭＯＳ２１はオンし，ＮＭＯＳ２２はオフする。ノードＮ１２を入力とするインバータ５５の出力ノードＮ３はグランドレベル（０Ｖ）になり，ノードＮ１４を入力とするインバータ５９の出力ノードＮ４はグランドレベル（０Ｖ）になり，メインバッファ回路４０のＰＭＯＳ４１はオンし，ＮＭＯＳ４２はオフする。過電圧保護回路７０のＰＭＯＳ７１のソース電位が上がることによりＰＭＯＳ７１がオンし，過電圧保護回路７０のＮＭＯＳ７２は，出力信号ＯＵＴの電位が低電圧レベル（ＶＣＣ）より十分低い間はまだオンしており，出力信号ＯＵＴの電位はグランドレベル（０Ｖ）から立ち上がっていく。
【０１２６】
このとき，メインバッファ回路２０のＰＭＯＳ２１のオン抵抗は過電圧保護回路７０のＰＭＯＳ７１のオン抵抗よりも大きく設定したのでＰＭＯＳ７１のゲート−ソース間電圧はしきい値電圧Ｖｔｈを少し超える程度であり，メインバッファ回路４０のＰＭＯＳ４１からの電流で出力信号ＯＵＴがしきい値電圧Ｖｔｈを少し超える程度のタイミングでメインバッファ回路２０のＰＭＯＳ２１をオンするように設定すると過電圧保護回路７０のＰＭＯＳ７１のソース−ドレイン間電圧は過渡的であっても低電圧レベル（ＶＣＣ）程度に抑えることができる。このようにして，出力信号ＯＵＴは高電圧レベル（ＶＤＤ）になる。
【０１２７】
一方，イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，かつデータ端子５１にグランドレベル（０Ｖ）が印加されると，２入力ＮＡＮＤゲート５３の出力ノードＮ１１は低電圧レベル（ＶＣＣ）になり，その信号を入力とするインバータ５４は出力ノードＮ１２にグランドレベル（０Ｖ）を供給する。レベル変換回路１１の入力ＩＮ，および／ＩＮはそれぞれノードＮ１２，およびノードＮ１１に接続され，レベル変換回路１１の出力ＯＵＴには低電圧レベル，（ＶＣＣ）が供給され，プリバッファ回路３０の出力ノードＮ１は高電圧レベル（ＶＤＤ）になる。２入力ＮＯＲゲート５７の出力ノードＮ１３は低電圧レベル（ＶＣＣ）になり，その信号を入力とするインバータ５８は出力ノードＮ１４にグランドレベル（０Ｖ）を供給する。メインバッファ回路２０のＰＭＯＳ２１はオフし，ＮＭＯＳ２２はオンする。ノードＮ１２を入力とするインバータ５５の出力ノードＮ３は低電圧レベル（ＶＣＣ）になり，ノードＮ１４を入力とするインバータ５９の出力ノードＮ４は低電圧レベル（ＶＣＣ）になり，メインバッファ回路４０のＰＭＯＳ４１はオフし，ＮＭＯＳ４２はオンする。過電圧保護回路７０のＮＭＯＳ７２のソース電位が下がることによりＮＭＯＳ７２がオンし，過電圧保護回路７０のＰＭＯＳ７１は，出力信号ＯＵＴの電位が低電圧レベル（ＶＣＣ）より十分高い間はまだオンしており，出力信号ＯＵＴの電位は高電圧レベル（ＶＤＤ）から立ち下がっていく。
【０１２８】
このとき，メインバッファ回路４０のＮＭＯＳ４２のオン抵抗は過電圧保護回路７０のＮＭＯＳ７２のオン抵抗よりも大きく設定したのでＮＭＯＳ７２のゲート−ソース間電圧はしきい値電圧Ｖｔｈを少し超える程度であり，メインバッファ回路２０のＮＭＯＳ２２からの電流で出力信号ＯＵＴが高電圧レベル（ＶＤＤ）からしきい値電圧Ｖｔｈを少し超える程度下がるタイミングでメインバッファ回路４０のＮＭＯＳ４２をオンするように設定すると過電圧保護回路７０のＮＭＯＳ７２のソース−ドレイン間電圧は過渡的であっても低電圧レベルを超えない（ＶＤＤ−ＶＣＣ）程度に抑えることができる。このようにして，出力信号ＯＵＴはグランドレベル（０Ｖ）になる。
【０１２９】
上記のように，過電圧保護回路７０のＰＭＯＳ７１，およびＮＭＯＳ７２のソース−ドレイン間には，過渡状態であっても低電圧レベル（ＶＣＣ）程度の電圧が印加されるように構成した。
【０１３０】
（第６の実施の形態の効果）
以上のように，第６の実施の形態によれば，第２の実施の形態と同様な効果を有する３ステート出力回路を構成できる。また，メインバッファ回路２０，および４０の各ゲートは各々，異なる信号によって駆動されるので，そのタイミングを調整することにより，貫通電流をより少なくするように設定できるので，より低消費電力な出力回路を実現できる。
【０１３１】
（第７の実施の形態）
図８は第７の実施の形態を示す回路図であり，図３と共通の要素には同一の符号が付されている。第７の実施の形態は，上記第５の実施の形態，または第６の実施の形態において，プリバッファ回路３０のＮＭＯＳ３２，メインバッファ２０のＮＭＯＳ２２のサブストレートの接続構成をグランドから前記各ＮＭＯＳのソースに換え，また，過電圧保護回路７０のＰＭＯＳ７１のサブストレートの接続構成を高電圧電源ＶＤＤからそのソース（ノードＮ５）に接続を換え，過電圧保護回路７０のＮＭＯＳ７２のサブストレートの接続構成をグランドからそのソース（ノードＮ６）に接続を換えた構成にしたものである。上記ＮＭＯＳ３２，ＮＭＯＳ２２，およびＮＭＯＳ７２は，Ｐ型基板上に形成されたディープＮウエル領域に形成されたＰウエル領域に形成され，電気的に基板と分離されたＮＭＯＳトランジスタとする。
【０１３２】
本実施の形態のレベル変換回路１１，１２は，図４に示した回路構成からなるレベル変換回路１１ｂを採用するものとする。
【０１３３】
（第７の実施の形態の動作）
回路動作は上記第５の実施の形態，および第６の実施の形態と同じである。
上記第１，または第５の実施の形態において，ゲート−サブストレートの電圧が高電圧レベルＶＤＤであっても，ゲート酸化膜にかかる電圧は低電圧レベルＶＣＣ程度であることを説明した。
【０１３４】
（第７の実施の形態の効果）
第７の実施の形態においては第３の実施の形態と同様な効果を有する３ステート出力回路を構成できる。また，メインバッファ回路２０，および４０の各ゲートは各々，異なる信号によって駆動されるので，そのタイミングを調整することにより，貫通電流をより少なくするように設定できるので，より低消費電力な出力回路を実現できる。
【０１３５】
（第８の実施の形態）
図９は第８の実施の形態を示す回路図であり，図７と共通の要素には同一の符号が付されている。第８の実施の形態は，上記第５の実施の形態，第６の実施の形態，または第７の実施の形態において，各ＭＯＳトランジスタを酸化膜で完全に分離されたシリコン領域に形成したものであって，ＳＯＩ構造（Ｓｉｌｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）のトランジスタを用いて構成される。
【０１３６】
本実施の形態のレベル変換回路１１，１２は，図６に示した回路構成からなるレベル変換回路１１ｃを採用するものとする。
【０１３７】
図１，または図７におけるバルクＣＭＯＳでのウエル領域（サブストレート）は，ＳＯＩ構造ではボディ領域と呼ばれ，完全空乏型ＳＯＩでは，通常ボディはフローティング状態にして，３端子トランジスタとして表現される。また，部分空乏型ＳＯＩではボディはフローティング状態にして用いる場合と，バルクＣＭＯＳと同様にボディをソースまたは電源レベルと接続する場合がある。バルクＣＭＯＳと同様にボディをソースまたは電源レベルと接続する場合は図８に示した第７の実施の形態と同一に構成できる。図９はボディをフローティング状態にして用いる場合を示す。
【０１３８】
（第８の実施の形態の動作）
回路動作は上記第５の実施の形態，および第６の実施の形態と同じである。
上記第１，または第５の実施の形態の説明において，バルクＣＭＯＳの各ＰＭＯＳトランジスタ，および各ＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧は高電圧レベル（ＶＤＤ）よりも大きく設定されていることを説明した。ＳＯＩ構造のウエハは表面のシリコン層の下に１００〜５００ｎｍ程度の厚さの酸化膜が埋め込み酸化膜として形成されて，各トランジスタの形成領域は互いに同程度の平面寸法の酸化膜で分離されている。したがって，バルクＣＭＯＳの各ＰＭＯＳトランジスタ，および各ＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧に相当する分離酸化膜の耐圧は少なくとも１０Ｖ以上の耐圧が確保されている。
【０１３９】
（第８の実施の形態の効果）
第８の実施の形態においては第４の実施の形態と同様な効果を有する３ステート出力回路を構成できる。また，メインバッファ回路２０，および４０の各ゲートは各々，異なる信号によって駆動されるので，そのタイミングを調整することにより，貫通電流をより少なくするように設定できるので，より低消費電力な出力回路を実現できる。
【０１４０】
（第９の実施の形態）
図１０〜図１２は第９の実施の形態を示す回路図であり，図９と共通の要素には同一の符号が付されている。
第９の実施の形態は，上記第８の実施の形態において，メインバッファ回路２０，および４０の各トランジスタのオン，およびオフのタイミングを調整するために遅延調整回路を付加した構成とした。図１２に示す第９の実施の形態は図９に対して，制御回路５０のインバータ５９の出力とメインバッファ回路４０のＮＭＯＳトランジスタ４２のゲートとの間に遅延調整回路（ＤＬＹ１）１１０を挿入し，制御回路５０のインバータ５５の出力とメインバッファ回路４０のＰＭＯＳトランジスタ４１のゲートとの間に遅延調整回路（ＤＬＹ１）１１１を挿入し，プリバッファ回路３０の出力とメインバッファ回路２０のＰＭＯＳトランジスタ２１のゲートとの間に遅延調整回路（ＤＬＹ２）１２１を挿入し，レベル変換器１２の出力ＯＵＴとメインバッファ回路２０のＮＭＯＳトランジスタ２２のゲートとの間に遅延調整回路（ＤＬＹ２）１２０を挿入した。
【０１４１】
遅延調整回路ＤＬＹ１の構成を図１０に示す。
入力ＩＮはインバータ８１と２入力ＮＯＲ回路８５の第１の入力に接続される。インバータ８１の出力は２入力ＮＯＲ回路８２の第１の入力に接続される。２入力ＮＯＲ回路８２の出力はインバータ８３の入力および２入力ＮＯＲ回路８５の第２の入力に接続される。２入力ＮＯＲ回路８５の出力はインバータ８６，８７，およびＮＭＯＳトランジスタ８８，８９にて構成される遅延回路に入力され，その遅延回路の出力は２入力ＮＯＲ回路８２の第２の入力に接続される。インバータ８３の出力はインバータ８４の入力に接続され，インバータ８４の出力は出力ＯＵＴに接続される。上記各インバータ，および２入力ＮＯＲ回路は低電圧レベル（ＶＣＣ）とグランドレベルの電源電圧によって動作する。ＮＭＯＳトランジスタ８８，８９の各ソース，ドレインはグランドレベルに接続される。ＮＭＯＳトランジスタ８８はインバータ８６の負荷容量として，ＮＭＯＳトランジスタ８９はインバータ８９の負荷容量として付加され遅延時間を増加させる。
【０１４２】
遅延調整回路ＤＬＹ２の構成を図１１に示す。
入力ＩＮは高電圧レベル（ＶＤＤ）と低電圧レベル（ＶＣＣ）との間の振幅を有する信号であって，インバータ２００と２入力ＮＡＮＤ回路２４０の第１の入力に接続される。インバータ２００の出力は２入力ＮＡＮＤ回路２１０の第１の入力に接続される。２入力ＮＡＮＤ回路２１０の出力はインバータ２２０の入力および２入力ＮＡＮＤ回路２４０の第２の入力に接続される。２入力ＮＯＲ回路２４０の出力はインバータ２５０，２６０，およびＮＭＯＳトランジスタ２７０，２８０にて構成される遅延回路に入力され，その遅延回路の出力は２入力ＮＡＮＤ回路２１０の第２の入力に接続される。インバータ２２０の出力はインバータ２３０の入力に接続され，インバータ２３０の出力は出力ＯＵＴに接続される。上記各インバータ，および２入力ＮＡＮＤ回路は高電圧レベル（ＶＤＤ）と低電圧レベル（ＶＣＣ）の電源電圧によって動作する。ＮＭＯＳトランジスタ２７０，２８０の各ソース，ドレインは低電圧レベル（ＶＣＣ）に接続される。ＮＭＯＳトランジスタ２７０はインバータ２５０の負荷容量として，ＮＭＯＳトランジスタ２８０はインバータ２６０の負荷容量として付加され遅延時間を増加させる。
【０１４３】
（第９の実施の形態の動作）
図１０の遅延調整回路ＤＬＹ１の回路動作について説明する。まず，入力ＩＮがグランドレベルのとき，インバータ８１により２入力ＮＯＲ回路８２の出力はグランドレベルになる。２入力ＮＯＲ回路８５の出力は入力が共にグランドレベルであるので低電圧レベル（ＶＣＣ）になる。したがって，インバータ８６，８７を介して２入力ＮＯＲ回路８２の入力は共に低電圧レベル（ＶＣＣ）になり，入力ＩＮの信号がラッチされる。出力ＯＵＴはインバータ８３，８４を介してグランドレベルになる。
【０１４４】
次に，入力ＩＮがグランドレベルから低電圧レベル（ＶＣＣ）になると，２入力ＮＯＲ回路８５の出力がグランドレベルになるとともにインバータ８１の出力がグランドレベルになる。２入力ＮＯＲ回路８２はインバータ８６，８７を介して遅延された信号が入力されてから出力に低電圧レベル（ＶＣＣ）を出力する。インバータ８３，８４を経由して出力ＯＵＴは低電圧レベル（ＶＣＣ）になる。
【０１４５】
次に，入力ＩＮが低電圧レベル（ＶＣＣ）からグランドレベルになると，インバータ８１の出力が低電圧レベル（ＶＣＣ）になり，２入力ＮＯＲ回路８２はグランドレベルになる。インバータ８３，８４を経由して出力ＯＵＴはグランドレベルになる。２入力ＮＯＲ回路８５は２入力ＮＯＲ回路８２の出力を受けて低電圧レベル（ＶＣＣ）になる。したがって，立ち下がり遅延時間が速く，立ち上がり遅延時間が遅い遅延調整回路として動作する。
【０１４６】
図１１の遅延調整回路ＤＬＹ２の回路動作について説明する。
まず，入力ＩＮが低電圧レベル（ＶＣＣ）のとき，インバータ２００の出力は高電圧レベル（ＶＤＤ）になり，２入力ＮＡＮＤ回路２４０の出力は高電圧レベル（ＶＤＤ）になる。インバータ２５０，２６０を介して２入力ＮＡＮＤ回路２１０の入力は共に高電圧レベル（ＶＤＤ）になり，２入力ＮＡＮＤ回路２１０の出力は入力が共に高電圧レベル（ＶＤＤ）であるので低電圧レベル（ＶＣＣ）になる。したがって，２入力ＮＡＮＤ回路２４０の入力は共に低電圧レベル（ＶＣＣ）になって，入力ＩＮの信号がラッチされる。出力ＯＵＴはインバータ２２０，２３０を介して低電圧レベル（ＶＣＣ）になる。
【０１４７】
次に，入力ＩＮが低電圧レベル（ＶＣＣ）から高電圧レベル（ＶＤＤ）になると，インバータ２００の出力が低電圧レベル（ＶＣＣ）になり，２入力ＮＡＮＤ回路２１０の出力は高電圧レベル（ＶＤＤ）になる。インバータ２２０，２３０を経由して出力ＯＵＴは高電圧レベル（ＶＤＤ）になる。２入力ＮＡＮＤ回路２４０は２入力ＮＡＮＤ回路２１０の出力を受けて低電圧レベル（ＶＣＣ）になる。
【０１４８】
次に，入力ＩＮが高電圧レベル（ＶＤＤ）から低電圧レベル（ＶＣＣ）になると，２入力ＮＡＮＤ回路２４０の出力が高電圧レベル（ＶＤＤ）になるとともにインバータ８１の出力が高電圧レベル（ＶＤＤ）になる。２入力ＮＡＮＤ回路２１０はインバータ２５０，２６０を介して遅延された信号が入力されてから出力に低電圧レベル（ＶＣＣ）を出力する。インバータ２２０，２３０を経由して出力ＯＵＴは低電圧レベル（ＶＣＣ）になる。したがって，立ち下がり遅延時間が遅く，立ち上がり遅延時間が速い遅延調整回路として動作する。
【０１４９】
次に，図１２の出力回路の回路動作について説明する。図９に示した回路と動作はほぼ同じであり，遅延調整回路を付加したことによる違いについて説明する。
【０１５０】
入力データ端子５１がグランドレベル，イネーブル端子５２が低電圧レベルであるとき，ノードＮ１，Ｎ２，Ｎ３，Ｎ４はそれぞれ高電圧レベル（ＶＤＤ），高電圧レベル（ＶＤＤ），低電圧レベル（ＶＣＣ），低電圧レベル（ＶＣＣ）になる。次に入力データ端子５１がグランドレベルから低電圧レベル（ＶＣＣ）になると，遅延調整回路ＤＬＹ１の立ち下がり遅延時間は速く設定してあるので，遅延調整回路１１０の出力であるノードＮ４，および遅延調整回路１１１の出力であるノードＮ３がグランドレベルになる。その後，遅延調整回路ＤＬＹ２の立ち下がり遅延時間は遅く設定してあるので，遅延調整回路１２０の出力であるノードＮ２，および遅延調整回路１２１の出力であるノードＮ１が低電圧レベル（ＶＣＣ）になる。したがって，メインバッファ回路４０のＮＭＯＳトランジスタ４２がオフし，メインバッファ回路４０のＰＭＯＳトランジスタ４１がオンした後，メインバッファ回路２０のＮＭＯＳトランジスタ２２がオフしメインバッファ回路２０のＰＭＯＳトランジスタ２１がオンして出力ＯＵＴは高電圧レベル（ＶＤＤ）になる。
【０１５１】
次に入力データ端子５１が低電圧レベル（ＶＣＣ）からグランドレベルになると，遅延調整回路ＤＬＹ２の立ち上がり遅延時間は速く設定してあるので，遅延調整回路１２０の出力であるノードＮ２，および遅延調整回路１２１の出力であるノードＮ１がまず高電圧レベル（ＶＤＤ）になる。その後，遅延調整回路ＤＬＹ１の立ち上がり遅延時間は遅く設定してあるので，遅延調整回路１１０の出力であるノードＮ４，および遅延調整回路１１１の出力であるノードＮ３が低電圧レベル（ＶＣＣ）になる。したがって，メインバッファ回路２０のＰＭＯＳトランジスタ２１がオフしメインバッファ回路２０のＮＭＯＳトランジスタ２２がオンしてした後，メインバッファ回路４０のＰＭＯＳトランジスタ４２がオフし，メインバッファ回路４０のＮＭＯＳトランジスタ４１がオンして出力ＯＵＴはグランドレベルになる。
【０１５２】
第９の実施の形態によれば出力段のトランジスタのオン，およびオフのタイミングを調整したので，トランジスタ２１，７１，７２，４２を経由して流れる貫通電流をより少なくでき，より低消費電力な出力回路を実現できる。
【０１５３】
以上，添付図面を参照しながら本発明にかかる半導体集積回路の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１５４】
例えば，上記実施の形態においては，ＣＭＯＳインバータ回路によりメインバッファ回路２０，４０が各々構成されているが，本発明はこれに限定されない。例えば，図１のメインバッファ回路２０を高電圧電源と低電圧電源間にて動作する２入力ＮＡＮＤ回路２０に，メインバッファ回路４０を低電圧電源とグランド間にて動作する２入力ＮＡＮＤ回路４０に置換えて，出力レベルを固定する信号（以下，固定信号という。），およびそのレベル変換した信号をそれぞれ２入力ＮＡＮＤ回路２０，４０に入力するように構成することが可能である。固定信号をグランドレベルにするとノードＮ５は高電圧レベルになり，ノードＮ６は低電圧レベルになり出力ＯＵＴは高電圧レベルに設定することができ，テスト時の出力レベルの設定が容易になる。なお，固定信号が低電圧レベルのときは第１の実施の形態と同様である。すなわち，メインバッファ回路２０は，高電圧レベル（ＶＤＤ）と低電圧レベル（ＶＣＣ）との間の振幅を有する信号を出力する論理回路であって，メインバッファ回路４０は，低電圧レベル（ＶＣＣ）とグランドレベルの振幅を有する信号を出力する論理回路であって，過電圧保護回路７０にそれぞれ出力信号を供給するように構成してもよい。
【０１５５】
また，プリバッファ回路３０，および制御回路５０のインバータ５５，５９はメインバッファ回路２０，または４０を駆動するための回路であって，省略しても追加してもよい。
【０１５６】
第５〜第９の実施の形態ではＣＭＯＳ回路５０の出力信号をレベル変換回路１１，１２に入力する構成について説明したが，データ信号，およびイネーブル信号をそれぞれレベル変換した後に制御信号を生成するプリバッファ回路を構成してメインバッファ回路２０を駆動するようにしても動作が損なわれることはない。
【０１５７】
また，ＭＯＳトランジスタに接続される低電圧電源を個別に異なる低電圧電源，またはバイアス回路に接続することによりトランジスタのオン抵抗を調節することができ，ゲート幅，またはゲート長の設定に自由度を持たせることも可能となる。
【０１５８】
以上，３Ｖと１．８Ｖの２電源を前提に説明したが，０．１μｍ世代のデバイスでは，ゲート酸化膜耐圧が１．３Ｖ程度になることが予想され，高電圧が１．８Ｖ，低電圧が１．０Ｖというような組み合わせで本発明を適用することも可能である。
【０１５９】
【発明の効果】
以上説明したように，本発明によれば，上記各トランジスタのゲート酸化膜には静的に低電圧レベルを超える電位が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。さらに，従来技術（図１３〜図１５）の出力段の構成に対して，第１のバッファ回路の第１のＮチャネル型ＭＯＳトランジスタ，および第２のバッファ回路の第２のＰチャネル型ＭＯＳトランジスタを付加したので，より高速に動作することが可能になり，さらに，出力信号ＯＵＴの変化時にかかる過電圧保護回路の第３のＰチャネル型ＭＯＳトランジスタ，および第３のＮチャネル型ＭＯＳトランジスタのソース−ドレイン間電圧を小さくできる。
【０１６０】
さらに，本明細書で説明したさまざまな応用例を適用することにより，さらなる優れた効果を得ることが可能である。
【図面の簡単な説明】
【図１】第１，第２の実施の形態にかかる出力回路の説明図である。
【図２】図１の出力回路に用いられるレベル変換回路の説明図である。
【図３】第３の実施の形態にかかる出力回路の説明図である。
【図４】図３の出力回路に用いられるレベル変換回路の説明図である。
【図５】第４の実施の形態にかかる出力回路の説明図である。
【図６】図５の出力回路に用いられるレベル変換回路の説明図である。
【図７】第５，第６の実施の形態にかかる出力回路の説明図である。
【図８】第７の実施の形態にかかる出力回路の説明図である。
【図９】第８の実施の形態にかかる出力回路の説明図である。
【図１０】遅延調整回路ＤＬＹ１の構成を示す説明図である。
【図１１】遅延調整回路ＤＬＹ２の構成を示す説明図である。
【図１２】第９の実施の形態にかかる出力回路の説明図である。
【図１３】第１の従来技術にかかるレベル変換回路の説明図である。
【図１４】第２の従来技術にかかるレベル変換回路の説明図である。
【図１５】図１４のレベル変換回路を用いた従来の出力回路の説明図である。
【符号の説明】
１１（１１ａ，１１ｂ，１１ｃ） レベル変換回路（第１のレベル変換回路）
１２（１１ａ，１１ｂ，１１ｃ） レベル変換回路（第２のレベル変換回路）
２０ メインバッファ回路（第１のバッファ回路）
２１ ＰＭＯＳ（第１のＰチャネル型ＭＯＳトランジスタ）
２２ ＮＭＯＳ（第１のＮチャネル型ＭＯＳトランジスタ）
３０ プリバッファ回路（前置バッファ回路）
３１ ＰＭＯＳ
３２ ＮＭＯＳ
４０ メインバッファ回路（第２のバッファ回路）
４１ ＰＭＯＳ（第２のＰチャネル型ＭＯＳトランジスタ）
４２ ＮＭＯＳ（第２のＮチャネル型ＭＯＳトランジスタ）
５０ 論理回路（制御回路部）
５１ データ端子
５３，５４，５５ インバータ
７０ 過電圧保護回路
７１ ＰＭＯＳ（第３のＰチャネル型ＭＯＳトランジスタ）
７２ ＮＭＯＳ（第３のＮチャネル型ＭＯＳトランジスタ）
Claims (14)
- 半導体集積回路であって：
低電圧が印加される低電圧電源とグランド電圧との間の振幅を有する入力信号が印加され，低電圧電源により動作し，前記入力信号によって生成される第１の制御信号とその反転信号から成る第１の制御信号対と，第１の制御信号から生成される第２の制御信号とを出力する第１の制御回路部と；
前記第１の制御信号対が印加され，前記低電圧よりも高い高電圧と前記低電圧との間の振幅を有する第１の信号を出力するレベル変換回路と；
前記第１の信号がゲートに印加され，前記高電圧電源と第１の出力ノードとの間に接続された第１のＰチャネル型ＭＯＳトランジスタと，前記第１の信号がゲートに印加され，前記第１の出力ノードと前記低電圧電源との間に接続された第１のＮチャネル型ＭＯＳトランジスタとを備え，前記第１の出力ノードに前記高電圧と前記低電圧との間の振幅を有する第２の信号を出力する第１のバッファ回路と；
前記第２の制御信号がゲートに印加され，前記低電圧電源と第２の出力ノードとの間に接続された第２のＰチャネル型ＭＯＳトランジスタと，前記第２の制御信号がゲートに印加され，前記第２の出力ノードとグランドとの間に接続された第２のＮチャネル型ＭＯＳトランジスタとを備え，前記第２の出力ノードに前記低電圧と前記グランド電圧との間の振幅を有する第３の信号を出力する第２のバッファ回路と；
前記第２の信号がソースに印加され，第３の出力ノードにドレインが接続された第３のＰチャネル型ＭＯＳトランジスタと，前記第３の信号がソースに印加され，前記第３の出力ノードにドレインが接続された第３のＮチャネル型ＭＯＳトランジスタとを備え，前記第３のＰチャネル型ＭＯＳトランジスタ，および前記第３のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通に印加され前記第３の出力ノードより前記高電圧とグランド電圧の振幅を有する信号を外部に出力する過電圧保護回路と；
を備え，
前記第１のバッファ回路における前記第１のＰチャネル型ＭＯＳトランジスタのオン抵抗は前記過電圧保護回路における前記第３のＰチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定し，
前記第２のバッファ回路における前記第２のＮチャネル型ＭＯＳトランジスタのオン抵抗は前記過電圧保護回路における前記第３のＮチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定したことを特徴とする，半導体集積回路。 - 前記第１のバッファ回路の前記第１のＮチャネル型ＭＯＳトランジスタ，および前記過電圧保護回路の前記第３のＮチャネル型ＭＯＳトランジスタのサブストレートをそれぞれのソース側に接続して，前記第２のＮチャネル型ＭＯＳトランジスタのサブストレートと分離したことを特徴とする，請求項１に記載の半導体集積回路。
- 半導体集積回路であって：
低電圧が印加される低電圧電源とグランド電圧との間の振幅を有する入力信号が印加され，低電圧電源により動作し，前記入力信号によって生成される第１の制御信号とその反転信号から成る第１の制御信号対と，第１の制御信号から生成される第２の制御信号とを出力する第１の制御回路部と；
前記第１の制御信号対が印加され，前記低電圧よりも高い高電圧と前記低電圧との間の振幅を有する第１の信号を出力するレベル変換回路と；
前記第１の信号がゲートに印加され，前記高電圧電源と第１の出力ノードとの間に接続された第１のＰチャネル型ＭＯＳトランジスタと，前記第１の信号がゲートに印加され，前記第１の出力ノードと前記低電圧電源との間に接続された第１のＮチャネル型ＭＯＳトランジスタとを備え，前記第１の出力ノードに前記高電圧と前記低電圧との間の振幅を有する第２の信号を出力する第１のバッファ回路と；
前記第２の制御信号がゲートに印加され，前記低電圧電源と第２の出力ノードとの間に接続された第２のＰチャネル型ＭＯＳトランジスタと，前記第２の制御信号がゲートに印加され，前記第２の出力ノードとグランドとの間に接続された第２のＮチャネル型ＭＯＳ トランジスタとを備え，前記第２の出力ノードに前記低電圧と前記グランド電圧との間の振幅を有する第３の信号を出力する第２のバッファ回路と；
前記第２の信号がソースに印加され，第３の出力ノードにドレインが接続された第３のＰチャネル型ＭＯＳトランジスタと，前記第３の信号がソースに印加され，前記第３の出力ノードにドレインが接続された第３のＮチャネル型ＭＯＳトランジスタとを備え，前記第３のＰチャネル型ＭＯＳトランジスタ，および前記第３のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通に印加され前記第３の出力ノードより前記高電圧とグランド電圧の振幅を有する信号を外部に出力する過電圧保護回路と；
を備え，
前記第１のバッファ回路の前記第１のＮチャネル型ＭＯＳトランジスタ，および前記過電圧保護回路の前記第３のＮチャネル型ＭＯＳトランジスタのサブストレートをそれぞれのソース側に接続して，前記第２のＮチャネル型ＭＯＳトランジスタのサブストレートと分離したことを特徴とする，記載の半導体集積回路。 - 前記レベル変換回路の出力側に接続され，前記高電圧が印加される高電圧電源と前記低電圧電源の間で動作する，前記高電圧と前記低電圧との間の振幅を有する前記第１の信号を前記第１のバッファ回路に出力する前置バッファ回路を含むことを特徴とする，請求項１〜３のいずれかに記載の半導体集積回路。
- 前記前置バッファ回路は，前記第１のバッファ回路に前記第１の信号が入力されるタイミングを調整するものであることを特徴とする，請求項４に記載の半導体集積回路。
- 前記過電圧保護回路の前記第３のＰチャネル型ＭＯＳトランジスタのサブストレートをソース側に接続して，前記第１，第２のＰチャネル型ＭＯＳトランジスタのサブストレートと分離したことを特徴とする，請求項１〜５のいずれかに記載の半導体集積回路。
- 前記各Ｐチャネル型ＭＯＳトランジスタ，および前記各Ｎチャネル型ＭＯＳトランジスタは絶縁膜により分離された素子領域に形成されたことを特徴とする，請求項１〜６のいずれかに記載の半導体集積回路。
- 半導体集積回路であって：
低電圧が印加される低電圧電源とグランド電圧との間の振幅を有するデータ入力信号，およびイネーブル信号が印加され，前記低電圧電源により動作し，前記データ信号，および前記イネーブル信号によって生成される第１の制御信号とその反転信号から成る第１の制御信号対と，前記データ信号，および前記イネーブル信号によって生成される第２の制御信号とその反転信号から成る第２の制御信号対と，第１の制御信号から生成される第３の制御信号と，第２の制御信号から生成される第４の制御信号とを出力する第１の制御回路部と；
前記第１の制御信号対が印加され，前記低電圧よりも高い高電圧と前記低電圧との間の振幅を有する第１の信号を出力する第１のレベル変換回路と；
前記第２の制御信号対が印加され，前記低電圧よりも高い高電圧と前記低電圧との間の振幅を有する第２の信号を出力する第２のレベル変換回路と；
前記第１の信号がゲートに印加され，前記高電圧電源と第１の出力ノードとの間に接続された第１のＰチャネル型ＭＯＳトランジスタと，前記第２の信号がゲートに印加され，前記第１の出力ノードと前記低電圧電源との間に接続された第１のＮチャネル型ＭＯＳトランジスタとを備え，前記第１の出力ノードに前記高電圧と前記低電圧との間の振幅を有する第３の信号を出力する第１のバッファ回路と；
前記第３の制御信号がゲートに印加され，前記低電圧電源と第２の出力ノードとの間に接続された第２のＰチャネル型ＭＯＳトランジスタと，前記第４の制御信号がゲートに印加され，前記第２の出力ノードとグランドとの間に接続された第２のＮチャネル型ＭＯＳトランジスタとを備え，前記第２の出力ノードに前記低電圧と前記グランド電圧との間の振幅を有する第４の信号を出力する第２のバッファ回路と；
前記第３の信号がソースに印加され，第３の出力ノードにドレインが接続された第３のＰチャネル型ＭＯＳトランジスタと，前記第４の信号がソースに印加され，前記第３の出力ノードにドレインが接続された第３のＮチャネル型ＭＯＳトランジスタとを備え，前記第３のＰチャネル型ＭＯＳトランジスタ，および前記第３のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通に印加され前記第３の出力ノードより前記高電圧とグランド電圧の振幅を有する信号を外部に出力する過電圧保護回路と；
を備えたことを特徴とする，半導体集積回路。 - 前記第１のレベル変換回路の出力側に接続され，前記高電圧が印加される高電圧電源と前記低電圧電源の間で動作する，前記高電圧と前記低電圧との間の振幅を有する前記第１の信号を前記第１のバッファ回路に出力する前置バッファ回路を含むことを特徴とする，請求項８に記載の半導体集積回路。
- 前記前置バッファ回路は，前記第１のバッファ回路に前記第１の信号が入力されるタイミングを調整するものであることを特徴とする，請求項９に記載の半導体集積回路。
- 前記第１のバッファ回路における前記第１のＰチャネル型ＭＯＳトランジスタのオン抵抗は前記過電圧保護回路における前記第３のＰチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定し，
前記第２のバッファ回路における前記第２のＮチャネル型ＭＯＳトランジスタのオン抵抗は前記過電圧保護回路における前記第３のＮチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定したことを特徴とする，請求項８〜１０のいずれかに記載の半導体集積回路。 - 前記第１のバッファ回路の前記第１のＮチャネル型ＭＯＳトランジスタ，および前記過電圧保護回路の前記第３のＮチャネル型ＭＯＳトランジスタのサブストレートをそれぞれのソース側に接続して，前記第２のＮチャネル型ＭＯＳトランジスタのサブストレートと分離したことを特徴とする，請求項８〜１１のいずれかに記載の半導体集積回路。
- 前記過電圧保護回路の前記第３のＰチャネル型ＭＯＳトランジスタのサブストレートをソース側に接続して，前記第１，第２のＰチャネル型ＭＯＳトランジスタのサブストレートと分離したことを特徴とする，請求項８〜１２のいずれかに記載の半導体集積回路。
- 前記各Ｐチャネル型ＭＯＳトランジスタ，および前記各Ｎチャネル型ＭＯＳトランジスタは絶縁膜により分離された素子領域に形成されたことを特徴とする，請求項８〜１３のいずれかに記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003012563A JP3730963B2 (ja) | 2003-01-21 | 2003-01-21 | 半導体集積回路 |
| US10/759,188 US7095249B2 (en) | 2003-01-21 | 2004-01-20 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003012563A JP3730963B2 (ja) | 2003-01-21 | 2003-01-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004228787A JP2004228787A (ja) | 2004-08-12 |
| JP3730963B2 true JP3730963B2 (ja) | 2006-01-05 |
Family
ID=32901134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003012563A Expired - Fee Related JP3730963B2 (ja) | 2003-01-21 | 2003-01-21 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7095249B2 (ja) |
| JP (1) | JP3730963B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4175393B2 (ja) | 2005-06-23 | 2008-11-05 | セイコーエプソン株式会社 | 半導体装置および昇圧回路 |
| JP2007227625A (ja) * | 2006-02-23 | 2007-09-06 | Toshiba Microelectronics Corp | 半導体集積回路及びそのレイアウト設計方法 |
| KR100845106B1 (ko) * | 2007-09-07 | 2008-07-09 | 주식회사 동부하이텍 | 전압레벨 변경회로 |
| US7605611B2 (en) * | 2007-10-24 | 2009-10-20 | Micron Technology, Inc. | Methods, devices, and systems for a high voltage tolerant buffer |
| US7868657B1 (en) * | 2009-07-22 | 2011-01-11 | Qualcomm, Incorporated | High voltage logic circuits |
| JP5512498B2 (ja) * | 2010-11-29 | 2014-06-04 | 株式会社東芝 | 半導体装置 |
| CN102394595B (zh) * | 2011-10-21 | 2013-12-11 | 中国人民解放军国防科学技术大学 | 抗单粒子翻转的可置位和复位d触发器 |
| CN102394601B (zh) * | 2011-10-21 | 2013-12-11 | 中国人民解放军国防科学技术大学 | 抗单粒子翻转的扫描结构d触发器 |
| CN105468798B (zh) * | 2014-09-02 | 2019-06-21 | 复旦大学 | 一种集成电路的抗辐射布局布线方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5300832A (en) | 1992-11-10 | 1994-04-05 | Sun Microsystems, Inc. | Voltage interfacing buffer with isolation transistors used for overvoltage protection |
| JP3258229B2 (ja) | 1996-03-18 | 2002-02-18 | 株式会社東芝 | レベル変換回路及び半導体集積回路 |
| JP3796034B2 (ja) * | 1997-12-26 | 2006-07-12 | 株式会社ルネサステクノロジ | レベル変換回路および半導体集積回路装置 |
| JP3501705B2 (ja) * | 2000-01-11 | 2004-03-02 | 沖電気工業株式会社 | ドライバー回路 |
| US6353333B1 (en) * | 2000-06-16 | 2002-03-05 | Xilinx, Inc. | Simplified 5V tolerance circuit for 3.3V I/O design |
| KR100352767B1 (ko) * | 2000-07-19 | 2002-09-16 | 삼성전자 주식회사 | 고속 반도체 디바이스에 적합한 인터페이스 회로 및인터페이싱 방법 |
| JP2002042459A (ja) * | 2000-07-26 | 2002-02-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6323704B1 (en) * | 2000-08-08 | 2001-11-27 | Motorola Inc. | Multiple voltage compatible I/O buffer |
| JP3717781B2 (ja) * | 2000-10-30 | 2005-11-16 | 株式会社ルネサステクノロジ | レベル変換回路および半導体集積回路 |
| FI20010404A0 (fi) * | 2001-02-28 | 2001-02-28 | Nokia Mobile Phones Ltd | Logiikkatason siirtopiiri |
| US20030001628A1 (en) * | 2001-06-29 | 2003-01-02 | Intel Corporation | Voltage-level converter |
| US6496044B1 (en) * | 2001-12-13 | 2002-12-17 | Xilinx, Inc. | High-speed output circuit with low voltage capability |
-
2003
- 2003-01-21 JP JP2003012563A patent/JP3730963B2/ja not_active Expired - Fee Related
-
2004
- 2004-01-20 US US10/759,188 patent/US7095249B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7095249B2 (en) | 2006-08-22 |
| US20040262639A1 (en) | 2004-12-30 |
| JP2004228787A (ja) | 2004-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7375574B2 (en) | Semiconductor device | |
| US7683668B1 (en) | Level shifter | |
| TWI223921B (en) | Low-to-high level shift circuit | |
| JP3701942B2 (ja) | レベル変換回路 | |
| US6064229A (en) | Voltage translating buffer based on low voltage technology | |
| EP0608489A2 (en) | Low-to-high voltage translator with latch-up immunity | |
| US20070057703A1 (en) | Input buffer for CMOS integrated circuits | |
| US7425845B2 (en) | Semiconductor integrated circuit | |
| JPH11195975A (ja) | レベル変換回路および半導体集積回路装置 | |
| US7102410B2 (en) | High voltage level converter using low voltage devices | |
| JPH04243321A (ja) | 入出力バッファ回路 | |
| JP3730963B2 (ja) | 半導体集積回路 | |
| US7230469B2 (en) | Multi-level/single ended input level shifter circuit | |
| JP3258229B2 (ja) | レベル変換回路及び半導体集積回路 | |
| US7978001B2 (en) | Microprocessor with selective substrate biasing for clock-gated functional blocks | |
| US7999573B2 (en) | Low-voltage-to-high-voltage level converter for digital signals and related integrated circuit, system, and method | |
| KR20010108290A (ko) | 절연층상의 실리콘(ｓｏｉ) 도미노 회로 내에서바이폴라를 제거하기 위한 방법 및 장치 | |
| US6222387B1 (en) | Overvoltage tolerant integrated circuit input/output interface | |
| JP2002300025A (ja) | レベルシフト回路 | |
| US7746146B2 (en) | Junction field effect transistor input buffer level shifting circuit | |
| US6545506B1 (en) | CMOS output driver that can tolerant a high input voltage | |
| US7564268B2 (en) | Low power logic output buffer | |
| Chen et al. | A new output buffer for 3.3-V PCI-X application in a 0.13-/spl mu/m 1/2.5-V CMOS process | |
| US10541684B2 (en) | Input/output circuit | |
| TWI548217B (zh) | 輸出電路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050704 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050712 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050912 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051004 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051007 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081014 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101014 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111014 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111014 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121014 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121014 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121014 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121014 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131014 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |