JP4175393B2 - 半導体装置および昇圧回路 - Google Patents
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Description
本発明は半導体装置および昇圧回路に関し、特に、スイッチドキャパシタ方式のＤＣ−ＤＣコンバータに適用して好適なものである。
近年の半導体製造プロセスの進展に伴い、半導体集積回路の高密度集積化および多機能化が進み、半導体集積回路内部の電源電圧は低電圧化の傾向にある。また、半導体集積回路の多機能化に伴い、高電圧電源も含めて各種電源の内蔵化も進んでいる。例えば、フラッシュメモリ、ＥＥＰＲＯＭなどの不揮発性メモリや液晶などの表示素子用ドライバＩＣにおいては、１０Ｖ以上の高電圧を必要である。このため、このような高電圧を発生させる昇圧回路として、コイルなどを用いたスイッチングレギュレータ方式に代わって、半導体集積回路への内蔵化が容易なチャージポンプ方式が採用されている。このチャージポンプ方式としては、Ｄｉｃｋｓｏｎ型チャージポンプ回路が一般的に用いられている。
また、チャージポンプ回路に比べて高い変換効率が得られるようにするために、特許文献１には、スイッチドキャパシタ方式のＤＣ−ＤＣコンバータを昇圧回路として用いる方法が開示されている。このスイッチドキャパシタ方式では、電源電圧が並列に印加された複数のキックキャパシタが直列接続されるようにスイッチング素子にて切り替えることにより、出力電圧を昇圧することができる。
特開２００４−１７２６３１号公報
しかしながら、スイッチドキャパシタ方式に用いられるキックキャパシタをＭＯＳキャパシタにて構成すると、ウェルと基板との接合面に沿って形成される空乏層容量が寄生容量として作用するため、昇圧電圧が低下するという問題があった。
一方、多結晶シリコン層を上部電極および下部電極として用いたＳｉＯ２／Ｓｉ３Ｎ／ＳｉＯ２（ＯＮＯ）キャパシタなどによってキックキャパシタを構成すると、素子面積が増大するという問題があった。
そこで、本発明の目的は、素子面積の増大を抑制しつつ、キックキャパシタの寄生容量を低減することが可能な半導体装置および昇圧回路を提供することである。
一方、多結晶シリコン層を上部電極および下部電極として用いたＳｉＯ２／Ｓｉ３Ｎ／ＳｉＯ２（ＯＮＯ）キャパシタなどによってキックキャパシタを構成すると、素子面積が増大するという問題があった。
そこで、本発明の目的は、素子面積の増大を抑制しつつ、キックキャパシタの寄生容量を低減することが可能な半導体装置および昇圧回路を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に形成されたＢＯＸ層と、前記ＢＯＸ層上に形成された半導体層と、前記半導体層に形成された複数のＭＯＳキャパシタと、前記半導体基板に形成され、直流電圧が前記ＭＯＳキャパシタに共通に印加されるように前記ＭＯＳキャパシタを並列接続するとともに、前記並列接続されたＭＯＳキャパシタが直列接続されるように切り替えを行うスイッチング素子とを備え、前記スイッチング素子は、前記半導体基板のバルク領域に形成されていることを特徴とする。
これにより、半導体基板に形成される空乏層容量に対してＢＯＸ層容量を直列に容量結合させることができ、ＭＯＳキャパシタに作用する寄生容量を低減させることが可能となる。このため、寄生容量を低減させつつ、スイッチドキャパシタ方式に用いられるキックキャパシタをＭＯＳキャパシタにて構成することが可能となり、素子面積の増大を抑制しつつ、昇圧電圧を増大させることが可能となる。
また、ＭＯＳキャパシタにＳＯＩ構造を持たせた場合においても、スイッチング素子の耐圧の劣化を防止することが可能となり、昇圧電圧を増大させることが可能となる。
上記の半導体装置において、前記ＢＯＸ層（即ち、ＳＯＩ構造の埋め込み酸化膜）の膜厚は１０ナノメーター以上、さらに好ましくは、５７ナノメーター以上であることが好ましい。
上記の半導体装置において、前記ＢＯＸ層（即ち、ＳＯＩ構造の埋め込み酸化膜）の膜厚は１０ナノメーター以上、さらに好ましくは、５７ナノメーター以上であることが好ましい。
また、本発明の一態様に係る昇圧回路によれば、第１制御信号に基づいてオン／オフ動作を行う第１電界効果型トランジスタと、前記第１制御信号に基づいて前記第１電界効果型トランジスタと逆のオン／オフ動作を行う第２電界効果型トランジスタと、前記第１制御信号と逆相の第２制御信号に基づいて前記第１電界効果型トランジスタと同一のオン／オフ動作を行う第３電界効果型トランジスタと、ＭＯＳキャパシタを構成する第４電界効果型トランジスタとを備え、前記第１電界効果型トランジスタおよび前記第２電界効果型トランジスタのソースは前記第４電界効果型トランジスタのゲートに接続され、前記第１電界効果型トランジスタのドレインは前記第３電界効果型トランジスタのソースに接続され、前記第３電界効果型トランジスタのドレインは前記第４電界効果型トランジスタのソースおよびドレインに共通に接続され、前記第４電界効果型トランジスタはＳＯＩ構造を持ち、前記第１〜第３電界効果型トランジスタはバルク基板上に形成されていることを特徴とする。
これにより、第４電界効果型トランジスタのチャネル下に形成される空乏層容量に対してＢＯＸ層容量を直列に容量結合させることができ、第４電界効果型トランジスタにてＭＯＳキャパシタを構成した場合においても、ＭＯＳキャパシタに作用する寄生容量を低減させることが可能となる。このため、寄生容量を低減させつつ、スイッチドキャパシタ方式に用いられるキックキャパシタをＭＯＳキャパシタにて構成することが可能となり、素子面積の増大を抑制しつつ、昇圧電圧を増大させることが可能となる。
また、ＭＯＳキャパシタにＳＯＩ構造を持たせた場合においても、第１〜第３電界効果型トランジスタの耐圧の劣化を防止することが可能となり、昇圧電圧を増大させることが可能となる。
以下、本発明の実施形態に係る昇圧回路について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る昇圧回路の概略構成を示す回路図である。
図１において、昇圧回路には、直流電源ＶＤＤの電圧に対応した電荷を蓄積するキックキャパシタＣ１〜Ｃ６が６段分設けられている。また、昇圧回路には、キックキャパシタＣ１〜Ｃ６を直流電源ＶＤＤに並列接続するスイッチＳＷ０〜ＳＷ５、ＳＷ１１〜ＳＷ１６が設けられるとともに、並列接続されているキックキャパシタＣ１〜Ｃ６および直流電源ＶＤＤを直列接続するスイッチＳＷ６〜ＳＷ１０、ＳＷ１７が設けられている。また、キックキャパシタＣ１〜Ｃ６にて昇圧された昇圧電圧を出力するスイッチＳＷ１８が設けられるとともに、スイッチＳＷ１８を直流電源ＶＤＤと分離するキャパシタＣＬが設けられている。
図１は、本発明の一実施形態に係る昇圧回路の概略構成を示す回路図である。
図１において、昇圧回路には、直流電源ＶＤＤの電圧に対応した電荷を蓄積するキックキャパシタＣ１〜Ｃ６が６段分設けられている。また、昇圧回路には、キックキャパシタＣ１〜Ｃ６を直流電源ＶＤＤに並列接続するスイッチＳＷ０〜ＳＷ５、ＳＷ１１〜ＳＷ１６が設けられるとともに、並列接続されているキックキャパシタＣ１〜Ｃ６および直流電源ＶＤＤを直列接続するスイッチＳＷ６〜ＳＷ１０、ＳＷ１７が設けられている。また、キックキャパシタＣ１〜Ｃ６にて昇圧された昇圧電圧を出力するスイッチＳＷ１８が設けられるとともに、スイッチＳＷ１８を直流電源ＶＤＤと分離するキャパシタＣＬが設けられている。
ここで、キックキャパシタＣ１〜Ｃ６は、ＳＯＩ構造を持つＭＯＳキャパシタにて構成することができる。そして、ＳＯＩ構造を持つＭＯＳキャパシタにてキックキャパシタＣ１〜Ｃ６を構成すると、これらのキックキャパシタＣ１〜Ｃ６の寄生容量Ｃｓｕｂ１として、半導体基板に形成される空乏層容量Ｃｄ１〜Ｃｄ６がそれぞれ付加されるとともに、これらの空乏層容量Ｃｄ１〜Ｃｄ６に対してＢＯＸ層容量ＣＢ１〜ＣＢ６がそれぞれ直列に容量結合される。
図２は、図１の昇圧回路の動作を示す回路図である。
図２（ａ）において、チャージング動作では、スイッチＳＷ０〜ＳＷ５、ＳＷ１１〜ＳＷ１６をオンするとともに、スイッチＳＷ２〜ＳＷ６、ＳＷ１７、ＳＷ１８をオフすることにより、キックキャパシタＣ１〜Ｃ６を直流電源ＶＤＤに並列接続する。これにより、キックキャパシタＣ１〜Ｃ６には、直流電源ＶＤＤから供給される電圧がそれぞれ印加され、直流電源ＶＤＤの電圧に対応した電荷がキックキャパシタＣ１〜Ｃ６にそれぞれ蓄積される。
図２（ａ）において、チャージング動作では、スイッチＳＷ０〜ＳＷ５、ＳＷ１１〜ＳＷ１６をオンするとともに、スイッチＳＷ２〜ＳＷ６、ＳＷ１７、ＳＷ１８をオフすることにより、キックキャパシタＣ１〜Ｃ６を直流電源ＶＤＤに並列接続する。これにより、キックキャパシタＣ１〜Ｃ６には、直流電源ＶＤＤから供給される電圧がそれぞれ印加され、直流電源ＶＤＤの電圧に対応した電荷がキックキャパシタＣ１〜Ｃ６にそれぞれ蓄積される。
次に、図２（ｂ）において、ポンプアップ動作では、スイッチＳＷ０〜ＳＷ５、ＳＷ１１〜ＳＷ１６をオフするとともに、スイッチＳＷ６〜ＳＷ１０、ＳＷ１７、ＳＷ１８をオンすることにより、キックキャパシタＣ１〜Ｃ６および直流電源ＶＤＤを直列接続する。これにより、キックキャパシタＣ１〜Ｃ６の各々に直流電源ＶＤＤが印加した電圧および直流電源ＶＤＤの電圧が加算されて出力され、キックキャパシタＣ１〜Ｃ６の接続段数に対応した昇圧電圧を得ることができる。
ここで、キックキャパシタＣ１〜Ｃ６に寄生容量Ｃｓｕｂ１が存在すると、ポンプアップ動作にて得られる昇圧電圧が低下する。
ここで、キックキャパシタＣ１〜Ｃ６に寄生容量Ｃｓｕｂ１が存在すると、ポンプアップ動作にて得られる昇圧電圧が低下する。
図３は、計算により得られた図１の昇圧回路の昇圧電圧と寄生容量との関係を示す図である。
図３において、キックキャパシタの寄生容量Ｃｓｕｂが増大するに従って、ポンプアップ動作にて得られる昇圧電圧ＨＶＯＵＴが低下することが判る。
ここで、ＳＯＩ構造を持つＭＯＳキャパシタにて図１のキックキャパシタＣ１〜Ｃ６を構成すると、半導体基板に形成される空乏層容量Ｃｄ１〜Ｃｄ６に対してＢＯＸ層容量ＣＢ１〜ＣＢ６をそれぞれ直列に容量結合させることができ、キックキャパシタＣ１〜Ｃ６に作用する寄生容量Ｃｓｕｂ１を低減させることが可能となる。このため、寄生容量Ｃｓｕｂ１を低減させつつ、スイッチドキャパシタ方式に用いられるキックキャパシタＣ１〜Ｃ６をＭＯＳキャパシタにて構成することが可能となり、素子面積の増大を抑制しつつ、昇圧電圧を増大させることが可能となる。
図３において、キックキャパシタの寄生容量Ｃｓｕｂが増大するに従って、ポンプアップ動作にて得られる昇圧電圧ＨＶＯＵＴが低下することが判る。
ここで、ＳＯＩ構造を持つＭＯＳキャパシタにて図１のキックキャパシタＣ１〜Ｃ６を構成すると、半導体基板に形成される空乏層容量Ｃｄ１〜Ｃｄ６に対してＢＯＸ層容量ＣＢ１〜ＣＢ６をそれぞれ直列に容量結合させることができ、キックキャパシタＣ１〜Ｃ６に作用する寄生容量Ｃｓｕｂ１を低減させることが可能となる。このため、寄生容量Ｃｓｕｂ１を低減させつつ、スイッチドキャパシタ方式に用いられるキックキャパシタＣ１〜Ｃ６をＭＯＳキャパシタにて構成することが可能となり、素子面積の増大を抑制しつつ、昇圧電圧を増大させることが可能となる。
図４は、図１の昇圧回路のキックキャパシタの構成を従来例であるバルクトランジスタの例と比較して示す断面図および等価回路図である。なお、図４（ａ）はバルク基板上にＭＯＳキャパシタを形成した場合、図４（ｂ）はＳＯＩ基板上にＭＯＳキャパシタを形成した場合を示す。
図４（ａ）において、半導体基板１１には、ウェル１２が形成されるとともに、半導体基板１１とウェル１２との接合面に沿って深さｄ１の空乏層１３が形成されている。また、半導体基板１１上には、ゲート絶縁膜１４を介してゲート電極１５が形成され、ゲート電極５の側壁にはサイドウォール１６が形成されている。そして、ゲート電極１５の一方の側には、ソース層１７ａがウェル１２に形成され、ゲート電極５の他方の側には、ドレイン層１７ｂがウェル１２に形成されている。また、ウェル１２の周囲には、バックゲートとコンタクトするための高濃度不純物拡散領域１８ａ、１８ｂが形成されている。そして、ゲート電極１５は、直流電源Ｖａ１を介してソース層１７ａ、ドレイン層１７ｂおよび高濃度不純物拡散領域１８ａ、１８ｂに共通に接続されている。
図４（ａ）において、半導体基板１１には、ウェル１２が形成されるとともに、半導体基板１１とウェル１２との接合面に沿って深さｄ１の空乏層１３が形成されている。また、半導体基板１１上には、ゲート絶縁膜１４を介してゲート電極１５が形成され、ゲート電極５の側壁にはサイドウォール１６が形成されている。そして、ゲート電極１５の一方の側には、ソース層１７ａがウェル１２に形成され、ゲート電極５の他方の側には、ドレイン層１７ｂがウェル１２に形成されている。また、ウェル１２の周囲には、バックゲートとコンタクトするための高濃度不純物拡散領域１８ａ、１８ｂが形成されている。そして、ゲート電極１５は、直流電源Ｖａ１を介してソース層１７ａ、ドレイン層１７ｂおよび高濃度不純物拡散領域１８ａ、１８ｂに共通に接続されている。
ここで、バルク基板上にＭＯＳキャパシタを形成した場合、このＭＯＳキャパシタのＭＯＳ容量Ｃｇ１１に対して、空乏層容量Ｃｄ１１からなる寄生容量Ｃｓｕｂ１１が並列に付加される。この空乏層容量Ｃｄ１１は、半導体基板１１の不純物濃度Ｎｓｕｂ、ウェル１２の不純物濃度ＮDおよび直流電源Ｖａ１の電圧Ｅ１によって変化する。
Ｃｄ１１は下記の式１により表される。
Ｃｄ１１は下記の式１により表される。
上記の式１において、ｑ、eｓｉ及びＶｂｉは、それぞれ、素電荷（＝１．６０２１８×１０−１９ クーロン）、シリコンの誘電率（＝１．０５３×１０−１０Ｆ／ｍ）及びビルトインポテンシャルであり、ＮＤにより変化する。
ここで、一般に用いられているｐ型シリコンウェハを用いる場合は、Ｎｓｕｂ＝１Ｅ２１ｃｍ−３である。ＰＮダイオード特性を維持するため、ＣＭＯＳプロセスの特性上ＮＤはＮｕｂ以上の濃度となる。ＮＤが大きくなるほど、Ｖｂｉは小さくなる。ＮＤ＝Ｎｓｕｂのとき、Ｖｂｉ＝０．６Ｖとなり、この値がＶｂｉの最小値である。従って、式１より、Ｃｄ１１の最大値はＥ１＝０Ｖの時、Ｃｄ１１＝１２０μＦｍであり、図３の計算結果より、最大４０％の出力電圧降下を引き起こす。これはトランジスタプロセスのマージンを制限する事を意味しており、不都合である。
ここで、一般に用いられているｐ型シリコンウェハを用いる場合は、Ｎｓｕｂ＝１Ｅ２１ｃｍ−３である。ＰＮダイオード特性を維持するため、ＣＭＯＳプロセスの特性上ＮＤはＮｕｂ以上の濃度となる。ＮＤが大きくなるほど、Ｖｂｉは小さくなる。ＮＤ＝Ｎｓｕｂのとき、Ｖｂｉ＝０．６Ｖとなり、この値がＶｂｉの最小値である。従って、式１より、Ｃｄ１１の最大値はＥ１＝０Ｖの時、Ｃｄ１１＝１２０μＦｍであり、図３の計算結果より、最大４０％の出力電圧降下を引き起こす。これはトランジスタプロセスのマージンを制限する事を意味しており、不都合である。
一方、図４（ｂ）において、半導体基板２１上には絶縁層２２が形成され、絶縁層２２上には半導体層２４が形成されている。ここで、半導体基板２１には、半導体基板２１と絶縁層２２との界面に沿って深さｄ２の空乏層２３が形成されている。なお、半導体基板２１および半導体層２４の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層２２としては、例えば、ＳｉＯ２、ＳｉＯＮまたはＳｉ３Ｎ４などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層２４が絶縁層２２上に形成された半導体基板２１としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板２１の代わりに、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。
そして、半導体層２４上には、ゲート絶縁膜２５を介してゲート電極２６が形成され、ゲート電極２６の側壁にはサイドウォール２７が形成されている。そして、ゲート電極２６の一方の側には、ソース層２８ａが半導体層２４に形成され、ゲート電極２６の他方の側には、ドレイン層２８ｂが半導体層２４に形成されている。そして、ゲート電極２６は、直流電源Ｖａ２を介してソース層２８ａおよびドレイン層２８ｂに共通に接続されている。
ここで、ＳＯＩ基板上にＭＯＳキャパシタを形成した場合、このＭＯＳキャパシタのＭＯＳ容量Ｃｇ２１に対して、ＢＯＸ層容量ＣＢ２１が直列に容量結合された空乏層容量Ｃｄ２１からなる寄生容量Ｃｓｕｂ２１が並列に付加される。
このため、図４（ｂ）の寄生容量Ｃｓｕｂ２１は図４（ａ）の寄生容量Ｃｓｕｂ１１よりも小さくなり、ＳＯＩ基板上にＭＯＳキャパシタを形成すると、バルク基板上にＭＯＳキャパシタを形成した場合に比べて、ＭＯＳキャパシタに付加される寄生容量を低減することができる。例えば、絶縁層２２の膜厚を２０００［ｎｍ］とし、図４（ｂ）の空乏層容量Ｃｄ２１が図４（ａ）の空乏層容量Ｃｄ１１と等しいものとすると、Ｃｓｕｂ２１＝０．０１２［ｐＦ］となり、寄生容量Ｃｓｕｂ２１を７０［％］程度削減することができる。
このため、図４（ｂ）の寄生容量Ｃｓｕｂ２１は図４（ａ）の寄生容量Ｃｓｕｂ１１よりも小さくなり、ＳＯＩ基板上にＭＯＳキャパシタを形成すると、バルク基板上にＭＯＳキャパシタを形成した場合に比べて、ＭＯＳキャパシタに付加される寄生容量を低減することができる。例えば、絶縁層２２の膜厚を２０００［ｎｍ］とし、図４（ｂ）の空乏層容量Ｃｄ２１が図４（ａ）の空乏層容量Ｃｄ１１と等しいものとすると、Ｃｓｕｂ２１＝０．０１２［ｐＦ］となり、寄生容量Ｃｓｕｂ２１を７０［％］程度削減することができる。
ＣＢ２１及びＣｓｕｂ２１は下記の式２及び式３により表される。
ただし、eｓｉｏ及びｄＢＯＸは、それぞれ二酸化シリコンの誘電率及び埋め込み酸化膜の膜厚である。空乏層容量をＣｄ１１と等しい、即ち、空乏層容量の最大値を取るとすると、Ｃｓｕｂ２１は１２０μＦｍである。Ｃｓｕｂ２１を３０μＦｍ以下、好ましくは、１０μＦｍとするためには、埋め込み酸化膜の膜厚は１９ｎｍ以上、さらに好ましくは、５７ｎｍ以上であることが好ましい。これにより、より寄生容量を低減することが可能である。この結果、図３の計算結果より、出力電圧の電圧降下を２０％以内に低減させることが可能である。
図５は、図１の昇圧回路の１段分の回路構成を示す図である。
図５において、例えば、図１のスイッチＳＷ７はＮチャンネル電界効果型トランジスタＴ１、スイッチＳＷ１３はＰチャンネル電界効果型トランジスタＴ２、スイッチＳＷ２はＮチャンネル電界効果型トランジスタＴ３、キックキャパシタＣ３はＮチャンネル電界効果型トランジスタＴ４にて構成することができる。そして、Ｎチャンネル電界効果型トランジスタＴ４はＳＯＩ構造を持つＭＯＳキャパシタを構成することができる。
図５において、例えば、図１のスイッチＳＷ７はＮチャンネル電界効果型トランジスタＴ１、スイッチＳＷ１３はＰチャンネル電界効果型トランジスタＴ２、スイッチＳＷ２はＮチャンネル電界効果型トランジスタＴ３、キックキャパシタＣ３はＮチャンネル電界効果型トランジスタＴ４にて構成することができる。そして、Ｎチャンネル電界効果型トランジスタＴ４はＳＯＩ構造を持つＭＯＳキャパシタを構成することができる。
ここで、Ｎチャンネル電界効果型トランジスタＴ１およびＰチャンネル電界効果型トランジスタＴ２のソースはＮチャンネル電界効果型トランジスタＴ４のゲートに接続され、Ｎチャンネル電界効果型トランジスタＴ１のドレインはＮチャンネル電界効果型トランジスタＴ３のソースに接続され、Ｎチャンネル電界効果型トランジスタＴ３のドレインはＮチャンネル電界効果型トランジスタＴ４のソースおよびドレインに共通に接続されている。
そして、Ｎチャンネル電界効果型トランジスタＴ１およびＰチャンネル電界効果型トランジスタＴ２のゲートには、Ｎチャンネル電界効果型トランジスタＴ１およびＰチャンネル電界効果型トランジスタＴ２をオン／オフさせる第１制御信号ＸＳＣ１が入力されるとともに、Ｎチャンネル電界効果型トランジスタＴ３のゲートには、Ｎチャンネル電界効果型トランジスタＴ３をオン／オフさせる第２制御信号ＸＳＣ２が入力される。なお、第１制御信号ＸＳＣ１と第２制御信号ＸＳＣ２とは互いに位相が逆のパルス信号を用いることができる。
そして、チャージング動作では、第１制御信号ＸＳＣ１がロウレベル、第２制御信号ＸＳＣ２がハイレベルに設定される。そして、Ｎチャンネル電界効果型トランジスタＴ１がオフするとともに、Ｐチャンネル電界効果型トランジスタＴ２およびＮチャンネル電界効果型トランジスタＴ３がオンすることにより、Ｎチャンネル電界効果型トランジスタＴ４に直流電源ＶＤＤが印加され、Ｎチャンネル電界効果型トランジスタＴ４に電荷が蓄積される。
次に、ポンプアップ動作では、第１制御信号ＸＳＣ１がハイレベル、第２制御信号ＸＳＣ２がロウレベルに設定される。そして、Ｎチャンネル電界効果型トランジスタＴ１がオンするとともに、Ｐチャンネル電界効果型トランジスタＴ２およびＮチャンネル電界効果型トランジスタＴ３がオフすることにより、前段のキックキャパシタＣ２からの出力電圧がＮチャンネル電界効果型トランジスタＴ４のゲートに印加され、Ｎチャンネル電界効果型トランジスタＴ４のソース／ドレインからの出力電圧が後段のキックキャパシタＣ４に印加される。
図６は、図１の昇圧回路の１段分のレイアウトパターンを示す平面図である。
図６において、半導体チップ３１には、バルク領域Ｒ１およびＳＯＩ形成領域Ｒ２が設けられている。そして、バルク領域Ｒ１には、ＮウェルＮ１、Ｎ２およびＰウェルＰ１が形成され、ＳＯＩ形成領域Ｒ２には、ＮウェルＮ３が形成されている。そして、図５のＮチャンネル電界効果型トランジスタＴ１、Ｔ３、Ｔ４がＮウェルＮ１、Ｎ２、Ｎ３にそれぞれ形成され、Ｐチャンネル電界効果型トランジスタＴ２がＰウェルＰ１に形成されている。
図６において、半導体チップ３１には、バルク領域Ｒ１およびＳＯＩ形成領域Ｒ２が設けられている。そして、バルク領域Ｒ１には、ＮウェルＮ１、Ｎ２およびＰウェルＰ１が形成され、ＳＯＩ形成領域Ｒ２には、ＮウェルＮ３が形成されている。そして、図５のＮチャンネル電界効果型トランジスタＴ１、Ｔ３、Ｔ４がＮウェルＮ１、Ｎ２、Ｎ３にそれぞれ形成され、Ｐチャンネル電界効果型トランジスタＴ２がＰウェルＰ１に形成されている。
すなわち、ＰウェルＰ１上には、ゲート電極Ｇ３が配置されるとともに、ＰウェルＰ１には、ゲート電極Ｇ３を挟み込むように配置されたＮ型不純物拡散層ＤＮ３ａ、ＤＮ３ｂが形成されている。また、ＰウェルＰ１の周囲には、バックゲートコンタクトをとるためのＰ型不純物拡散層ＤＰ３が形成されている。
また、ＮウェルＮ１上には、ゲート電極Ｇ１が配置されるとともに、ＮウェルＮ１には、ゲート電極Ｇ１を挟み込むように配置されたＰ型不純物拡散層ＤＰ１ａ、ＤＰ１ｂが形成されている。また、ＮウェルＮ１の周囲には、バックゲートコンタクトをとるためのＮ型不純物拡散層ＤＮ１が形成されている。
また、ＮウェルＮ１上には、ゲート電極Ｇ１が配置されるとともに、ＮウェルＮ１には、ゲート電極Ｇ１を挟み込むように配置されたＰ型不純物拡散層ＤＰ１ａ、ＤＰ１ｂが形成されている。また、ＮウェルＮ１の周囲には、バックゲートコンタクトをとるためのＮ型不純物拡散層ＤＮ１が形成されている。
また、ＮウェルＮ２上には、ゲート電極Ｇ２が配置されるとともに、ＮウェルＮ２には、ゲート電極Ｇ２を挟み込むように配置されたＰ型不純物拡散層ＤＰ２ａ、ＤＰ２ｂが形成されている。また、ＮウェルＮ２の周囲には、バックゲートコンタクトをとるためのＮ型不純物拡散層ＤＮ２が形成されている。
また、ＮウェルＮ３上には、複数のゲート電極Ｇ４が配置されるとともに、ＮウェルＮ３には、ゲート電極Ｇ４を挟み込むように配置されたＰ型不純物拡散層ＤＰ４が形成されている。
また、ＮウェルＮ３上には、複数のゲート電極Ｇ４が配置されるとともに、ＮウェルＮ３には、ゲート電極Ｇ４を挟み込むように配置されたＰ型不純物拡散層ＤＰ４が形成されている。
そして、Ｎ型不純物拡散層ＤＮ１およびＰ型不純物拡散層ＤＰ１ｂ、ＤＰ２ｂは下層配線層Ｈ１１を介して接続されている。また、ゲート電極Ｇ４、Ｐ型不純物拡散層ＤＰ１ａおよびＮ型不純物拡散層ＤＮ３ａは下層配線層Ｈ１２を介して接続されている。また、ゲート電極Ｇ１、Ｇ３は下層配線層Ｈ１３を介して接続されている。また、Ｎ型不純物拡散層ＤＮ３ｂおよびＰ型不純物拡散層ＤＰ３は下層配線層Ｈ１４を介して接続されている。また、Ｐ型不純物拡散層ＤＰ２ａ、ＤＰ４およびＮ型不純物拡散層ＤＮ２は下層配線層Ｈ１５を介して接続されている。また、下層配線層Ｈ１３は上層配線層Ｈ２１に接続され、上層配線層Ｈ２１には制御信号ＸＳＣ１が入力される。また、下層配線層Ｈ１６は上層配線層Ｈ２２に接続され、上層配線層Ｈ２２には制御信号ＸＳＣ２が入力される。
ここで、Ｎチャンネル電界効果型トランジスタＴ４をＳＯＩ形成領域Ｒ２に形成することにより、Ｎチャンネル電界効果型トランジスタＴ４にてＭＯＳキャパシタを構成した場合においても、ＭＯＳキャパシタに作用する寄生容量を低減させることが可能となる。このため、寄生容量を低減させつつ、スイッチドキャパシタ方式に用いられるキックキャパシタをＭＯＳキャパシタにて構成することが可能となり、素子面積の増大を抑制しつつ、昇圧電圧を増大させることが可能となる。
また、Ｎチャンネル電界効果型トランジスタＴ１、Ｔ３およびＰチャンネル電界効果型トランジスタＴ２をバルク領域Ｒ１に形成することにより、ＭＯＳキャパシタにＳＯＩ構造を持たせた場合においても、スイッチドキャパシタ方式に用いられるスイッチング素子の耐圧の劣化を防止することが可能となり、昇圧電圧を増大させることが可能となる。
ＳＷ０〜ＳＷ１８ スイッチ、Ｃ１〜Ｃ６ キックキャパシタ、ＣＬ キャパシタ、ＶＤＤ、Ｖａ１、Ｖａ２ 直流電源、Ｃｓｕｂ１、Ｃｓｕｂ１１、Ｃｓｕｂ２１ 寄生容量、ＣＢ１〜ＣＢ６、ＣＢ２１ ＢＯＸ層容量、Ｃｄ１〜Ｃｄ６、Ｃｄ１１、Ｃｄ２１ 空乏層容量、１１、２１ 半導体基板、１２ ウェル、１３、２３ 空乏層、１４、２５ ゲート絶縁膜、１５、２６ ゲート電極、１６、２７ サイドウォール、１７ａ、２８ａ ソース層、１７ｂ、２８ｂ ドレイン層、１８ａ、１８ｂ 高濃度不純物拡散領域、Ｃｇ１１、Ｃｇ２１ ＭＯＳ容量、２２ 絶縁層、２４ 半導体層、Ｔ１、Ｔ３、Ｔ４ Ｎチャンネル電界効果型トランジスタ、Ｔ２ Ｐチャンネル電界効果型トランジスタ、３１ 半導体チップ、Ｒ１ バルク領域、Ｒ２ ＳＯＩ形成領域、Ｇ１〜Ｇ４ ゲート電極、Ｎ１〜Ｎ３ Ｎウェル、Ｐ１ Ｐウェル、ＤＮ１、ＤＮ２、ＤＮ３ａ、ＤＮ３ｂ Ｎ型不純物拡散層、ＤＰ１ａ、ＤＰ１ｂ、ＤＰ２１ａ、ＤＰ２ｂ、ＤＰ３、ＤＰ４ Ｐ型不純物拡散層、Ｈ１１〜Ｈ１５ 下層配線層、Ｈ２１、Ｈ２２ 上層配線層
Claims (4)
- 半導体基板上に形成されたＢＯＸ層と、
前記ＢＯＸ層上に形成された半導体層と、
前記半導体層に形成された複数のＭＯＳキャパシタと、
前記半導体基板に形成され、直流電圧が前記ＭＯＳキャパシタに共通に印加されるように前記ＭＯＳキャパシタを並列接続するとともに、前記並列接続されたＭＯＳキャパシタが直列接続されるように切り替えを行うスイッチング素子とを備え、
前記スイッチング素子は、前記半導体基板のバルク領域に形成されていることを特徴とする半導体装置。 - 前記ＢＯＸ層の膜厚は１０［ｎｍ］以上であること、を特徴とする請求項１に記載の半導体装置。
- 前記ＢＯＸ層の膜厚は５７［ｎｍ］以上であること、を特徴とする請求項１に記載の半導体装置。
- 第１制御信号に基づいてオン／オフ動作を行う第１電界効果型トランジスタと、
前記第１制御信号に基づいて前記第１電界効果型トランジスタと逆のオン／オフ動作を行う第２電界効果型トランジスタと、
前記第１制御信号と逆相の第２制御信号に基づいて前記第１電界効果型トランジスタと同一のオン／オフ動作を行う第３電界効果型トランジスタと、
ＭＯＳキャパシタを構成する第４電界効果型トランジスタとを備え、
前記第１電界効果型トランジスタおよび前記第２電界効果型トランジスタのソースは前記第４電界効果型トランジスタのゲートに接続され、
前記第１電界効果型トランジスタのドレインは前記第３電界効果型トランジスタのソースに接続され、
前記第３電界効果型トランジスタのドレインは前記第４電界効果型トランジスタのソースおよびドレインに共通に接続され、
前記第４電界効果型トランジスタはＳＯＩ構造を持ち、
前記第１〜第３電界効果型トランジスタはバルク基板上に形成されていることを特徴とする昇圧回路。
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