KR100802486B1 - 반도체 장치 및 승압 회로 - Google Patents

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요시하루 아지키
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명은 소자 면적의 증대를 억제하면서, 킥 커패시터의 기생 용량을 저감시키는 것을 과제로 한다.
직류 전원(VDD)의 전압에 대응한 전하를 축적하는 킥 커패시터(C1∼C6), 킥 커패시터(C1∼C6)를 직류 전원(VDD)에 병렬 접속하는 스위치(SW0∼SW5, SW11∼SW16), 병렬 접속되어 있는 킥 커패시터(C1∼C6) 및 직류 전원(VDD)을 직렬 접속하는 스위치(SW2∼SW6, SW17)를 설치하고, 킥 커패시터(C1∼C6)는 SOI 구조를 갖는 MOS 커패시터에 의해 구성한다.
BOX층, MOS 커패시터, 킥 커패시터, 스위칭 소자

Description

반도체 장치 및 승압 회로{SEMICONDUCTOR DEVICE AND BOOSTING CIRCUIT}
도 1은 본 발명의 일 실시예에 따른 승압 회로의 개략 구성을 나타낸 회로도.
도 2는 도 1의 승압 회로의 동작을 나타낸 회로도.
도 3은 도 1의 승압 회로의 승압 전압과 기생 용량의 관계를 나타낸 도면.
도 4는 도 1의 승압 회로의 킥 커패시터(kick capacitor)의 구성을 종래예와 비교하여 나타낸 도면.
도 5는 도 1의 승압 회로의 1단분의 회로 구성을 나타낸 도면.
도 6은 도 1의 승압 회로의 1단분의 레이아웃 패턴을 나타낸 평면도.
도면의 주요 부분에 대한 부호의 설명
SW0∼SW18 : 스위치
C1∼C6 : 킥 커패시터(kick capacitor)
CL : 커패시터 VDD, Va1, Va2 : 직류 전원
Csub1, Csub11, Csub21 : 기생 용량 CB1∼CB6, CB21 : BOX층 용량
Cd1∼Cd6, Cd11, Cd21 : 공핍층(空乏層) 용량
11, 21 : 반도체 기판 12 : 웰(well)
13, 23 : 공핍층 14, 25 : 게이트 절연막
15, 26 : 게이트 전극 16, 27 : 측벽(sidewall)
17a, 28a : 소스층 17b, 28b : 드레인층
18a, 18b : 고농도 불순물 확산 영역 Cg11, Cg21 : MOS 용량
22 : 절연층 24 : 반도체층
T1, T3, T4 : N채널 전계 효과형 트랜지스터
T2 : P채널 전계 효과형 트랜지스터 31 : 반도체 칩
R1 : 벌크(bulk) 영역 R2 : SOI 형성 영역
G1∼G4 : 게이트 전극 N1∼N3 : N웰
P1 : P웰
DN1, DN2, DN3a, DN3b : N형 불순물 확산층
DP1a, DP1b, DP21a, DP2b, DP3, DP4 : P형 불순물 확산층
H11∼H15 : 하층 배선층 H21, H22 : 상층 배선층
본 발명은 반도체 장치 및 승압 회로에 관한 것으로서, 특히 스위치드 커패시터(switched capacitor) 방식의 DC-DC 컨버터에 적용하여 적합한 것이다.
최근의 반도체 제조 프로세스의 진전에 따라, 반도체 집적 회로의 고밀도 집적화 및 다기능화가 진행되고, 반도체 집적 회로 내부의 전원 전압은 저(低)전압화의 경향이 있다. 또한, 반도체 집적 회로의 다기능화에 따라, 고전압 전원도 포함 하여 각종 전원의 내장화도 진행되고 있다. 예를 들어 플래시 메모리, EEPROM 등의 불휘발성 메모리나 액정 등의 표시 소자용 드라이버 IC에서는 10V 이상의 고전압이 필요하다. 이 때문에, 이러한 고전압을 발생시키는 승압 회로로서, 코일 등을 사용한 스위칭 레귤레이터(switching regulator) 방식 대신에 반도체 집적 회로로의 내장화가 용이한 차지 펌프(charge pump) 방식이 채용되고 있다. 이 차지 펌프 방식으로서는, Dickson형 차지 펌프 회로가 일반적으로 사용되고 있다.
또한, 차지 펌프 회로에 비하여 높은 변환 효율이 얻어지도록 하기 위해, 특허문헌 1에는 스위치드 커패시터 방식의 DC-DC 컨버터를 승압 회로로서 사용하는 방법이 개시되어 있다. 이 스위치드 커패시터 방식에서는, 전원 전압이 병렬로 인가된 복수의 킥 커패시터가 직렬 접속되도록 스위칭 소자에 의해 전환함으로써, 출력 전압을 승압시킬 수 있다.
[특허문헌 1] 일본국 공개특허2004-172631호 공보
그러나, 스위치드 커패시터 방식에 사용되는 킥 커패시터를 MOS 커패시터에 의해 구성하면, 웰과 기판의 접합면을 따라 형성되는 공핍층 용량이 기생 용량으로서 작용하기 때문에, 승압 전압이 저하된다는 문제가 있었다.
한편, 다결정 실리콘층을 상부 전극 및 하부 전극으로서 사용한 ONO 커패시터 등에 의해 킥 커패시터를 구성하면, 소자 면적이 증대된다는 문제가 있었다.
그래서, 본 발명의 목적은 소자 면적의 증대를 억제하면서, 킥 커패시터의 기생 용량을 저감시키는 것이 가능한 반도체 장치 및 승압 회로를 제공하는 것이 다.
상술한 과제를 해결하기 위해, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 반도체 기판 위에 형성된 BOX층과, 상기 BOX층 위에 형성된 반도체층과, 상기 반도체층에 형성된 복수의 MOS 커패시터와, 상기 반도체 기판에 형성되고, 직류 전압이 상기 MOS 커패시터에 공통으로 인가되도록 상기 MOS 커패시터를 병렬 접속하는 동시에, 상기 병렬 접속된 MOS 커패시터가 직렬 접속되도록 전환을 행하는 스위칭 소자를 구비하는 것을 특징으로 한다.
이것에 의해, 반도체 기판에 형성되는 공핍층 용량에 대하여 BOX층 용량을 직렬로 용량 결합시킬 수 있고, MOS 커패시터에 작용하는 기생 용량을 저감시키는 것이 가능해진다. 이 때문에, 기생 용량을 저감시키면서, 스위치드 커패시터 방식에 사용되는 킥 커패시터를 MOS 커패시터에 의해 구성하는 것이 가능해지고, 소자 면적의 증대를 억제하면서, 승압 전압을 증대시키는 것이 가능해진다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 스위칭 소자는 상기 반도체 기판의 벌크 영역에 형성되어 있는 것을 특징으로 한다.
이것에 의해, MOS 커패시터에 SOI 구조를 부여한 경우에도, 스위칭 소자의 내압(耐壓) 열화(劣化)를 방지하는 것이 가능해지고, 승압 전압을 증대시키는 것이 가능해진다.
상기 반도체 장치에 있어서, 상기 BOX층의 막 두께는 10㎚ 이상, 더 바람직하게는 57㎚ 이상인 것이 바람직하다.
또한, 본 발명의 일 형태에 따른 승압 회로에 의하면, 제 1 제어 신호에 의거하여 온(on)/오프(off) 동작을 행하는 제 1 전계 효과형 트랜지스터와, 상기 제 1 제어 신호에 의거하여 상기 제 1 전계 효과형 트랜지스터와 반대인 온/오프 동작을 행하는 제 2 전계 효과형 트랜지스터와, 상기 제 1 제어 신호와 역상(逆相)인 제 2 제어 신호에 의거하여 상기 제 1 전계 효과형 트랜지스터와 동일한 온/오프 동작을 행하는 제 3 전계 효과형 트랜지스터와, MOS 커패시터를 구성하는 제 4 전계 효과형 트랜지스터를 구비하며, 상기 제 1 전계 효과형 트랜지스터 및 상기 제 2 전계 효과형 트랜지스터의 소스는 상기 제 4 전계 효과형 트랜지스터의 게이트에 접속되고, 상기 제 1 전계 효과형 트랜지스터의 드레인은 상기 제 3 전계 효과형 트랜지스터의 소스에 접속되며, 상기 제 3 전계 효과형 트랜지스터의 드레인은 상기 제 4 전계 효과형 트랜지스터의 소스 및 드레인에 공통으로 접속되고, 상기 제 4 전계 효과형 트랜지스터는 SOI 구조를 갖는 것을 특징으로 한다.
이것에 의해, 제 4 전계 효과형 트랜지스터의 채널 아래에 형성되는 공핍층 용량에 대하여 BOX층 용량을 직렬로 용량 결합시킬 수 있고, 제 4 전계 효과형 트랜지스터에 의해 MOS 커패시터를 구성한 경우에도, MOS 커패시터에 작용하는 기생 용량을 저감시키는 것이 가능해진다. 이 때문에, 기생 용량을 저감시키면서, 스위치드 커패시터 방식에 사용되는 킥 커패시터를 MOS 커패시터에 의해 구성하는 것이 가능해지고, 소자 면적의 증대를 억제하면서, 승압 전압을 증대시키는 것이 가능해진다.
또한, 본 발명의 일 형태에 따른 승압 회로에 의하면, 상기 제 1 내지 제 3 전계 효과형 트랜지스터는 벌크 기판 위에 형성되어 있는 것을 특징으로 한다.
이것에 의해, MOS 커패시터에 SOI 구조를 부여한 경우에도, 제 1 내지 제 3 전계 효과형 트랜지스터의 내압 열화를 방지하는 것이 가능해지고, 승압 전압을 증대시키는 것이 가능해진다.
이하, 본 발명의 실시예에 따른 반도체 장치에 대해서 도면을 참조하면서 설명한다.
도 1은 본 발명의 일 실시예에 따른 승압 회로의 개략 구성을 나타낸 회로도이다.
도 1에 있어서, 승압 회로에는 직류 전원(VDD)의 전압에 대응한 전하를 축적하는 킥 커패시터(C1∼C6)가 6단분 설치되어 있다. 또한, 승압 회로에는 킥 커패시터(C1∼C6)를 직류 전원(VDD)에 병렬 접속하는 스위치(SW0∼SW5, SW11∼SW16)가 설치되는 동시에, 병렬 접속되어 있는 킥 커패시터(C1∼C6) 및 직류 전원(VDD)을 직렬 접속하는 스위치(SW2∼SW6, SW17)가 설치되어 있다. 또한, 킥 커패시터(C1∼C6)에 의해 승압된 승압 전압을 출력하는 스위치(SW18)가 설치되는 동시에, 스위치(SW18)를 직류 전원(VDD)과 분리하는 커패시터(CL)가 설치되어 있다.
여기서, 킥 커패시터(C1∼C6)는 SOI 구조를 갖는 MOS 커패시터에 의해 구성할 수 있다. 그리고, SOI 구조를 갖는 MOS 커패시터에 의해 킥 커패시터(C1∼C6)를 구성하면, 이들 킥 커패시터(C1∼C6)의 기생 용량(Csub1)으로서, 반도체 기판에 형성되는 공핍층 용량(Cd1∼Cd6)이 각각 부가되는 동시에, 이들 공핍층 용량(Cd1∼Cd6)에 대하여 BOX층 용량(CB1∼CB6)이 각각 직렬로 용량 결합된다.
도 2는 도 1의 승압 회로의 동작을 나타낸 회로도이다.
도 2의 (a)에 있어서, 차징(charging) 동작에서는 스위치(SW0∼SW5, SW11∼SW16)를 온(on)하는 동시에, 스위치(SW2∼SW6, SW17, SW18)를 오프(off)함으로써, 킥 커패시터(C1∼C6)를 직류 전원(VDD)에 병렬 접속한다. 이것에 의해, 킥 커패시터(C1∼C6)에는 직류 전원(VDD)으로부터 공급되는 전압이 각각 인가되고, 직류 전원(VDD)의 전압에 대응한 전하가 킥 커패시터(C1∼C6)에 각각 축적된다.
다음으로, 도 2의 (b)에 있어서, 펌프 상승(pump-up) 동작에서는 스위치(SW0∼SW5, SW11∼SW16)를 오프하는 동시에, 스위치(SW2∼SW6, SW17, SW18)를 온함으로써, 킥 커패시터(C1∼C6) 및 직류 전원(VDD)을 직렬 접속한다. 이것에 의해, 킥 커패시터(C1∼C6)에 각각 인가되어 있던 전압 및 직류 전원(VDD)의 전압이 가산(加算)되어 출력되고, 킥 커패시터(C1∼C6)의 접속 단수(段數)에 대응한 승압 전압을 얻을 수 있다.
여기서, 킥 커패시터(C1∼C6)에 기생 용량(Csub1)이 존재하면, 펌프 상승 동작에서 얻어지는 승압 전압이 저하된다.
도 3은 계산에 의해 얻어진 도 1의 승압 회로의 승압 전압과 기생 용량의 관계를 나타낸 도면이다.
도 3에 있어서, 킥 커패시터의 기생 용량(Csub)이 증대됨에 따라, 펌프 상승 동작에서 얻어지는 승압 전압(HVOUT)이 저하됨을 알 수 있다.
여기서, SOI 구조를 갖는 MOS 커패시터에 의해 도 1의 킥 커패시터(C1∼C6)를 구성하면, 반도체 기판에 형성되는 공핍층 용량(Cd1∼Cd6)에 대하여 BOX층 용량 (CB1∼CB6)을 각각 직렬로 용량 결합시킬 수 있고, 킥 커패시터(C1∼C6)에 작용하는 기생 용량(Csub1)을 저감시키는 것이 가능해진다. 이 때문에, 기생 용량(Csub1)을 저감시키면서, 스위치드 커패시터 방식에 사용되는 킥 커패시터(C1∼C6)를 MOS 커패시터에 의해 구성하는 것이 가능해지고, 소자 면적의 증대를 억제하면서, 승압 전압을 증대시키는 것이 가능해진다.
도 4는 도 1의 승압 회로의 킥 커패시터의 구성을 종래예와 비교하여 나타낸 단면도 및 등가회로도이다. 도 4의 (a)는 벌크 기판 위에 MOS 커패시터를 형성한 경우, 도 4의 (b)는 SOI 기판 위에 MOS 커패시터를 형성한 경우를 나타낸다.
도 4의 (a)에 있어서, 반도체 기판(11)에는 웰(12)이 형성되는 동시에, 반도체 기판(11)과 웰(12)의 접합면을 따라 깊이 d1의 공핍층(13)이 형성되어 있다. 또한, 반도체 기판(11) 위에는 게이트 절연막(14)을 통하여 게이트 전극(15)이 형성되고, 게이트 전극(15)의 측벽에는 측벽(16)이 형성되어 있다. 그리고, 게이트 전극(15)의 한쪽에는 소스층(17a)이 웰(12)에 형성되고, 게이트 전극(15)의 다른쪽에는 드레인층(17b)이 웰(12)에 형성된다. 또한, 웰(12)의 주위에는 백게이트 컨택트(back-gate contact)를 취하기 위한 고농도 불순물 확산 영역(18a, 18b)이 형성되어 있다. 그리고, 게이트 전극(15)은 직류 전원(Va1)을 통하여 소스층(17a), 드레인층(17b) 및 고농도 불순물 확산 영역(18a, 18b)에 공통으로 접속되어 있다.
여기서, 벌크 기판 위에 MOS 커패시터를 형성한 경우, 이 MOS 커패시터의 MOS 용량(Cg11)에 대하여 공핍층 용량(Cd11)으로 이루어지는 기생 용량(Csub11)이 병렬로 부가된다. 이 공핍층 용량(Cd11)은 반도체 기판(11)의 불순물 농도 Nsub, 웰(12)의 불순물 농도 ND 및 직류 전원(Va1)의 전압(E1)에 의해 변화된다.
Cd11은 하기 식 (1)에 의해 표시된다.
[식 1]
Figure 112006044588403-pat00001
상기 식 (1)에 있어서, q, εsi 및 Vbi는 각각 소전하(=1.60218×10- 19쿨롬), 실리콘의 유전율(=1.053×10-10F/m) 및 빌트인 포텐셜이며, ND에 의해 변화된다.
여기서, 일반적으로 사용되고 있는 p형 실리콘 웨이퍼를 사용할 경우는, Nsub=*이다. PN 다이오드 특성을 유지하기 위해, CMOS 프로세스의 특성상 ND는 Nsub 이상의 농도로 된다. ND=Nsub일 때, Vbi=0.6V로 되고, ND가 커질수록 Vbi는 커진다. 따라서, 식 (1)로부터, Cd11의 최대값은 E1=0V일 때, Cd11=120μFm으로 된다.
한편, 도 4의 (b)에 있어서, 반도체 기판(21) 위에는 절연층(22)이 형성되고, 절연층(22) 위에는 반도체층(24)이 형성된다. 여기서, 반도체 기판(21)에는 반도체 기판(21)과 절연층(22)의 계면을 따라 깊이 d2의 공핍층(23)이 형성되어 있다. 또한, 반도체 기판(21) 및 반도체층(24)의 재질(材質)로서는, 예를 들어 Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, ZnSe 등을 사용할 수 있고, 절연 층(22)으로서는, 예를 들어 SiO2, SiON 또는 Si3N4 등의 절연층 또는 매립 절연막을 사용할 수 있다. 또한, 반도체층(24)이 절연층(22) 위에 형성된 반도체 기판(21)으로서는, 예를 들어 SOI 기판을 사용할 수 있고, SOI 기판으로서는, SIMOX(Separation by Implanted Oxgen) 기판, 접합 기판 또는 레이저 어닐링 기판 등을 사용할 수 있다. 또한, 반도체 기판(21) 대신에 사파이어, 유리 또는 세라믹 등의 절연성 기판을 사용하도록 할 수도 있다.
그리고, 반도체층(24) 위에는 게이트 절연막(25)을 통하여 게이트 전극(26)이 형성되고, 게이트 전극(26)의 측벽에는 측벽(27)이 형성된다. 그리고, 게이트 전극(26)의 한쪽에는 소스층(28a)이 반도체층(24)에 형성되고, 게이트 전극(26)의 다른쪽에는 드레인층(28b)이 반도체층(24)에 형성된다. 그리고, 게이트 전극(26)은 직류 전원(Va2)을 통하여 소스층(28a) 및 드레인층(28b)에 공통으로 접속되어 있다.
여기서, SOI 기판 위에 MOS 커패시터를 형성한 경우, 이 MOS 커패시터의 MOS 용량(Cg21)에 대하여 BOX층 용량(CB21)이 직렬로 용량 결합된 공핍층 용량(Cd21)으로 이루어지는 기생 용량(Csub21)이 병렬로 부가된다.
이 때문에, 도 4의 (b)의 기생 용량(Csub21)은 도 4의 (a)의 기생 용량(Csub11)보다도 작아지고, SOI 기판 위에 MOS 커패시터를 형성하면, 벌크 기판 위에 MOS 커패시터를 형성한 경우에 비하여, MOS 커패시터에 부가되는 기생 용량을 저감시킬 수 있다. 예를 들어 절연층(22)의 막 두께를 2000[㎚]로 하고, 도 4의 (b)의 공핍층 용량(Cd21)이 도 4의 (a)의 공핍층 용량(Cd11)과 동일한 것으로 하면, Csub21=0.012[pF]로 되어, 기생 용량(Csub21)을 70[%] 정도 삭감할 수 있다.
CB21 및 Csub21은 하기 식 (2) 및 (3)에 의해 표시된다.
[식 2]
Figure 112006044588403-pat00002
[식 3]
Figure 112006044588403-pat00003
단, εsio 및 dBOX는 각각 이산화실리콘의 유전율 및 매립 산화막의 막 두께이다. 공핍층 용량의 최대값은 120μFm이다. Csub21을 30μFm이하, 바람직하게는 10μFm으로 하기 위해서는, 매립 산화막의 막 두께는 10㎚ 이상, 더 바람직하게는 57㎚ 이상인 것이 바람직하다. 이것에 의해, 기생 용량을 보다 저감시키는 것이 가능하다.
도 5는 도 1의 승압 회로의 1단분의 회로 구성을 나타낸 도면이다.
도 5에 있어서, 예를 들어 도 1의 스위치(SW8)는 N채널 전계 효과형 트랜지스터(T1), 스위치(SW13)는 P채널 전계 효과형 트랜지스터(T2), 스위치(SW3)는 N채널 전계 효과형 트랜지스터(T3), 킥 커패시터(C3)는 N채널 전계 효과형 트랜지스터(T4)로 구성할 수 있다. 그리고, N채널 전계 효과형 트랜지스터(T4)는 SOI 구조를 갖는 MOS 커패시터를 구성할 수 있다.
여기서, N채널 전계 효과형 트랜지스터(T1) 및 P채널 전계 효과형 트랜지스터(T2)의 소스는 N채널 전계 효과형 트랜지스터(T4)의 게이트에 접속되고, N채널 전계 효과형 트랜지스터(T1)의 드레인은 N채널 전계 효과형 트랜지스터(T3)의 소스에 접속되며, N채널 전계 효과형 트랜지스터(T3)의 드레인은 N채널 전계 효과형 트랜지스터(T4)의 소스 및 드레인에 공통으로 접속되어 있다.
그리고, N채널 전계 효과형 트랜지스터(T1) 및 P채널 전계 효과형 트랜지스터(T2)의 게이트에는 N채널 전계 효과형 트랜지스터(T1) 및 P채널 전계 효과형 트랜지스터(T2)를 온/오프시키는 제 1 제어 신호(XSC1)가 입력되는 동시에, N채널 전계 효과형 트랜지스터(T3)의 게이트에는 N채널 전계 효과형 트랜지스터(T3)를 온/오프시키는 제 2 제어 신호(XSC2)가 입력된다. 또한, 제 1 제어 신호(XSC1)와 제 2 제어 신호(XSC2)는 서로 위상이 반대인 펄스 신호를 사용할 수 있다.
그리고, 차징 동작에서는 제 1 제어 신호(XSC1)가 로우(low) 레벨, 제 2 제어 신호(XSC2)가 하이(high) 레벨로 설정된다. 그리고, N채널 전계 효과형 트랜지스터(T1)가 오프하는 동시에, P채널 전계 효과형 트랜지스터(T2) 및 N채널 전계 효과형 트랜지스터(T3)가 온함으로써, N채널 전계 효과형 트랜지스터(T4)에 직류 전원(VDD)이 인가되고, N채널 전계 효과형 트랜지스터(T4)에 전하가 축적된다.
다음으로, 펌프 상승 동작에서는 제 1 제어 신호(XSC1)가 하이 레벨, 제 2 제어 신호(XSC2)가 로우 레벨로 설정된다. 그리고, N채널 전계 효과형 트랜지스터(T1)가 온하는 동시에, P채널 전계 효과형 트랜지스터(T2) 및 N채널 전계 효과형 트랜지스터(T3)가 오프함으로써, 전단(前段)의 킥 커패시터(C2)로부터의 출력 전압이 N채널 전계 효과형 트랜지스터(T4)의 게이트에 인가되고, N채널 전계 효과형 트랜지스터(T4)의 소스/드레인으로부터의 출력 전압이 후단(後段)의 킥 커패시터(C4)에 인가된다.
도 6은 도 1의 승압 회로의 1단분의 레이아웃 패턴을 나타낸 평면도이다.
도 6에 있어서, 반도체 칩(31)에는 벌크 영역(R1) 및 SOI 형성 영역(R2)이 설치되어 있다. 그리고, 벌크 영역(R1)에는 N웰(N1, N2) 및 P웰(P1)이 형성되고, SOI 형성 영역(R2)에는 N웰(N3)이 형성된다. 그리고, 도 5의 N채널 전계 효과형 트랜지스터(T1, T3, T4)가 N웰(N1, N2, N3)에 각각 형성되고, P채널 전계 효과형 트랜지스터(T2)가 P웰(P1)에 형성된다.
즉, P웰(P1) 위에는 게이트 전극(G3)이 배치되는 동시에, P웰(P1)에는 게이트 전극(G3)을 사이에 끼우도록 배치된 N형 불순물 확산층(DN3a, DN3b)이 형성되어 있다. 또한, P웰(P1)의 주위에는 백게이트 컨택트를 취하기 위한 P형 불순물 확산층(DP3)이 형성되어 있다.
또한, N웰(N1) 위에는 게이트 전극(G1)이 배치되는 동시에, N웰(N1)에는 게이트 전극(G1)을 사이에 끼우도록 배치된 P형 불순물 확산층(DP1a, DP1b)이 형성되어 있다. 또한, N웰(N1)의 주위에는 백게이트 컨택트를 취하기 위한 N형 불순물 확산층(DN1)이 형성되어 있다.
또한, N웰(N2) 위에는 게이트 전극(G2)이 배치되는 동시에, N웰(N2)에는 게이트 전극(G2)을 사이에 끼우도록 배치된 P형 불순물 확산층(DP2a, DP2b)이 형성되 어 있다. 또한, N웰(N2)의 주위에는 백게이트 컨택트를 취하기 위한 N형 불순물 확산층(DN2)이 형성되어 있다.
또한, N웰(N3) 위에는 복수의 게이트 전극(G4)이 배치되는 동시에, N웰(N3)에는 게이트 전극(G4)을 사이에 끼우도록 배치된 P형 불순물 확산층(DP4)이 형성되어 있다.
그리고, N형 불순물 확산층(DN1) 및 P형 불순물 확산층(DP1b, DP2b)은 하층 배선층(H11)을 통하여 접속되어 있다. 또한, 게이트 전극(G4), P형 불순물 확산층(DP1a) 및 N형 불순물 확산층(DN3a)은 하층 배선층(H12)을 통하여 접속되어 있다. 또한, 게이트 전극(G1, G3)은 하층 배선층(H13)을 통하여 접속되어 있다. 또한, N형 불순물 확산층(DN3b) 및 P형 불순물 확산층(DP3)은 하층 배선층(H14)을 통하여 접속되어 있다. 또한, P형 불순물 확산층(DP2a, DP4) 및 N형 불순물 확산층(DN2)은 하층 배선층(H15)을 통하여 접속되어 있다. 또한, 하층 배선층(H13)은 상층 배선층(H21)에 접속되고, 상층 배선층(H21)에는 제어 신호(XSC1)가 입력된다. 또한, 하층 배선층(H16)은 상층 배선층(H22)에 접속되고, 상층 배선층(H22)에는 제어 신호(XSC2)가 입력된다.
여기서, N채널 전계 효과형 트랜지스터(T4)를 SOI 형성 영역(R2)에 형성함으로써, N채널 전계 효과형 트랜지스터(T4)에 의해 MOS 커패시터를 구성한 경우에도, MOS 커패시터에 작용하는 기생 용량을 저감시키는 것이 가능해진다. 이 때문에, 기생 용량을 저감시키면서, 스위치드 커패시터 방식에 사용되는 킥 커패시터를 MOS 커패시터에 의해 구성하는 것이 가능해지고, 소자 면적의 증대를 억제하면서, 승압 전압을 증대시키는 것이 가능해진다.
또한, N채널 전계 효과형 트랜지스터(T1, T3) 및 P채널 전계 효과형 트랜지스터(T2)를 벌크 영역(R1)에 형성함으로써, MOS 커패시터에 SOI 구조를 부여한 경우에도, 스위치드 커패시터 방식에 사용되는 스위칭 소자의 내압 열화를 방지하는 것이 가능해지고, 승압 전압을 증대시키는 것이 가능해진다.
상술한 바와 같이 본 발명에 의하면, 소자 면적의 증대를 억제하면서, 킥 커패시터의 기생 용량을 저감시키는 것이 가능한 반도체 장치 및 승압 회로를 제공할 수 있다.

Claims (6)

  1. 반도체 기판 위에 형성된 BOX층과,
    상기 BOX층 위에 형성된 반도체층과,
    상기 반도체층에 형성된 복수의 MOS 커패시터와,
    상기 반도체 기판에 형성되고, 직류 전압이 상기 MOS 커패시터에 공통으로 인가되도록 상기 MOS 커패시터를 병렬 접속하는 동시에, 상기 병렬 접속된 MOS 커패시터가 직렬 접속되도록 전환을 행하는 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 스위칭 소자는 상기 반도체 기판의 벌크(bulk) 영역에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 제어 신호에 의거하여 온(on)/오프(off) 동작을 행하는 제 1 전계 효과형 트랜지스터와,
    상기 제 1 제어 신호에 의거하여 상기 제 1 전계 효과형 트랜지스터와 반대인 온/오프 동작을 행하는 제 2 전계 효과형 트랜지스터와,
    상기 제 1 제어 신호와 역상(逆相)인 제 2 제어 신호에 의거하여 상기 제 1 전계 효과형 트랜지스터와 동일한 온/오프 동작을 행하는 제 3 전계 효과형 트랜지 스터와,
    MOS 커패시터를 구성하는 제 4 전계 효과형 트랜지스터를 구비하며,
    상기 제 1 전계 효과형 트랜지스터 및 상기 제 2 전계 효과형 트랜지스터의 소스는 상기 제 4 전계 효과형 트랜지스터의 게이트에 접속되고,
    상기 제 1 전계 효과형 트랜지스터의 드레인은 상기 제 3 전계 효과형 트랜지스터의 소스에 접속되며,
    상기 제 3 전계 효과형 트랜지스터의 드레인은 상기 제 4 전계 효과형 트랜지스터의 소스 및 드레인에 공통으로 접속되고,
    상기 제 4 전계 효과형 트랜지스터는 SOI 구조를 갖는 것을 특징으로 하는 승압 회로.
  4. 제 1 항에 있어서,
    상기 BOX층의 막 두께는 10㎚ 이상인 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 BOX층의 막 두께는 57㎚ 이상인 것을 특징으로 하는 반도체 장치.
  6. 제 3 항에 있어서,
    상기 제 1 내지 제 3 전계 효과형 트랜지스터는 벌크 기판 위에 형성되어 있는 것을 특징으로 하는 승압 회로.
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