KR20030027662A - 용량 소자 및 그것을 이용한 승압 회로 - Google Patents
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Abstract
용량 소자의 면적을 작게할 수 없어, 반도체 집적 회로의 소형화가 방해된다는 문제가 있었다.
본 발명은 이러한 문제를 해결하기 위하여, 실리콘 기판(1)의 표면상에 게이트 절연막을 마련하고, 게이트 절연막상에 제 1 게이트 전극(5)을 마련하고, 제 1 게이트 전극(5)상에 층간 절연막을 마련하고, 층간 절연막상에 제 2 게이트 전극(6)을 마련하되, 제 1 게이트 전극(5)을 기준 전위에 고정한다. 그리고 제 1 게이트 전극(5)과 대향하는 실리콘 기판(1)의 부분 및 제 2 게이트 전극(6)에 소정의 전압 V를 인가한다
Description
본 발명은 반도체 집적 회로에 사용되는 용량 소자 및 그것을 이용한 승압 회로에 관한 것이다.
반도체 집적 회로에서 사용되는 용량 소자로는, MOS 트랜지스터의 소스·드레인 영역과 실리콘 기판 사이에 존재하는 접합 용량이나, M0S 트랜지스터의 게이트 전극과 실리콘 기판 사이에 존재하는 게이트 용량 등이 있다. 반도체 집적 회로에서 노이즈 대책 등으로 사용하는 디커플링 용량이나 승압 회로에 사용하는 용량 소자로는, 작성의 용이성 등에 의하여 일반적으로, 게이트 용량이 사용된다.
도 7은 반도체 집적 회로에서 사용되는 종래의 용량 소자인 게이트 용량의 개략적인 구성을 나타내는 단면도이다. 도 7에서, 101은 P형의 실리콘 기판, 102, 103은 실리콘 기판(101)의 표면 가까이에 형성된 1쌍의 N+형의 소스·드레인 영역, 104는 실리콘 기판(101)의 표면상의, 1쌍의 소스·드레인 영역(102), (103) 사이의 위치에 형성된 게이트 절연막상에 마련된 게이트 전극, l05는 실리콘 기판(101) 및 소스·드레인 영역(103)과 접속하는 그라운드이다. 또한, 106은 게이트 전극(104)과 실리콘 기판(101) 사이에 존재하는 게이트 용량을 나타내고 있다. 또한, 도 7내에는 게이트 절연막은 생략하여 도시하지 않았다.
다음에 동작에 대하여 설명한다.
실리콘 기판(101)은 그라운드(l05)와 접속되어 기준 전위에 고정되어 있다. 도 8에 도시하는 바와 같이 게이트 전극(104)에 소정의 전압 V를 인가한다. 그 결과, 게이트 전극(104)과 실리콘 기판(101) 사이에 존재하는 게이트 용량(106)에 전하가 축적된다.
반도체 집적 회로에서 사용되는 종래의 용량 소자인 게이트 용량은 이상과 같이 구성되어 있어 신뢰성의 확보를 위해 게이트 절연막을 얇게 할 수 없다. 이 때문에, 필요한 용량값을 확보하기 위해서, 용량 소자의 면적을 작게할 수 없고,반도체 집적 회로의 소형화를 방해한다고 하는 문제가 있었다.
본 발명은 상기한 바와 같은 문제를 해결하기 위한 것으로, 단위 면적당의 용량값이 크고, 반도체 집적 회로로 사용되는 용량 소자 및 그것을 이용한 승압 회로를 얻는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 용량 소자의 구성을 나타내는 단면도,
도 2는 본 발명의 실시예 1에 따른 용량 소자의 동작의 설명에 제공하는 도면,
도 3은 플래쉬 메모리의 메모리 셀의 개략적인 구성을 나타내는 단면도,
도 4는 도 3에 나타내는 플래쉬 메모리의 메모리 셀의 제조 프로세스에 의해 제조된 본 발명의 실시예 2에 따른 용량 소자의 구성을 나타내는 단면도,
도 5는 본 발명의 실시예 2에 따른 용량 소자의 동작의 설명에 제공하는 도면,
도 6은 승압 회로의 구성을 나타내는 회로도,
도 7은 종래의 용량 소자인 게이트 용량의 개략적인 구성을 나타내는 단면도,
도 8은 종래의 용량 소자인 게이트 용량의 동작의 설명에 제공하는 도면이다.
도면의 주요 부분에 대한 부호의 설명
1, 21 : 실리콘 기판2 : N 웰
3, 4, 24, 25 : 소스·드레인 영역5, 31 : 제 1 게이트 전극
6, 32 : 제 2 게이트 전극7, 33 : 그라운드
8, 34 : 제 1 용량9, 35 : 제 2 용량
22 : 저부 N 웰23 : P 웰
26 : 플로팅 게이트27 : 제어 게이트
41 : 전원42 : NMOS 트랜지스터
43∼45 : 제 l 내지 제 3 다이오드
46∼49 : 제 1 내지 제 4 용량 소자
N1∼N6 : 제 1 내지 제 6 노드
본 발명에 관한 용량 소자는, 기판 표면상에 마련된 게이트 절연막과, 게이트 절연막상에 마련된 제 1 게이트 전극과, 제 1 게이트 전극상에 마련된 층간 절연막과, 층간 절연막상에 마련된 제 2 게이트 전극을 구비하되, 제 1 게이트 전극이 그라운드에 접속되어 기준 전위에 고정되어 있다.
본 발명에 관한 승압 회로는, 직렬로 접속된 복수의 다이오드로 이루어지는 다이오드 군과, 제 1 클럭 신호를 입력하는 제 1 용량 소자와, 제 1 클럭 신호와 상보인 제 2 클럭 신호를 입력하는 제 2 용량 소자를 구비하되, 제 1 용량 소자와 제 2 용량 소자가, 직렬로 접속된 상기 다이오드 군의 단자에 교대로 접속되며, 이들 용량 소자의 각각은 기판 표면상에 마련된 게이트 절연막과, 게이트 절연막상에 마련된 제 1 게이트 전극과, 제 1 게이트 전극상에 마련된 층간 절연막과, 층간 절연막상에 마련된 제 2 게이트 전극을 구비하되, 제 1 게이트 전극이 그라운드에 접속되어 기준 전위에 고정되어 있는 것을 이용한 것이다.
이하, 본 발명의 일 실시예를 설명한다.
(실시예 1)
도 1은 반도체 집적 회로로 사용되는 본 발명의 실시예 1에 의한 용량 소자의 구성을 나타내는 단면도이다. 도 1에 있어서, 1은 P 형의 실리콘 기판, 2는 실리콘 기판(1)에 형성된 N 웰, 3, 4는 실리콘 기판(1)의 N 웰(2)이 형성되어 있는 영역의 표면 가까이 형성된 l 쌍의 P+형의 소스·드레인 영역, 5는 N 웰(2)이 위치하는 실리콘 기판(1)의 표면상의, 1쌍의 소스·드레인 영역(3),(4)사이의 위치에 형성된 게이트 절연막상에 마련된 제 1 게이트 전극, 6은 제 1 게이트 전극(5)상에 형성된 층간 절연막상에 마련된 제 2 게이트 전극, 7은 제 1 게이트 전극(5)과 접속하는 그라운드이다. 또한, 8은 제 1 게이트 전극(5)과 실리콘 기판(1) 사이에 존재하는 제 1 용량을 나타내며, 9는 제 2 게이트 전극(6)과 제 1 게이트 전극(5) 사이에 존재하는 제 2 용량을 나타내고 있다. 또한, 도 1내에는, 게이트 절연막 및 층간 절연막은 생략하고 도시하지 않았다.
다음에 동작에 대하여 설명한다.
제 1 게이트 전극(5)은 그라운드(7)와 접속되어, 기준 전위에 고정되어 있다. 도 2에 도시하는 바와 같이 N 웰(2) 및 소스·드레인 영역(3)에 소정의 전압 V를 인가함으로써 제 1 게이트 전극(5)과 대향하는 실리콘 기판(l)의 부분에 소정의 전압 V를 인가함과 동시에, 제 2 게이트 전극(6)에 소정의 전압 V를 인가한다. 그 결과, 제 1 게이트 전극(5)과 실리콘 기판(1)사이에 존재하는 제 1 용량(8) 및 제 2 게이트 전극(6)과 제 1 게이트 전극(5) 사이에 존재하는 제 2 용량(9)에 전하가 축적된다.
이상과 같이, 본 실시예 1에 의하면, 실리콘 기판(1)의 표면상에 게이트 절연막, 제 1 게이트 전극(5), 층간 절연막 및 제 2 게이트 전극(6)을 순서대로 적층하여, 제 1 게이트 전극(5)을 기준 전위에 고정한다. 그리고, 제 1 게이트 전극(5)과 대향하는 실리콘 기판(1)의 부분 및 제 2 게이트 전극(6)에 소정의 전압 V를 인가한다. 이 때문에, 제 1 게이트 전극(5)과 실리콘 기판(1) 사이에 존재하는 제 1 용량(8) 및 제 2 게이트 전극(6)과 제 1 게이트 전극(5) 사이에 존재하는 제 2 용량(9)에 전하를 축적할 수 있어, 용량 소자의 단위 면적당의 용량값이 커진다고 하는 효과가 얻어진다. 예컨대, 제 1 게이트 전극(5)의 면적 및 게이트 절연막의 막 두께가, 제 2 게이트 전극(6)의 면적 및 층간 절연막의 막 두께와 같은 경우, 종래의 경우에 비교하여, 단위 면적당의 용량값이 2배로 된다.
또한, 실시예 1에서는 실리콘 기판(1)에 N 웰(2)을 형성하고, N 웰(2)이 위치하는 실리콘 기판(1)의 표면상에 게이트 절연막, 제 1 게이트 전극(5), 층간 절연막 및 제 2 게이트 전극(6)을 순서대로 적층하여, 제 1 게이트 전극(5)을 기준 전위에 고정하는 구성의 용량 소자에 대하여 설명했지만, 실리콘 기판에 P 웰을 형성하고, P 웰이 위치하는 실리콘 기판의 표면상에 게이트 절연막, 제 1 게이트 전극, 층간 절연막 및 제 2 게이트 전극을 순서대로 적층하여, 제 1 게이트 전극을 기준 전위에 고정하도록 용량 소자를 구성한 경우에서도 동일한 효과가 얻어진다.
(실시예 2)
도 3은 플래쉬 메모리의 메모리 셀의 개략적인 구성을 나타내는 단면도이다.도 3에서, 21은 P 형의 실리콘 기판, 22는 실리콘 기판(21)에 형성된 저부(bottom) N 웰, 23은 저부 N 웰(22)에 형성된 P 웰, 24, 25는 실리콘 기판(21)의 P 웰(23)이 형성되어 있는 영역의 표면 가까이 형성된 1쌍의 N+형의 소스·드레인 영역, 26은 P 웰(23)이 위치하는 실리콘 기판(21)의 표면상의, 1쌍의 소스·드레인 영역(24),(25)사이의 위치에 형성된 게이트 절연막상에 마련된 플로팅 게이트, 27은 플로팅 게이트(26)를 덮는 층간 절연막상에 마련된 제어 게이트이다. 또한, 도 3내에는 게이트 절연막 및 층간 절연막은 생략하고 도시하지 않고 있다.
도 3에 도시하는 바와 같이 플래쉬 메모리의 메모리 셀은, 실리콘 기판(21)의 표면상에 게이트 절연막, 플로팅 게이트(26), 층간 절연막 및 제어 게이트(27)를 순서대로 적층하도록 구성되어 있다. 이 때문에, 플로팅 게이트(26)를 그라운드에 접속하여 기준 전위에 고정한 경우, 플로팅 게이트(26)와 대향하는 실리콘 기판(21)의 부분 및 제어 게이트(27)에 전압 V를 인가함으로써 플로팅 게이트(26)와 실리콘 기판(21)사이 및 제어 게이트(27)와 플로팅 게이트(26) 사이에 전하를 축적할 수 있다. 따라서, 플래쉬 메모리의 메모리 셀을 제조하는 프로세스에 의해 용량 소자를 제조할 수 있다.
도 4는 도 3에 나타내는 플래쉬 메모리의 메모리 셀의 제조 프로세스에 의해 제조된, 반도체 집적 회로에서 사용되는 본 발명의 실시예 2에 의한 용량 소자의 구성을 나타내는 단면도이다. 도 4에서, 31은 P 웰(23)이 위치하는 실리콘 기판(21)의 표면상의, 1쌍의 소스·드레인 영역(24), (25)사이의 위치에 형성된 게이트 절연막상에 마련된 제 1 게이트 전극, 32는 제 1 게이트 전극(31)을 덮는 층간 절연막상에 마련된 제 2 게이트 전극, 33은 제 1 게이트 전극(31)과 접속하는 그라운드이다. 또한, 34는 제 1 게이트 전극(31)과 실리콘 기판(21)과의 사이에 존재하는 제 1 용량을 나타내며, 35는 제 2 게이트 전극(32)과 제 1 게이트 전극(31) 사이에 존재하는 제 2 용량을 나타내고 있다. 또한, 도 4내에는, 게이트 절연막 및 층간 절연막은 생략하고 도시하지 않고 있다.
다음에 동작에 대하여 설명한다.
제 1 게이트 전극(31)은 그라운드(33)와 접속되어, 기준 전위에 고정되어 있다. 도 5에 도시하는 바와 같이 저부 N 웰(22), P 웰(23) 및 소스·드레인 영역(24)에 소정의 전압 V를 인가함으로써 제 1 게이트 전극(31)과 대향하는 실리콘 기판(21)의 부분에 전압 V를 인가함과 동시에, 제 2의 게이트 전극(32)에 소정의 전압 V를 인가한다. 그 결과, 제 1 게이트 전극(31)과 실리콘 기판(21) 사이에 존재하는 제 1 용량(34) 및 제 2 게이트 전극(32)과 제 1 게이트 전극(31) 사이에 존재하는 제 2 용량(35)에 전하가 축적된다.
이상과 같이, 본 실시예 2에 의하면, 실리콘 기판(21)의 표면상에 게이트 절연막, 제 1 게이트 전극(31), 층간 절연막 및 제 2 게이트 전극(32)을 순서대로 적층하고, 제 1 게이트 전극(31)을 기준 전위에 고정한다. 그리고 제 1 게이트 전극(31)과 대향하는 실리콘 기판(21)의 부분 및 제 2 게이트 전극(32)에 소정의 전압 V를 인가한다. 따라서, 실시예 1과 동일한 효과가 얻어진다.
(실시예 3)
도 6은 승압 회로의 구성을 나타내는 회로도이다. 도 6에서, 41은 전원, 42는 전원(41)과 제 1 노드 N1에 접속된 NMOS 트랜지스터, 43은 제 1 노드 N1과 제 2 노드 N2에 접속된 제 1 다이오드, 44는 제 2 노드 N2와 제 3 노드 N3에 접속된 제 2 다이오드, 45는 제 3 노드 N3과 제 4 노드 N4에 접속된 제 3 다이오드, 46은 펄스 형상의 클럭 신호 ø가 인가되는 제 5 노드 N5와 제 1 노드 N1에 접속된 제 1 용량 소자, 47은 클럭 신호 ø와 상보인 펄스 형상의 클럭 신호 /ø가 인가되는 제 6 노드 N6과 제 2 노드 N2에 접속된 제 2 용량 소자, 48은 제 5 노드 N5와 제 3 노드 N3에 접속된 제 3 용량 소자, 49는 제 6 노드 N6과 제 4 노드 N 4에 접속된 제 4 용량 소자이다. 제 1 내지 제 3다이오드(43)∼(45)는 직렬로 접속되어 다이오드 군을 구성한다. 클럭 신호 ø가 입력하는 용량 소자와 클럭 신호 /ø가 입력하는 용량 소자는 다이오드를 사이에 두고 다이오드 군에 교대로 접속되어 있다.
제 1 내지 제 4 용량 소자(46)∼(49)에는, 실시예 1 또는 실시예 2로 설명한 용량 소자가 사용되고 있다.
다음에 동작에 대하여 설명한다.
H 레벨의 인에이블 신호 PE가 NMOS 트랜지스터(42)의 게이트에 입력하여 NMOS 트랜지스터(42)가 온 상태로 된다. 이때, 클럭 신호 ø가 제 1 용량 소자(46) 및 제 3 용량 소자(48)에 입력하고, 클럭 신호 /ø가 제 2 용량 소자(47) 및 제 4 용량 소자(49)에 입력하면, 클럭 신호 ø및 클럭 신호 /ø에 동기하여, 제 1 내지 제 4 노드 N 1∼N4의 전위가 오르내린다. 예컨대, 제 1, 제 3 노드 N1, N3의 전위가 상승했을 때, 제 2, 제 4 노드 N2, N4의 전위는 내려가고자 하지만, 다이오드의 특성에 의해 제 2, 제 4 노드 N2, N4의 전위는 크게는 내려 가지 않는다. 다음 타이밍에서, 제 2, 제 4 노드 N2, N4의 전위가 상승했을 때, 제 1, 제 3 노드 N1, N3의 전위는 내려 가고자 하지만 다이오드의 특성에 의해 제 1, 제 3 노드 N1, N3의 전위는 크게는 내려 가지 않는다. 이러한 반복에 의해, 제 4 노드 N4은 전원(41)의 전위보다 충분히 높은 전위로 된다.
이상과 같이, 본 실시예 3에 의하면, 승압 회로를 구성하는 용량 소자로서, 실시예 1 또는 실시예 2에서 설명한 용량 소자를 사용하기 때문에, 승압 회로의 면적을 작게 할 수 있다고 하는 효과가 얻어진다.
또한, 실시예 1 및 실시예 2로 나타낸 용량 소자는, 승압 회로에 사용하는 경우에 한하지 않고, 예컨대, 반도체 집적 회로에서 노이즈 대책 등으로 사용하는 디커플링 용량으로서 사용할 수도 있다.
이상과 같이, 본 발명에 의하면, 기판 표면상에 마련된 게이트 절연막과, 게이트 절연막상에 마련된 제 1 게이트 전극과, 제 1 게이트 전극상에 마련된 층간 절연막과, 층간 절연막상에 마련된 제 2 게이트 전극을 구비하되, 제 1 게이트 전극을 그라운드에 접속하여 기준 전위에 고정하도록 용량 소자를 구성했기 때문에, 단위 면적당의 용량값이 큰 용량 소자가 얻어지는 효과가 있다.
본 발명에 의하면, 용량 소자로서 기판 표면상에 마련된 게이트 절연막과,게이트 절연막상에 마련된 제 1 게이트 전극과, 제 1 게이트 전극상에 마련된 층간 절연막과, 층간 절연막상에 마련된 제 2 게이트 전극을 구비하되, 제 1 게이트 전극이 그라운드에 접속되어 기준 전위에 고정되어 있는 것을 이용하도록 승압 회로를 구성했기 때문에, 소면적의 승압 회로가 얻어지는 효과가 있다.
Claims (2)
- 기판 표면상에 마련된 게이트 절연막과,해당 게이트 절연막상에 마련된 제 1 게이트 전극과,해당 제 1 게이트 전극상에 마련된 층간 절연막과,해당 층간 절연막상에 마련된 제 2 게이트 전극을 구비하되,상기 제 1 게이트 전극이 그라운드에 접속되어 기준 전위에 고정되어 있는 용량 소자.
- 직렬로 접속된 복수의 다이오드로 이루어지는 다이오드 군과, 제 1 클럭 신호가 입력되는 제 1 용량 소자와, 상기 제 1 클럭 신호와 상보인 제 2 클럭 신호가 입력되는 제 2 용량 소자를 구비하되, 상기 제 1 용량 소자와 상기 제 2 용량 소자가, 직렬로 접속된 상기 다이오드 군의 단자에 교대로 접속되어 있는 승압 회로에 있어서,상기 제 1 및 제 2 용량 소자의 각각은, 기판 표면상에 마련된 게이트 절연막과,해당 게이트 절연막상에 마련된 제 1 게이트 전극과,해당 제 1 게이트 전극상에 마련된 층간 절연막과, 해당 층간 절연막상에 마련된 제 2 게이트 전극을 구비하되,상기 제 1 게이트 전극이 그라운드에 접속되어 기준 전위에 고정되어 있는 것을 특징으로 하는 승압 회로.
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