KR20000020618A - 반도체 장치의 정전기 보호 회로 - Google Patents
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Abstract
본 발명은 입/출력 패드에 연결되어 외부 정전기로부터 내부 회로를 보호하는 정전기 보호회로에 있어서, 특히 이 회로는 하부 및 상부 도전층과 상기 도전층들 사이에 내재된 용량성 절연체막으로 이루어진 게이트 전극 및 상기 게이트 전극 에지 하부의 기판 웰 근방에 웰과 다른 도전성의 불순물이 주입된 소스/드레인을 가지며 상기 게이트 전극에 입/출력 패드가 연결되며 드레인이 접지에 연결된 방전 트랜지스터와, 상기 입/출력 패드와 상기 방전 트랜지스터의 소스 사이를 연결하는 제 1 저항, 상기 방전 트랜지스터의 드레인 및 게이트 전극의 하부 도전층 사이를 연결하는 제 2 저항을 구비한다. 따라서, 본 발명은 정전기가 입력 패드에 인가될 경우 방전 트랜지스터의 게이트 전극에 소자 특성을 저해하게끔 직접으로 인가되지 않고 안정적으로 하부 도전층에 전압을 유기하여 신속하게 방전 트랜지스터가 구동되어 접지로 고전압을 방전한다. 이에 따라 본 발명은 스냅 백의 제어가 쉬어지며 트리거 전압을 더욱 낮게 조정할 수 있어서 정전기의 방전시간을 최소화시킬 수 있다.
Description
본 발명은 반도체 장치의 정전기 보호 회로에 관한 것으로서, 특히 ESD(ElectroStatic Discharge) 불량 방지를 위하여 입/출력 패드와 접지 전압 사이에 정전기 고전압을 방전시키기 위한 방전 소자의 트리거 전압 레벨을 낮추므로써 ESD 특성이 개선된 디바이스에 의해 제품의 신뢰성을 향상시킬 수 있는 반도체 장치의 정전기 보호 회로에 관한 것이다.
반도체 메모리장치의 집적도가 높아지고 이에 소자의 크기가 미세화되어감에 따라서 내부 회로가 점점 낮은 전압에 의하여 파괴되는 등 ESD에 대한 집적회로의 신뢰성이 중요한 과제로 떠오르고 있다. 이것은 서브 미크론 공정 기술이 얇은 산화막, 얕은 접합, 작은 콘텍영역과 단채널 등의 기술을 채용함으로써 정전기 방전을 더욱 나쁘게 만들기 때문이다.
한편, 반도체장치는 제조 과정이나 유통 과정 등의 다양한 경우에 고전압의 정전기에 의하여 소자에 치명적인 손상을 입는 경우가 종종 일어난다. 정전기에 의해 소자가 손상을 입게 되는 과정은 인체 체형 모델과 기계 모델로서 크게 나누어서 설명되어 왔는데, 최근에는 칩 내부에 축적된 전하에 의하여 손상을 입게 되는 CDM(Charged Device Model)의 경우도 고려되고 있다.
이를 위해 반도체장치는 인체 또는 외부 물체로부터 입력패드를 통해 고전압의 정전기가 방전되는 펄스로부터 반도체장치의 내부회로를 보호하기 위하여 입력패드와 내부회로의 전류 패스에 정전기 보호회로를 형성하여 고전압의 정전기 펄스가 접지전원이나 구동전원으로 바이패스되도록 함으로써 내부회로를 보호하고 있다.
또한, 반도체 장치의 정전기 보호 회로는 패드 피치가 작은 이유때문에 일반적인 활성의 모스 트랜지스터로 구성되는데, 많은 양의 전류가 잽핑될 경우 게이트의 손상이 빈번하게 발생하게 되어 많은 양의 전류를 분산하는데에 한계가 있다. 이 때문에 일부 반도체 장치에서는 패드 부분에 다이오드를 구비한 SCR(Silicon Control Rectifier) 구조, 여러 소자들의 게이트와 드레인을 서로 연결시키는 방법, 웰과 웰 사이에 상호 다른 불순물 주입 영역을 넣는 방법 내지 필드 트랜지스터로 구성된 정전기 보호 회로를 이용하기도 한다.
도 1은 통상적인 반도체 장치의 정전기 보호 회로를 나타낸 도면으로서, 이 회로는 입력 패드(10)와 내부 회로(30) 사이에 구성되어 있으며, 입력 패드(10)로부터 인가된 정전기를 접지 전압으로 바이패스하도록 게이트와 드레인이 공통 연결된 방전 트랜지스터(20)를 구비한다. 여기서, 방전 트랜지스터(20)는 엔채널 트랜지스터를 사용하며, 소스(26a)가 입력 패드(10)에 연결되며 게이트(24)와 드레인(26b)이 공통으로 접지에 연결되어 있다.
그러므로, 이러한 통상적으로 알려진 정전기 보호 회로는 입력 패드(10)에 고전압의 정전기에 의해 펀치 쓰루(punch through) 이상의 전압이 인가되면 방전 트랜지스터(20)의 소스(26a)로부터 드레인(26b)에 전류(Ie)가 흐르게 되어 정전기를 내부 회로(30)로부터 차단시킨다.
그러나, 위와 같은 회로 구성을 가지는 정전기 보호 회로는 오버랩이 약간만 벗어나도 스냅 백(snap back)의 제어가 어려워지기 때문에 결국, 방전 트랜지스터의 트리거 전압이 높아져 정전기를 방전하는데 다소 시간이 소요되었다. 이때 스냅 백이란 일정 전압 이상이 되면 트리거되도록 저항이 작은 상태를 일컫는 것이다.
그러므로, 정전기 보호 회로에 관련된 기술에서는 정전기 방전 특성을 높이기 위한 소자의 구조가 필요하게 되었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 종래의 방전 트랜지스터의 게이트 전극 구조를 하부 도전층, 용량성 절연체막 및 상부 도전층으로 적층된 다층의 스택 게이트 구조로 변형하면서 이 게이트 전극과 입력 패드를 연결하므로써 방전 트랜지스터의 트리거 전압을 낮출 수 있어 회로의 정전기 방전 특성을 크게 향상시킬 수 있는 반도체 장치의 정전기 보호회로를 제공하는데 있다.
도 1은 통상적인 반도체 장치의 정전기 보호 회로를 나타낸 도면,
도 2는 본 발명에 따른 반도체 장치의 정전기 보호 회로를 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
100: 입력 패드 110: 방전 트랜지스터
112: P웰 113: 게이트 산화막
114: 게이트 전극 114a: 하부 도전층
114b: 용량성 절연체막 114c: 상부 도전층
116a: 소스 116b: 드레인
120; 내부 회로 R1, R2: 제 1 및 제 2 저항
상기 목적을 달성하기 위하여 본 발명의 장치는 입/출력 패드에 연결되어 외부 정전기로부터 내부 회로를 보호하는 정전기 보호회로에 있어서, 하부 및 상부 도전층과 상기 도전층들 사이에 내재된 용량성 절연체막으로 이루어진 게이트 전극 및 상기 게이트 전극 에지 하부의 기판 웰 근방에 웰과 다른 도전성의 불순물이 주입된 소스/드레인을 가지며 상기 게이트 전극에 입/출력 패드가 연결되며 드레인이 접지에 연결된 방전 트랜지스터와, 상기 입/출력 패드와 상기 방전 트랜지스터의 소스 사이를 연결하는 제 1 저항, 상기 방전 트랜지스터의 드레인 및 게이트 전극의 하부 도전층 사이를 연결하는 제 2 저항을 구비하는 것을 특징으로 한다.
본 발명에 의하면, 종래의 방전 트랜지스터의 게이트 전극 구조를 하부 도전층, 용량성 절연체막 및 상부 도전층으로 적층된 다층의 스택 게이트 구조로 변형하면서 이 게이트 전극과 입력 패드를 연결하므로써 방전 트랜지스터의 트리거 전압이 낮아져 회로의 정전기 방전 특성을 크게 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 반도체 장치의 정전기 보호 회로를 나타낸 도면으로서, 본 발명에 따른 정전기 보호 회로는 하부 및 상부 도전층(114a,114c)과 상기 도전층들(114a,114c) 사이에 내재된 용량성 절연체막(114b)으로 이루어진 게이트 전극(114) 및 상기 게이트 전극(114) 에지 하부의 기판 웰(112) 근방에 웰과 다른 도전성의 불순물이 주입된 소스/드레인(116a,116b)을 가지며 상기 게이트 전극(114)에 입력 패드(100)가 연결되며 드레인(116b)이 접지에 연결된 방전 트랜지스터(110)와, 상기 입/출력 패드(100)와 방전 트랜지스터(110)의 소스(116a) 사이를 연결하는 제 1 저항(R1), 상기 방전 트랜지스터(110)의 드레인(116b) 및 게이트 전극(114)의 하부 도전층(114a) 사이를 연결하는 제 2 저항(R2)으로 구성된다.
여기서, 상기 게이트 전극(114)의 용량성 절연체막(114b)은 실리콘산화막, 질화막, 실리콘질화막, 산화막/질화막/산화막 구조의 다층막 중에서 선택된 어느 한 막으로 이루어지며, 이 막의 두께는 30Å∼1㎛가 바람직하다.
상기 제 1 및 제 2 저항들(R1,R2)은 기판의 웰(112) 내에 불순물이 주입된 불순물 주입영역, 상기 기판의 웰 상부에 상기 하부 도전층 및 상부 도전층 중의 어느 한 층, 또 다른 도전층 내지 금속막 중에서 선택된 어느 한 막으로 이루어지며, 두 저항들의 크기는 1Ω∼10㏀이 바람직하다.
또한, 상기 게이트 전극(114)의 하부 도전층(114a)은 도전형 불순물이 도핑된 폴리실리콘으로 이루어지며, 상기 상부 도전층(114c)은 도전형 불순물이 도핑된 폴리실리콘 및 금속막 중에서 어느 한 물질로 이루어진다.
상기와 같이 구성된 본 발명의 정전기 보호회로는 입력 패드(100)로부터 정전기에 의한 고전압이 인가되면, 게이트 전극(114)의 상부 도전층(114c)에 이 고전압이 걸리게 되고 이 고전압은 용량성 절연체막(114b)을 거쳐 하부 도전층(114a)에 전해지기 때문에 방전 트랜지스터(110)의 소스(116a)로부터 드레인(116b)에 전류가 흐르게 되어 정전기를 내부 회로(120)로부터 차단시킨다.
그러므로, 본 발명은 종래 기술에서 방전 트랜지스터(110)의 게이트가 접지에 연결된 구조보다 더 빨리 펀치 쓰루에 의한 전류를 발생하므로 스냅 백의 제어가 쉬어지며 트리거 전압을 더욱 낮게 조정할 수 있어서 정전기의 방전시간을 최소화시킬 수 있다.
한편, 본 발명의 정전기 보호회로의 제 1 및 제 2 저항(R1,R2)은 원하는 트기거 전압 레벨을 얻어서 낮은 저항 상태로 조정할 수 있는 가변 소자의 역할을 한다.
상기한 바와 같이 본 발명에서는 종래의 방전 트랜지스터의 게이트 전극 구조를 하부 도전층, 용량성 절연체막 및 상부 도전층으로 적층된 다층의 스택 게이트 구조로 변형하면서 이 게이트 전극과 입력 패드를 연결하므로써 방전 트랜지스터의 트리거 전압이 낮출 수 있어 회로의 정전기 방전 특성을 크게 향상시킬 수 있다.
따라서, 본 발명은 정전기 보호 회로에 관련된 기술에서 정전기 방전 특성을 높이면서 안정적인 소자를 구현할 수 있는 효과가 있다.
Claims (5)
- 입/출력 패드에 연결되어 외부 정전기로부터 내부 회로를 보호하는 정전기 보호회로에 있어서,하부 및 상부 도전층과 상기 도전층들 사이에 내재된 용량성 절연체막으로 이루어진 게이트 전극 및 상기 게이트 전극 에지 하부의 기판 웰 근방에 웰과 다른 도전성의 불순물이 주입된 소스/드레인을 가지며 상기 게이트 전극에 입/출력 패드가 연결되며 드레인이 접지에 연결된 방전 트랜지스터; 및상기 입/출력 패드와 상기 방전 트랜지스터의 소스 사이를 연결하는 제 1 저항, 상기 방전 트랜지스터의 드레인 및 게이트 전극의 하부 도전층 사이를 연결하는 제 2 저항을 구비하는 것을 특징으로 하는 정전기 보호 회로.
- 제 1항에 있어서, 상기 게이트 전극의 용량성 절연체막은 실리콘산화막, 질화막, 실리콘질화막, 산화막/질화막/산화막 구조의 다층막 중에서 선택된 어느 한 막으로 이루어지며, 이 막의 두께는 30Å∼1㎛임을 특징으로 하는 정전기 보호 회로.
- 제 1항에 있어서, 상기 제 1 및 제 2 저항들은 기판의 웰 내에 불순물이 주입된 불순물 주입영역, 상기 기판의 웰 상부에 상기 하부 도전층 및 상부 도전층 중의 어느 한 층, 또 다른 도전층 내지 금속막 중에서 선택된 어느 한 막으로 이루어진 것을 특징으로 하는 정전기 보호 회로.
- 제 1항에 있어서, 상기 제 1 저항 및 제 2 저항은 1Ω∼10㏀인 것을 특징으로 하는 정전기 보호 회로.
- 제 1항에 있어서, 상기 하부 도전층은 도전형 불순물이 도핑된 폴리실리콘으로 이루어지며, 상기 상부 도전층은 도전형 불순물이 도핑된 폴리실리콘 및 금속막 중에서 어느 한 물질로 이루어진 것을 특징으로 하는 정전기 보호 회로.
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| KR1019980039288A KR20000020618A (ko) | 1998-09-22 | 1998-09-22 | 반도체 장치의 정전기 보호 회로 |
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Cited By (2)
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|---|---|---|---|---|
| KR20030027662A (ko) * | 2001-09-27 | 2003-04-07 | 미쓰비시덴키 가부시키가이샤 | 용량 소자 및 그것을 이용한 승압 회로 |
| KR100970437B1 (ko) * | 2008-01-24 | 2010-07-15 | 인제대학교 산학협력단 | 고전압 보호회로 |
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1998
- 1998-09-22 KR KR1019980039288A patent/KR20000020618A/ko not_active Application Discontinuation
Cited By (2)
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|---|---|---|---|---|
| KR20030027662A (ko) * | 2001-09-27 | 2003-04-07 | 미쓰비시덴키 가부시키가이샤 | 용량 소자 및 그것을 이용한 승압 회로 |
| KR100970437B1 (ko) * | 2008-01-24 | 2010-07-15 | 인제대학교 산학협력단 | 고전압 보호회로 |
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