KR20060050160A - 반도체 집적 회로 장치 - Google Patents

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히사시 하세가와
요시후미 요시다
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세이코 인스트루 가부시키가이샤
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Abstract

반도체 박막 상에 형성된 완전 공핍형 SOI MOS 회로의 NMOS 트랜지스터의 게이트 전극이 N-형 도전형을 가지며, 반도체 지지 기판 상에 형성된 ESD 입력/출력 보호 소자의 역할을 하는 보호 NMOS 트랜지스터의 게이트 전극이 P-형 도전형을 가지는 구조가 제공되어, 충분한 ESD 파괴 강도를 확보하면서도, 완전 공핍형 SOI CMOS 장치의 입력/출력 단말, 특히 ESD 노이즈에 취약한 출력 단말을 보호하는 것이 가능하도록 한다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1은 본 발명의 실시예에 따른 반도체 집적 회로 장치를 도시하는 개략적 단면도.
도 2a 내지 2c는 내부 소자를 위한 보호 회로를 도시하는 회로도.
도 3은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치를 도시하는 개략적 단면도.
도 4는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치를 도시하는 개략적 단면도.
도 5는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치를 도시하는 개략적 단면도.
도 6은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치를 도시하는 개략적 단면도.
도 7은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치를 도시하는 개략적 단면도.
도 8은 종래 기술의 반도체 집적 회로 장치를 도시하는 개략적 단면도.
도 9는 종래 기술의 반도체 집적 회로 장치를 도시하는 개략적 단면도.
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 SOI 구조에 대한 정전기 방전(ESD) 보호 장치에 관한 것이다.
폴리실리콘 등으로 제조된 저항으로 구성되는 저항 회로를 포함하는 반도체 집적 회로 장치에 있어서, 정전기에 의해 과도량의 전류가 외부로부터 회로로 흘러들어가는 경우 내부 회로를 구성하는 내부 소자의 파괴를 방지하기 위하여 다이오드 또는 MOS 트랜지스터를 사용한 입력 또는 출력 보호 소자는 일반적으로 내부 회로와 외부 입력/출력 단자 사이에 배치되어 있다.
도 2a 내지 도 2c는 그러한 보호 회로를 갖는 종래 기술의 반도체 집적 회로 장치에서의 입력/출력 회로 유닛의 예를 도시한다. 도 2a에서, N-채널 MOS 트랜지스터(113) 및 P-채널 MOS 트랜지스터(112)로 구성된 CMOS 인버터가 CMOS 구조의 내부 소자(10)로서 도시된다. N-채널 MOS 트랜지스터가 CMOS 인버터와 입력 단자(301) 및 출력 단자(302) 사이와 Vdd 선(303)과 Vss 선(304) 사이에 보호 소자(20)로서 제공된다. 내부 소자의 회로 구성은 설명을 용이하게 하기 위하여 CMOS 인버터로서 표현한다.
상술한 구성에서, 예를 들면, 부의 과전압이 입력 또는 출력 단자에 인가되는 경우, 보호 소자(20)의 NMOS 트랜지스터 중 하나의 PN 접합에서 순방향 전압이 얻어져서, 보호 NMOS 트랜지스터에 전류가 흘러 내부 소자를 보호한다. 대조적으로, 정(positive)의 과도전압이 인가되는 경우, 보호 소자(20)의 NMOS 트랜지스터 의 PN 접합의 애벌런치 브레이크다운에 의해 전류를 보호 MOS 트랜지스터로 흘린다. 이렇게 하여, 입/출력 보호 소자를 경유하여 과도 전류가 접지된 기판으로 직접 인도되어, 내부 소자로 흐르지 않도록 한다.
도 2b에서의 내부 소자(10)를 구성하는 NMOS 트랜지스터(113)에 대한 입/출력 보호 및 도 2c에서의 내부 소자(10)를 구성하는 PMOS 트랜지스터(112)에 대한 입출력 보호에서도 동일한 방식으로 ESD 보호를 하고 있다.
일반적으로, SOI 기판, 특히 박막 SOI 기판 상에 형성된 장치 소자는 매입된 절연막 및 소자분리 절연막이 둘러싸고 있으며, 방열성(heat dissipation ability)이 나쁨으로 인해 과도 전류로 인한 열 발생에 의해 파괴되기 쉽다. 결과적으로, SOI 장치는 구조적으로 ESD에 대해 약하다.
따라서, SOI 반도체 박막 상에 형성된 ESD 보호 소자 역시 파괴가 쉽다. 그러한 문제점을 해결하기 위하여, 충분한 ESD 강도를 얻기 위한 다양한 장치가 연구되어 왔다. 예를 들면, CMOS 버퍼 ESD 보호 회로가 내부 소자에 대한 입력 보호 소자로서 SOI 기판 상에 형성된 반도체 집적 회로 장치에서, PNP 또는 NPN 다이오드가 ESD 강도를 증대하기 위하여 CMOS 버퍼 ESD-보호 회로 앞에 부가적으로 제공된다(예를 들면 일본 공개공보 JP 3447372 B (p. 6, 도 2)).
상술한 것처럼, SOI 기판 상의 ESD 보호 소자 형성은, 충분한 ESD 강도를 얻기 위해서 보호 소자 자체를 크게 하거나 보호 소자 수를 늘리는 것을 수반하므로, 보호 회로 및 칩 면적의 증가로 바람직하지 않다.
한편, 충분한 ESD 강도를 얻기 위한 방법으로서, JP 04-345064 A (p.9, 도 1) 및 JP 08-181219 A (p. 5, 도 1)는 반도체 집적 회로 장치에 있어서, 내부 소자(10)가 SOI 반도체 박막에 형성되고, 입력 보호 소자가 반도체 지지 기판 상에 형성되는 예를 개시한다.
그러나, SOI 기판의 반도체 박막 또는 매입 절연막이 반도체 지지 기판을 노출하도록 부분적으로 제거되고, 보호 소자가 노출된 부분 상에 형성되는 경우, 보호 소자 자체는 충분한 ESD 강도를 확보할 수 있으나, 내부 소자가 쉽게 파괴된다는 문제점이 나타난다.
이는 일반 회로 설계에서 ESD 노이즈가 들어왔을 때 이 노이즈는 내부 소자 보다 먼저 ESD 보호 소자를 통해 빠져 나가도록 되어 있기 때문이다. 그러나, 반도체 지지 기판 상의 ESD 보호 소자의 내압(withstand voltage)이 너무 높은 경우, 보호 소자는 출력 단자(302)로부터 도입된 ESD 노이즈에 대해 반응할 수 없고, 노이즈는 SOI 반도체 박막 상의 내부 소자로 진입하여, 결국 내부 소자가 파괴된다. 따라서, 반도체 지지 기판 상의 ESD 보호 소자는 높은 파괴 강도를 확보함과 동시에 내부 소자보다 낮은 ESD 보호 내압을 유지하도록 설계되어야 한다.
상술한 문제점을 해결하기 위하여, 본 발명은 이하 수단을 채용한다.
(1) 반도체 집적 회로 장치는: 반도체 지지 기판 상에 형성된 절연막 상의 반도체 박막 상에 형성된 제1 N-채널 MOS 트랜지스터 및 제1 P-채널 MOS 트랜지스터로 구성된 CMOS 소자 - 반도체 박막 및 절연막은 실리콘-온-절연체(SOI) 기판을 구성함 - ; 저항; 및 정전기 방전 능력을 가지며 입력 단자 및 출력 단자 중 하나 를 보호하는 ESD 보호 소자의 역할을 하는 N-채널 MOS 트랜지스터를 포함하는데, 여기서 능동 소자의 역할을 하며 반도체 박막 상에 형성된 제1 N-채널 MOS 트랜지스터의 게이트 전극은 N-형 도전형이며, 제1 P-채널 MOS 트랜지스터의 게이트 전극은 P-형 도전형이며, ESD 보호 소자의 역할을 하는 제2 N-채널 MOS 트랜지스터의 게이트 전극은 P-형 도전형이다.
(2) 반도체 집적 회로 장치에서, ESD 보호 소자의 역할을 하는 제2 N-채널 MOS 트랜지스터는 SOI 기판의 반도체 박막과 매입 절연막의 일부를 제거함에 의해 노출되는 반도체 지지 기판 상에 형성된다.
(3) 반도체 집적 회로 장치에서, 제1 N-채널 MOS 트랜지스터의 N-형 게이트 전극, 제1 P-채널 MOS 트랜지스터의 P-형 게이트 전극, 및 ESD 보호 소자의 역할을 하는 제2 N-채널 MOS 트랜지스터의 게이트 전극은 제1 폴리실리콘으로 형성된다.
(4) (1) 또는 (2)에 따른 반도체 집적 회로 장치에서, 제1 N-채널 MOS 트랜지스터의 N-형 게이트 전극, 제1 P-채널 MOS 트랜지스터의 P-형 게이트 전극은 제1 폴리실리콘과 고용융점 금속 실리사이드의 적층 구조인 폴리사이드(polycide) 구조를 갖는다.
(5) 반도체 집적 회로 장치에서, 저항은 그 두께가 능동 소자의 역할을 하는 제1 N-채널 MOS 트랜지스터와 제1 P-채널 MOS 트랜지스터 및 ESD 보호 소자의 역할을 하는 제2 N-채널 MOS 트랜지스터의 게이트 전극들을 형성하는 제1 폴리실리콘의 두께와는 상이한 제2 폴리실리콘으로 형성된다.
(6) 반도체 집적 회로 장치에서, 저항은 반도체 박막에 대해 단결정 실리콘 으로 제조된다.
(7) 반도체 집적 회로 장치에서, 저항은 Ni-Cr 합금 또는 크롬(chromium) 실리사이드, 몰리브데늄(molybdenum) 실리사이드 또는 β-페라이트(ferrite) 실리사이드로 제조된 박막 금속 저항이다.
(8) 반도체 집적 회로 장치에서, SOI 기판을 형성하는 반도체 박막은 0.05㎛ 내지 0.2㎛ 두께를 갖는다.
(9) 반도체 집적 회로 장치에서, SOI 기판을 형성하는 절연막은 0.1㎛ 내지 0.5㎛ 두께를 갖는다.
(10) 반도체 집적 회로 장치에서, SOI 기판을 형성하는 절연막은 유리, 사파이어, 또는 실리콘 산화물 또는 실리콘 질화물을 포함하는 세라믹으로 제조된다.
상술한 것처럼, 반도체 집적 회로 장치에서, 반도체 박막 상에 형성된 내부 소자인 NMOS 트랜지스터의 게이트 전극은 N-형 도전형을 가지며, 반도체 지지 기판 상에 형성된 ESD 입력/출력 보호 소자인 보호 NMOS 트랜지스터의 게이트 전극은 P-형 도전형을 가지며, 누설 전류를 감소하고 보호 NMOS 트랜지스터의 게이트 길이를 짧게 한다. 지지 기판 상의 형성으로 인하여 높은 ESD 파괴 강도를 확보하면서, 보호 NMOS 트랜지스터는 ESD 노이즈에 대해 취약한 반도체 박막 상의 내부 소자의 입력/출력 단자를 보호하기 위하여 특히 출력 단자를 보호하기 위하여 먼저 ESD 노이즈를 흡수한다. 특히, 보호 효과는 전기적 입력/출력 특성이 중요한 전력 관리 반도체 집적 회로 장치 또는 아날로그 반도체 집적 회로 장치에서 크게 발휘될 수 있다.
이하, 본 발명의 실시예가 첨부된 도면을 참조로 상세히 설명된다. 도 1은 본 발명의 실시예에 따른 반도체 집적 회로 장치를 도시하는 개략적인 단면도이다.
실리콘-온-절연체(SOI) 기판은 예를 들면, 단결정의 P-형 도전형의 반도체 지지 기판(101), 매입 절연막(103), 및 단결정으로 소자를 형성하는데 이용되는 P-형 도전형의 반도체 박막(102)으로 구성된다. P-형 반도체 박막(102) 상에는 제1 N-채널 MOS 트랜지스터(이하, "NMOS")(113) 및 제1 P-채널 MOS 트랜지스터(이하, "PMOS")(112)로 구성된 내부 소자(10)인 CMOS 인버터, 및 저항 소자(30)인 폴리실리콘으로 된 P- 저항(114)이 형성된다. 그러나, 내부 소자(10)는 CMOS 인버터에 국한되지 않고 임의로 설정될 수 있다.
또한, 반도체 지지 기판(101) 상에는 보호 소자로서 제2 NMOS 트랜지스터로 구성된 ESD 보호 트랜지스터(이하, "보호 NMOS 트랜지스터")(111)가 형성되어, 반도체 집적 회로 장치를 완성한다.
박막 SOI 장치, 특히 저전압 동작 또는 저전력 소비에 대해 적합한 완전 공핍형(FD; Fully Depleted) SOI 장치는 CMOS 구조에 대해 소위 동극(homopolar)의 게이트 구조를 채용한다. 이러한 동극 게이트 구조는 N+폴리실리콘(109)이 NMOS 트랜지스터(113)의 게이트 전극을 형성하고, P+폴리실리콘이 PMOS 트랜지스터(112)의 게이트 전극을 형성하도록 구성된다. 도 1의 CMOS 인버터는 후술하는 것과 유사한 구조를 갖는다. 이하, 예로서 FD 구조의 SOI 장치에 대해 설명된다. 트랜지 스터의 게이트를 형성하는 폴리실리콘은 제1 폴리실리콘으로서 정의된다.
먼저, NMOS 트랜지스터(113)는 소스/드레인 영역의 역할을 하고 P-형 반도체 박막(102) 내에 형성되는 N+ 불순물 확산층(105) 및 예를 들면 실리콘 산화막으로서 게이트 절연막(107) 상에 형성되는 N+ 폴리실리콘(109)으로 제조된 게이트 전극으로 구성된다. PMOS 트랜지스터(112)는 P-형 반도체 박막내에 형성되는 N-형 웰(well)내에 형성되며 소스/드레인 영역의 역할을 하는 P+불순물 확산층(106) 및 예를 들면 실리콘 산화물로 제조된 게이트 절연막(107) 상에 형성되는 P+폴리실리콘(110)으로 제조된 게이트 전극으로 구성된다. NMOS 트랜지스터(113) 및 PMOS 트랜지스터(112)는 예를 들면 실리콘의 국부 산화(LOCOS 법)를 통해 형성되는 전계 절연막(108)과 매입 절연막(103)에 의해 서로로부터 완전 소자 분리된다.
또한, 아날로그 회로로서 전압을 분압하기 위한 브리더 전압 분배 회로 또는 시정수를 설정하기 위한 CR 회로용으로 이용되는 저항 소자(30)를 구성하는, 예를 들면, 고저항값의 P- 저항이 전계 절연막 상에 형성된다. 이 실시예에서, P- 저항은 폴리실리콘으로 제조된다.
다음으로, 보호 소자(20)를 형성하는 보호 NMOS 트랜지스터(111)는 반도체 박막(102) 및 매입 절연막(103)이 부분적으로 제거되어 노출되는 반도체 지지 기판 상에 형성되는 소스/드레인 영역의 역할을 하는 N+불순물 확산층(105) 및 예를 들면 산화막으로 제조된 게이트 절연막(107) 상에 배치된, 내부 소자의 NMOS 트랜지스터(113)의 것과는 반대 도전형인, 폴리실리콘(P+ 폴리실리콘(110))으로 제조된 게이트 전극으로 구성된다.
도 8의 종래 구조에서, 내부 소자의 보호 NMOS 트랜지스터(211) 및 NMOS 트랜지스터(213)는 동일한 게이트 구조를 가져서, 게이트 전극은 N+폴리실리콘(209)으로 형성된다. 결과적으로, 보호 NMOS 트랜지스터(211)의 임계 전압은 FD SOI 장치인 내부 소자의 NMOS 트랜지스터(213)의 것과 실질적으로 동일하게, 예를 들면 약 1 내지 0.3V이다. 그러므로, 능동 소자가 아닌 ESD 보호 소자에서의 누설 전류를 감소하기 위해서, 기판의 불순물 농도를 증가시키도록 불순물이 이온 주입을 통해 채널 영역으로 도핑되어("채널 도핑"이라 칭함), 보호 NMOS 트랜지스터(211)의 임계 전압을 1V 또는 그 이상으로 증가시킨다.
대조적으로, 도 1의 실시예에서와 같이, P+ 폴리실리콘(110)이 보호 NMOS 트랜지스터(111)의 게이트 전극용으로 이용되며, 임계 전압은 게이트 전극과 반도체 박막간의 일함수의 차로 인한 채널 도핑 단계 없이도 용이하게 1V 이상으로 설정될 수 있다. 임계 전압이 채널 도핑을 추가함에 의해 더욱 증가될 수 있으므로, 보호 NMOS 트랜지스터(111)의 게이트 길이는 누설 전류의 증가 없이 감소될 수 있으며, ESD 노이즈는 FD 구조의 SOI 장치로 구성되는 내부 소자에 도달하기 이전에 펀치-쓰루(punch-through)에 의해 먼저 빠져나가도록 할 수 있다.
P-형 게이트 전극을 형성하는 P+ 폴리실리콘(110)은 1 x 1018 atoms/㎤ 이상의 농도의 보론 또는 BF2와 같은 억셉터 불순물을 함유한다. N-형 게이트 전극을 형성하는 N+ 폴리실리콘(109)은 1 x 1018 atoms/㎤ 이상의 농도의 인(phosphorous) 또는 비소(arsenic)와 같은 도너 불순물을 함유한다.
내부 소자(10)의 NMOS 트랜지스터(113)의 소스/드레인 영역인 N+ 불순물 확산층(105) 및 보호 소자(20)의 보호 NMOS 트랜지스터(111)는 1 x 1019 atoms/㎤ 이상의 농도의 인 또는 비소를 함유한다. 이때, NMOS 트랜지스터(113)의 N+ 불순물 확산층(105) 및 보호 NMOS 트랜지스터(111)는 둘다 인 또는 비소로 형성될 수 있다. 별도로, NMOS 트랜지스터(113)의 N+ 불순물 확산층(105)은 비소로 형성되고, 보호 NMOS 트랜지스터(111)의 N+ 불순물 확산층(105)은 인으로 형성되며, 그 반대도 가능하다.
PMOS 트랜지스터(112)의 소스/드레인 영역인 P+ 불순물 확산층(106)은 1 x 1019 atoms/㎤ 이상의 농도로 보론 또는 BF2로 형성될 수 있다.
SOI 기판의 반도체 박막(102) 및 매입 절연막(103)의 두께는 그 동작 전압에 따라 결정된다. 매입 절연막(103)은 주로 0.1㎛ 내지 0.5㎛ 두께를 갖는 실리콘 산화물로 제조된다. 반도체 박막(102)의 두께는 박막 SOI 장치인 완전 공핍형(FD) SOI 장치의 기능 및 성능에 따라 결정되며, 0.05㎛ 내지 0.2㎛로 설정된다.
또한, 도 1의 실시예에서, 아날로그 회로에서 이용되는 저항 소자(30)의 P- 저항(114)은 그 두께가 폴리실리콘(109) 및 폴리실리콘(110)을 이용하는 CMOS 인버터의 게이트 전극을 형성하는 단계와는 상이한 단계에서 형성되는 게이트 전극보다 더 얇다. 예를 들면, 게이트 전극의 두께는 약 2,000 내지 6,000Å으로 설정되며, P- 저항(114)의 두께는 500 내지 2,500Å으로 설정된다. 이는 작은 두께를 갖는 폴리실리콘으로 형성되는 저항이 더 높은 시트 저항을 구현하고, 고도로 정밀한 우수한 온도 특성을 실현할 수 있기 때문이다. 시트 저항은 저항의 인가에 따라 달라지지만, 일반적인 전압 분배 회로에서 수 ㏀/□ 내지 수십 ㏀/□으로 설정된다. 이때, 보론 또는 BF2이 약 1 x 1014 내지 9 x 1018 atoms/㎤ 농도로 도핑된다. 도 1은 P- 저항(114)을 도시하나, 저항의 특성 및 반도체 제품에서 요구되는 특성을 고려하면, 저저항값의 P+ 저항 또는 반전 불순물 극성의 N-형 저항도 이용될 수 있다. 도 2a 내지 도 2c에서 입력 단자(301) 또는 출력 단자(302)와 내부 소자(10) 사이에 저항 소자(30)를 삽입함에 의해 ESD 강도가 증대될 수 있음에 유의한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치를 도시하는 개략도이다. 도 1에 도시된 본 발명의 실시예에서, 게이트 전극은 단일 층의 폴리실리콘으로 제조된다. 특히 이 경우에, P+ 폴리실리콘(110)의 단일층에 의해 구현되는 시트 저항은 약 100Ω/□로 크고, 이는 고주파수 및 고속에서 동작하는데 필요한 반도체 장치에의 적용을 힘들게 한다. 이러한 단점의 대비책으로서, 도 3의 구성이 창안되는데, 여기서 게이트 전극은 소위 폴리사이드 구조를 가지며, 여기서, 텅스텐 실리사이드, 몰리브데늄 실리사이드, 티타늄 실리사이드, 또는 백금 실리사이드와 같은 고용융점 금속 실리사이드(116)가 N+ 폴리실리콘(109) 및 P+ 폴리실리 콘(110) 상에 증착되어, 게이트 저항을 감소시킨다. 고용융점 금속 실리사이드의 유형 및 막두께에 따라 변동되지만, 500Å 내지 2,500Å 두께 범위의 조건하에 표준 시트 저항은 수 Ω/□ 내지 십수Ω/□이다.
그러나, 도 9에 도시된 것처럼, 폴리사이드 게이트 구조의 종래 기술의 반도체 장치에서, NMOS 트랜지스터(213) 및 보호 NMOS 트랜지스터(211)는 게이트 전극이 N+ 폴리실리콘(209)으로 형성되는 동일한 게이트 구조를 가진다. 도 3에 도시된 본 발명에 따르면, NMOS 트랜지스터(113)는 N+ 형 게이트 전극을 가지며, 보호 NMOS 트랜지스터(111)는 단독으로 P+형 게이트 전극을 가지므로, 보호 NMOS 트랜지스터(111)의 게이트 길이는 감소될 수 있다. 결과적으로, ESD 노이즈는 내부 소자의 파괴없이 빠져나갈 수 있다.
또한, MOS 트랜지스터 동작 자체는 반도체 박막과 N+ 폴리실리콘(109) 및 P+ 폴리실리콘(110)간의 일함수 차에 의존하는데, 이로 인해 반도체 장치는 게이트 전극 저항이 감소됨에 따라 그 성능이 개선될 수 있다.
다음으로 도 4 내지 7을 참조로, 도 1 및 3에 도시된 것과 같은 본 발명의 실시예에 따른 반도체 집적 회로 장치의 다른 구조가 설명된다. 도 4는 도 1에 도시된 것과 같은 본 발명의 반도체 집적 회로 장치의 다른 구조의 개략적 단면도이다.
도 4에 도시된 구조는 또한 내부 소자인 CMOS 인버터(11), 내부 소자의 입력/출력 단자에 대한 ESD 보호를 목적으로 하는 P+ 게이트 보호 NMOS 트랜지스터(111)로 제조된 보호 소자(20) 및 아날로그 회로에서 이용되는 저항 소 자(30)를 포함하는데, 이는 본 발명의 기본 구성이나, 도 1과는 저항 소자(30) 예를 들면 P- 저항(114)이 폴리실리콘이 아닌 반도체 박막의 단결정 실리콘으로 형성된다는 점에서 상이하다.
브리더 전압 분할 회로에 의한 고정밀 분할 전압이 아날로그 회로에서 필요하므로, 브리더 저항에 대해 저항비율면에서 고정밀성이 필요하다. 예를 들면, 저항 검출기(이하, "VD") 등으로, 저항 회로는 전체 칩 면적에 비해 매우 넓은 영역을 점유한다. 그러므로, 저항 소자의 면적이 고정밀로 감소될 수 있다면, 칩 면적은 따라서 감소하여, 비용 절감을 가능하게 한다.
저항이 SOI 기판의 반도체 박막을 이용하여 단결정으로 형성되는 경우, 결정 입자 경계가 저항내에 존재하지 않아서, 저항은 입자 경계에 의존하는 저항 변이에서 완전히 자유롭고, 저항의 저항값을 증가시키고, 저항의 면적을 감소시키는 것이 모두 가능하다. 결과적으로, 저항으로서는 효과적이다. 도 4에 도시된 것과 같은 본 발명의 실시예에 따른 반도체 집적 회로 장치는 도 1의 반도체 집적 회로 장치와 동일한 기능 및 효과를 갖는다.
도 5는 도 3에 도시된 본 발명의 반도체 집적 회로 장치의 다른 구조를 도시하는 개략적인 단면도이다. 이 구조는 저항 소자(30) 예를 들면 P- 저항(114)이 폴리실리콘이 아니라 반도체 박막의 단일 결정 실리콘으로 형성된다는 점에서 도 4의 것과 유사하다. 도 5에 도시된 것과 같은 반도체 집적 회로 장치는 도 3의 반도체 집적 회로 장치와 동일한 기능 및 효과를 가지며, 도 4에 도시된 단결정 실리콘으 로 형성된 저항과 동일한 장점을 갖는다.
도 6은 도 1에 도시된 것과 같은 본 발명의 반도체 집적 회로 장치의 다른 구조를 도시하는 개략적인 단면도이다. 도 6에 도시된 구조는 또한 내부 소자로서의 CMOS 인버터(11), 내부 소자의 입력/출력 단자에 대한 ESD 보호를 목적으로 하는 P+ 게이트 보호 NMOS 트랜지스터(111)로 제조된 보호 소자(20), 및 아날로그 회로에서 이용되는 저항 소자(30)를 포함하며, 이는 본 발명의 기본 구성이나, 박막 금속 저항(118)이 폴리실리콘 대신에 저항 소자(30)로서 이용된다는 점에서 도 1의 것과는 상이하다.
도 6에 도시된 실시예에서, 크롬 실리사이드(119)가 박막 금속 저항(118)으로서 이용되나, Ni-Cr 합금 또는 몰리브데늄 실리사이드 또는 β-페라이트 실리사이드와 같은 금속 실리사이드가 이용될 수도 있다. 크롬 실리사이드는 금속 실리사이드 중에서 높은 저항값을 가져서, 막에 약 100Å 내지 300Å 두께로 증착된다면 저항으로서 이용될 수 있다. 박막 금속 저항(118)은 폴리실리콘 대신에 이용될 수 있으며, 여기서 전압 분할 회로의 저항비 및 저항값의 변이 및 온도 계수는 감소될 수 있다. 도 6에 도시된 것과 같은 본 발명의 실시예에 따른 반도체 집적 회로 장치는 도 1의 반도체 집적 회로 장치와 동일한 기능 및 효과를 갖는다.
도 7은 도 3에 도시된 것과 같은 본 발명의 반도체 집적 회로 장치의 다른 구조를 도시하는 개략적인 단면도이다. 이 구조는 박막 금속 저항(118)이 폴리실리콘 대신에 저항 소자(30)로서 이용된다는 점에서 도 6의 것과 유사하다. 도 6에 도시된 것과 같은 반도체 집적 회로 장치는 도 3의 반도체 집적 회로 장치와 동일 한 기능 및 효과를 가지며, 도 5에 도시된 박막 금속으로 형성된 저항과 동일한 이점을 갖는다.
본 발명의 실시예 모드는 P-형 반도체 지지 기판 및 P-형 반도체 박막으로 제조된 SOI 기판을 채용하는 실시예로서 설명되었다. 그러나, N-형 반도체 지지 기판 및 N-형 반도체 박막으로 구성된 SOI 기판도 이용될 수 있다. 이때, N-형 기판, P-형 웰 및 P+ 게이트를 포함하며 N-형 반도체 지지 기판 상에 형성된 보호 NMOS 트랜지스터에 대한 상술한 예 또는 원리와 같이, 높은 ESD 파괴 강도를 확보하면서 ESD 보호를 위한 내압을 박막 SOI 장치의 내부 소자를 위한 내압보다 낮게 설정하는 것이 가능하며, ESD 노이즈를 내부 소자로부터 먼저 빠져나가게 하는 것이 가능하다.
또한, SOI 기판의 예는 소자를 형성하는 반도체 박막을 접합함에 의해 제조되는 접합 SOI 기판 및 산소 이온을 반도체 기판으로 주입과 그후의 매입 산화막을 형성하기 위한 열처리에 의해 제조되는 SIMOX 기판을 포함하며, 이들 모두는 본 발명에 이용될 수 있다. 또한, 접합 SOI 기판을 이용하는 경우, 반도체 박막 및 반도체 기판은 도전성 측면에서 상이할 것이다.
본 발명은 저항 회로를 포함하는 완전 공핍형 SOI CMOS 반도체 장치의 정전기 방전(ESD) 파괴 특성을 개선하기 위해 이용될 수 있다. 특히, 본 발명은 전압 검출기(VD), 전압 레귤레이터(이하, "VR"), 스위칭 레귤레이터(이하, "SWR") 또는 스위칭 커패시터와 같은 전력 관리 반도체 집적 회로 장치와, 연산 증폭기 또는 비 교기와 같은 아날로그 반도체 집적 회로 장치의 정전기 방전(ESD) 특성을 개선하기 위하여 이용될 수 있다.

Claims (18)

  1. 반도체 집적 회로 장치에 있어서,
    게이트 전극이 N-형 도전형을 갖는 제1 N-채널 MOS 트랜지스터와 게이트 전극이 P-형 도전형을 갖는 제1 P-채널 MOS 트랜지스터 - 둘다 반도체 지지 기판, 상기 반도체 지지 기판 상에 배치된 매입 절연막, 및 상기 매입 절연막 상에 배치된 반도체 박막으로 구성된 SOI 기판의 상기 반도체 박막내에 배치됨 - 를 포함하는 CMOS 소자;
    상기 SOI 기판내에 배치되는 저항; 및
    게이트 전극이 P-형 도전형을 가지며, 상기 SOI 기판내에 배치되며, 정전기 방전 능력을 갖는 ESD 보호 소자의 역할을 하고, 입력 단자 또는 출력 단자 중 하나를 보호하는 제2 N-채널 MOS 트랜지스터
    를 포함하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, ESD 보호 소자인 상기 제2 N-채널 MOS 트랜지스터는 상기 SOI 기판의 상기 반도체 박막 및 매입 절연막의 일부를 제거함에 의해 노출되는 상기 반도체 지지 기판내에 배치되는 반도체 집적 회로 장치.
  3. 제1항에 있어서, 상기 제1 N-채널 MOS 트랜지스터의 N-형 게이트 전극, 상기 제1 P-채널 MOS 트랜지스터의 P-형 게이트 전극, 및 상기 ESD 보호 소자의 역할을 하는 상기 제2 N-채널 MOS 트랜지스터의 P-형 게이트 전극이 제1 폴리실리콘으로 형성되는 반도체 집적 회로 장치.
  4. 제2항에 있어서, 상기 제1 N-채널 MOS 트랜지스터의 N-형 게이트 전극, 상기 제1 P-채널 MOS 트랜지스터의 P-형 게이트 전극, 및 상기 ESD 보호 소자의 역할을 하는 상기 제2 N-채널 MOS 트랜지스터의 P-형 게이트 전극이 제1 폴리실리콘으로 형성되는 반도체 집적 회로 장치.
  5. 제1항에 있어서, 상기 제1 N-채널 MOS 트랜지스터의 N-형 게이트 전극, 상기 제1 P-채널 MOS 트랜지스터의 P-형 게이트 전극, 및 상기 ESD 보호 소자의 역할을 하는 상기 제2 N-채널 MOS 트랜지스터의 P-형 게이트 전극은 상기 제1 폴리실리콘과 고용융점 금속 실리사이드의 적층 구조인 폴리사이드(polycide) 구조를 갖는 반도체 집적 회로 장치.
  6. 제2항에 있어서, 상기 제1 N-채널 MOS 트랜지스터의 N-형 게이트 전극, 상기 제1 P-채널 MOS 트랜지스터의 P-형 게이트 전극, 및 상기 ESD 보호 소자의 역할을 하는 상기 제2 N-채널 MOS 트랜지스터의 P-형 게이트 전극은 상기 제1 폴리실리콘과 고용융점 금속 실리사이드의 적층 구조인 폴리사이드(polycide) 구조를 갖는 반도체 집적 회로 장치.
  7. 제1항에 있어서, 상기 저항은 제2 폴리실리콘으로 형성되며, 그 두께는 상기 제1 N-채널 MOS 트랜지스터와 상기 제1 P-채널 MOS 트랜지스터 및 상기 제2 N-채널 MOS 트랜지스터의 상기 게이트 전극을 형성하는 상기 제1 폴리실리콘의 두께와는 상이한 반도체 집적 회로 장치.
  8. 제2항에 있어서, 상기 저항은 제2 폴리실리콘으로 형성되며, 그 두께는 상기 제1 N-채널 MOS 트랜지스터와 상기 제1 P-채널 MOS 트랜지스터 및 상기 제2 N-채널 MOS 트랜지스터의 상기 게이트 전극을 형성하는 상기 제1 폴리실리콘의 두께와는 상이한 반도체 집적 회로 장치.
  9. 제1항에 있어서, 상기 저항은 상기 반도체 박막을 구성하는 단결정 실리콘으로 제조되는 반도체 집적 회로 장치.
  10. 제2항에 있어서, 상기 저항은 상기 반도체 박막을 구성하는 단결정 실리콘으로 제조되는 반도체 집적 회로 장치.
  11. 제1항에 있어서, 상기 저항은 Ni-Cr 합금 또는 크롬(chromium) 실리사이드, 몰리브데늄(molybdenum) 실리사이드 또는 β-페라이트(ferrite) 실리사이드로 제조된 박막 금속 저항으로 구성되는 반도체 집적 회로 장치.
  12. 제2항에 있어서, 상기 저항은 Ni-Cr 합금 또는 크롬(chromium) 실리사이드, 몰리브데늄(molybdenum) 실리사이드 또는 β-페라이트(ferrite) 실리사이드로 제조된 박막 금속 저항으로 구성되는 반도체 집적 회로 장치.
  13. 제1항에 있어서, 상기 SOI 기판을 형성하는 상기 반도체 박막은 0.05㎛ 내지 0.2㎛ 두께를 갖는 반도체 집적 회로 장치.
  14. 제2항에 있어서, 상기 SOI 기판을 형성하는 상기 반도체 박막은 0.05㎛ 내지 0.2㎛ 두께를 갖는 반도체 집적 회로 장치.
  15. 제1항에 있어서, 상기 SOI 기판을 형성하는 상기 절연막은 0.1㎛ 내지 0.5㎛ 두께를 갖는 반도체 집적 회로 장치.
  16. 제2항에 있어서, 상기 SOI 기판을 형성하는 상기 절연막은 0.1㎛ 내지 0.5㎛ 두께를 갖는 반도체 집적 회로 장치.
  17. 제1항에 있어서, 상기 SOI 기판을 형성하는 상기 절연막은 유리, 사파이어 또는 실리콘 산화물 또는 실리콘 질화물을 포함하는 세라믹으로 제조되는 반도체 집적 회로 장치.
  18. 제2항에 있어서, 상기 SOI 기판을 형성하는 상기 절연막은 유리, 사파이어 또는 실리콘 산화물 또는 실리콘 질화물을 포함하는 세라믹으로 제조되는 반도체 집적 회로 장치.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7470959B2 (en) * 2003-11-04 2008-12-30 International Business Machines Corporation Integrated circuit structures for preventing charging damage
JP4987309B2 (ja) * 2005-02-04 2012-07-25 セイコーインスツル株式会社 半導体集積回路装置とその製造方法
JP2007165492A (ja) * 2005-12-13 2007-06-28 Seiko Instruments Inc 半導体集積回路装置
US20070146564A1 (en) * 2005-12-23 2007-06-28 Innolux Display Corp. ESD protection circuit and driving circuit for LCD
US20090039431A1 (en) * 2007-08-06 2009-02-12 Hiroaki Takasu Semiconductor device
DE102009021485B4 (de) * 2009-05-15 2017-10-05 Globalfoundries Dresden Module One Llc & Co. Kg Halbleiterbauelement mit Metallgate und einem siliziumenthaltenden Widerstand, der auf einer Isolationsstruktur gebildet ist sowie Verfahren zu dessen Herstellung
US8395216B2 (en) * 2009-10-16 2013-03-12 Texas Instruments Incorporated Method for using hybrid orientation technology (HOT) in conjunction with selective epitaxy to form semiconductor devices with regions of different electron and hole mobilities and related apparatus
CN102110649A (zh) * 2009-12-28 2011-06-29 北大方正集团有限公司 一种改善铝栅互补金属氧化物半导体静态电流失效的方法
JP5546298B2 (ja) * 2010-03-15 2014-07-09 セイコーインスツル株式会社 半導体回路装置の製造方法
EP2694557A4 (en) 2011-04-08 2015-07-15 Auckland Uniservices Ltd LOCAL SUSTAINABLE POWER MANAGEMENT FOR NETWORKS FROM ELECTRICAL EQUIPMENT
JP2012253241A (ja) * 2011-06-03 2012-12-20 Sony Corp 半導体集積回路およびその製造方法
EP2893605B1 (en) * 2012-09-06 2019-04-24 Auckland UniServices Limited Local demand side power management for electric utility networks
CN104733393A (zh) * 2013-12-23 2015-06-24 上海华虹宏力半导体制造有限公司 光罩式只读存储器的结构及制造方法
US9805990B2 (en) 2015-06-26 2017-10-31 Globalfoundries Inc. FDSOI voltage reference
CN106950775A (zh) * 2017-05-16 2017-07-14 京东方科技集团股份有限公司 一种阵列基板和显示装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59161654A (ja) * 1983-03-04 1984-09-12 松下精工株式会社 空冷ヒ−トポンプ式空気調和装置
US4759836A (en) * 1987-08-12 1988-07-26 Siliconix Incorporated Ion implantation of thin film CrSi2 and SiC resistors
JPH03105967A (ja) * 1989-09-19 1991-05-02 Nec Corp 半導体装置の入出力保護回路
JPH04345064A (ja) * 1991-05-22 1992-12-01 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH05235275A (ja) * 1992-02-26 1993-09-10 Nippon Precision Circuits Kk 集積回路装置
JPH0722617A (ja) * 1993-06-23 1995-01-24 Nippon Motorola Ltd 半導体集積回路装置の静電気破壊保護回路
JPH08102498A (ja) * 1994-09-30 1996-04-16 Hitachi Ltd 半導体装置
JP3717227B2 (ja) * 1996-03-29 2005-11-16 株式会社ルネサステクノロジ 入力／出力保護回路
US6034388A (en) * 1998-05-15 2000-03-07 International Business Machines Corporation Depleted polysilicon circuit element and method for producing the same
JPH11345886A (ja) * 1998-06-02 1999-12-14 Seiko Instruments Inc 半導体装置の静電破壊防止回路
US6080630A (en) * 1999-02-03 2000-06-27 Advanced Micro Devices, Inc. Method for forming a MOS device with self-compensating VT -implants
JP3650281B2 (ja) * 1999-05-07 2005-05-18 セイコーインスツル株式会社 半導体装置
JP2001298157A (ja) * 2000-04-14 2001-10-26 Nec Corp 保護回路及びこれを搭載した半導体集積回路
JP2001320018A (ja) * 2000-05-08 2001-11-16 Seiko Instruments Inc 半導体装置
JP4124553B2 (ja) * 2000-08-04 2008-07-23 セイコーインスツル株式会社 半導体装置
JP2002124641A (ja) * 2000-10-13 2002-04-26 Seiko Instruments Inc 半導体装置
US6552401B1 (en) * 2000-11-27 2003-04-22 Micron Technology Use of gate electrode workfunction to improve DRAM refresh
KR100456526B1 (ko) * 2001-05-22 2004-11-09 삼성전자주식회사 식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그위에 제작된 에스오아이 집적회로 및 그것을 사용하여에스오아이 집적회로를 제조하는 방법
JP2004023005A (ja) * 2002-06-19 2004-01-22 Ricoh Co Ltd 半導体装置及びその製造方法
JP4094379B2 (ja) * 2002-08-27 2008-06-04 エルピーダメモリ株式会社 半導体装置及びその製造方法
US6955958B2 (en) * 2002-12-30 2005-10-18 Dongbuanam Semiconductor, Inc. Method of manufacturing a semiconductor device

Also Published As

Publication number Publication date
TW200614429A (en) 2006-05-01
US20060022274A1 (en) 2006-02-02
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