JP2002124641A - 半導体装置 - Google Patents

半導体装置

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JP2002124641A
JP2002124641A JP2000313775A JP2000313775A JP2002124641A JP 2002124641 A JP2002124641 A JP 2002124641A JP 2000313775 A JP2000313775 A JP 2000313775A JP 2000313775 A JP2000313775 A JP 2000313775A JP 2002124641 A JP2002124641 A JP 2002124641A
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Hiroaki Takasu
博昭 鷹巣
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Seiko Instruments Inc
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    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】 【課題】 ＥＳＤ破壊に強い、ＳＯＩ基板上に完全空乏
型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトラン
ジスタとを混載したアナログＩＣが形成された半導体装
置の提供。 【解決手段】 レーザトリミング位置決め用パターン
は、高光反射率領域と低光反射率領域とから成り、高光
反射率領域は、平坦な下地の上に形成された高光反射率
膜により形成され、低光反射率領域は、レーザトリミン
グ用ヒューズ素子と同じ多結晶シリコン膜で構成されて
いる光乱反射するための格子あるいはストライプあるい
はドット状のパターン上に形成された高光反射率膜によ
り形成した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＳＯＩ基板上に
形成された半導体集積回路を有する半導体装置に関す
る。
【０００２】
【従来の技術】現在、ＳＯＩ基板上に形成された半導体
集積回路は広く知られている。特に高速ＭＯＳトランジ
スタは、完全空乏化モードを利用することにより、従来
のシリコン基板上に形成したＭＯＳトランジスタに比べ
て優れた特性を有している。
【０００３】一方、アナログ半導体集積回路の装置にお
いて、アナログ特性の調整のためのレーザトリミング方
法が知られている。例えば、特開平５−１３６７０号公
報に記載されている。半導体ウエハに集積回路を２次元
的にパターニングした後に、ウエハ状態で各々の集積回
路の電気特性を測定する。次に、アナログ特性の調整の
ために、配線の一部に設けられたヒューズ素子を選択し
て、レーザビーム照射により切断する。このようなレー
ザトリミング方法により、ヒューズ素子の切断選択によ
り、集積回路のアナログ特性を希望の特性に合わせ込む
ことができる。所定のヒューズ素子にレーザビームを照
射するために、半導体ウエハ素面に位置決め用パターン
が設けられている。図２（ａ）は、従来の位置決めパタ
ーンの平面図、図２(ｂ)は、従来の位置決めパターンの
断面図、図２（ｃ）は、その位置決め用パターンを光ビ
ーム照射でＢ−Ｂ’線方向に沿って走査した場合の光反
射量変化を示す図である。従来の位置決めパターンは、
シリコン基板１０１上に設けられたシリコン酸化膜から
なる第一の絶縁膜１０２およびＰＳＧ膜などからなる第
二の絶縁膜１０４を外周部とし、その内側に、四角形の
アルミニウム膜１０５が配置されている。図２（ａ）の
Ｂ方向に沿って光ビームを走査すると、アルミニウム膜
１０５の反射率が高いために、図２（ｃ）のような光反
射パターンが得られる。位置決めパターンと集積回路の
多結晶シリコン膜から成るヒューズ素子との間の位置関
係は設計時に決められている。従って、位置決めパター
ンを光ビーム照射により検出することにより、所望のヒ
ューズ素子の座標を計算し、その場所にレーザー照射す
ることにより選択的にヒューズ素子をトリミングするこ
とができる。
【０００４】
【発明が解決しようとする課題】しかし、従来のＳＯＩ
基板上に形成した半導体集積回路では、特に完全空乏化
モードを用いようとすると、 ＳＯＩ基板上に埋め込み
酸化膜を介して設けられた単結晶シリコンデバイス形成
層の厚さをおよそ１０００オングストローム以下にしな
ければならず、高耐圧系の素子や、ＥＳＤ破壊（静電破
壊）を防止するためのＥＳＤ保護素子を薄い単結晶シリ
コンデバイス形成層に設けることは困難であった。
【０００５】また、従来のＳＯＩ基板上に形成した半導
体集積回路では、スクライブに関して配慮がなされてお
らず、ＩＣチップを切り出すダイシング工程において割
れ、欠けなどの不具合が生じる場合があった。
【０００６】一方、ＳＯＩ基板上に形成されたＩＣに限
らず一般に、多結晶シリコン膜でヒューズ素子を形成す
ることが知られているが、レーザトリミングにおいて
は、ヒューズ素子と位置決めパターンとが異なる薄膜で
形成されていたために、正確な位置決めができなかっ
た。即ち、アルミニウムのパターンで位置決め用パター
ンを検出して、ヒューズ素子である多結晶シリコン膜を
レーザトリミングした場合、図６のように、ヒューズ素
子３１に対してレーザ照射領域３２が位置ずれする。レ
ーザ照射領域３２はエネルギー分布がガウシャン分布に
なっているために、レーザ照射端部のエネルギー強度は
低い。従って、ウエハプロセスにおいて、多結晶シリコ
ン膜のパターニングとアルミニウム膜のパターニングと
の間に大きな合わせずれがあると、安定してヒューズ素
子が切断できなくなってしまうという問題点があった。
なお、３３は下地のコゲ、３４はヒューズカット残りに
なる部分である。
【０００７】また、電圧検出器などのアナログＩＣで
は、複数の多結晶シリコン抵抗体からなるブリーダー抵
抗を使用することが多いが、多結晶シリコン抵抗体はグ
レインの影響により同一の抵抗値を得ることが困難であ
り、高精度のアナログＩＣを作製するためのネックとな
っていた。
【０００８】そこで、この発明の目的は、 ＳＯＩ基板
上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧
型ＭＯＳトランジスタとを混載した高精度なアナログＩ
Ｃが形成された半導体装置をＥＳＤ破壊に強く、またダ
イシング工程での割れ欠けなどを防止した形で提供する
ことにある。
【０００９】さらに、本発明の目的は、トリミングの位
置決め精度を高くすることにより、ヒューズ素子領域の
小型化を図りコストダウンを可能にすることである。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明は以下の手段をとった。 （１）ＳＯＩ基板上に形成された半導体集積回路におい
て、半導体集積回路には、レーザトリミング用ヒューズ
素子と、レーザトリミング位置決め用パターンと、完全
空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳト
ランジスタと、ＥＳＤ保護素子と、複数の抵抗体によっ
て形成されたブリーダー抵抗とを形成した。 （２）レーザトリミング位置決め用パターンは、高光反
射率領域と低光反射率領域とから成り、高光反射率領域
は、平坦な下地の上に形成された高光反射率膜により形
成され、低光反射率領域は、レーザトリミング用ヒュー
ズ素子と同じ薄膜で構成されている光乱反射するための
格子あるいはストライプあるいはドット状のパターン上
に形成された高光反射率膜により形成されてなる（１）
記載の半導体装置とした。 （３）レーザトリミング用ヒューズ素子は多結晶シリコ
ン膜で形成されている（１）記載の半導体装置とした。 （４）レーザトリミング用ヒューズ素子を形成する多結
晶シリコン膜は、前記完全空乏型の高速ＭＯＳトランジ
スタのゲート電極及び、前記高耐圧型ＭＯＳトランジス
タのゲート電極と同一の膜である（１）記載の半導体装
置とした。 （５）完全空乏型の高速ＭＯＳトランジスタは単結晶シ
リコンデバイス形成層に形成されており、高耐圧型ＭＯ
Ｓトランジスタと、ＥＳＤ保護素子とは、ＳＯＩ基板上
の単結晶シリコンデバイス形成層及び埋め込み酸化膜の
除去されたシリコン基板上に形成されている（１）記載
の半導体装置とした。 （６）ブリーダー抵抗は、単結晶シリコンデバイス形成
層で形成された（１）記載の半導体装置とした。 （７）半導体集積回路のスクライブ領域では、単結晶シ
リコンデバイス形成層及び埋め込み酸化膜が除去されて
いる（１）記載の半導体装置とした。
【００１１】
【発明の実施の形態】ＳＯＩ基板上に形成された半導体
集積回路において、半導体集積回路には、レーザトリミ
ング用ヒューズ素子と、レーザトリミング位置決め用パ
ターンと、完全空乏型の高速ＭＯＳトランジスタと、高
耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子と、複数
の抵抗体によって形成されたブリーダー抵抗とを形成し
た。
【００１２】レーザトリミング位置決め用パターンは、
高光反射率領域と低光反射率領域とから成り、高光反射
率領域は、平坦な下地の上に形成された高光反射率膜に
より形成され、低光反射率領域は、レーザトリミング用
ヒューズ素子と同じ薄膜で構成されている光乱反射する
ための格子あるいはストライプあるいはドット状のパタ
ーン上に形成された高光反射率膜により形成した。レー
ザトリミング用ヒューズ素子とブリーダー抵抗は多結晶
シリコンデバイス形成層で形成し、レーザトリミング用
ヒューズ素子は、完全空乏型の高速ＭＯＳトランジスタ
のゲート電極及び、高耐圧型ＭＯＳトランジスタのゲー
ト電極を形成するものと同一の多結晶シリコン膜で形成
した。
【００１３】また、完全空乏型の高速ＭＯＳトランジス
タは単結晶シリコンデバイス形成層に形成し、高耐圧型
ＭＯＳトランジスタと、ＥＳＤ保護素子とは、ＳＯＩ基
板上の単結晶シリコンデバイス形成層及び埋め込み酸化
膜の除去されたシリコン基板上に形成した。
【００１４】さらに、半導体集積回路のスクライブ領域
では、単結晶シリコンデバイス形成層及び埋め込み酸化
膜を除去した。
【００１５】これにより、ＳＯＩ基板上に、完全空乏型
の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジ
スタとを混載した高精度なアナログＩＣが形成された半
導体装置をＥＳＤ破壊に強く、またダイシング工程での
割れ欠けなどを防止した形で提供することができる。
【００１６】特に、レーザトリミング位置決め用パター
ンは高光反射率領域と低光反射率領域とから成り、高光
反射率領域は平坦な下地の上に形成された高光反射率膜
により形成され、低光反射率領域はレーザトリミング用
ヒューズ素子と同じ多結晶シリコンデバイス形成層で構
成されている光乱反射するための格子あるいはストライ
プあるいはドット状のパターン上に形成された高光反射
率膜により形成されるようにした。従って、高光反射率
領域と低光反射率領域との境界、すなわち光反射率が急
峻に変化する場所はレーザトリミング用ヒューズ素子と
同じ、単結晶シリコンデバイス形成層により形成された
パタンによって規定されることとなる。これにより、ウ
エハプロセスでの合わせずれに全く影響されずに正確に
レーザトリミングできる。
【００１７】
【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図１は、本発明による半導体装置の模式的断
面図である。図1を用いて、各領域に対して順に説明を
行なう。
【００１８】まず、完全空乏型の高速ＭＯＳトランジス
タ領域２０１について説明する。シリコン基板１０１上
に埋め込み酸化膜１０２を介して形成された単結晶シリ
コンデバイス形成層１０３内に、ソース領域２０１、ド
レイン領域２０２及びチャネル領域２０３が形成されて
いる。さらにチャネル領域２０３の上部にはゲート酸化
膜２０６を介してゲート電極２０５が配置され、ＭＯＳ
型のトランジスタを形成している。ここで単結晶シリコ
ンデバイス形成層１０３の膜厚は完全空乏化がなされる
ように、例えば５００オングストロームに設定してあ
る。
【００１９】さらに、ソース領域２０１、ドレイン領域
２０２にはＢＰＳＧ膜などからなる中間絶縁膜１０４に
開口したコンタクトホール２０４を介してアルミニウム
膜１０５が接続している。そして高速ＭＯＳトランジス
タ領域２０１は最上層にシリコン窒化膜などからなる保
護膜１０６が形成されている。
【００２０】ここで、チャネル領域２０３の電位はフロ
ーティングにしても良いし、場合によっては固定しても
良い。また、ソース領域２０１及びドレイン領域２０２
は、容量低減の目的で、埋め込み酸化膜１０２にそれら
の底辺が接する様に形成することが望ましいが、電圧印
加時に空乏層が埋め込み酸化膜１０２に接する程度の深
さに形成し、埋め込み酸化膜１０２から離間していても
よい。
【００２１】次に、高耐圧ＭＯＳトランジスタ及びＥＳ
Ｄ保護回路領域３１０について説明する。
【００２２】シリコン基板１０１上にソース領域３０
１、ドレイン領域３０２及びチャネル領域３０３が形成
され、チャネル領域３０３の上部にはゲート酸化膜３０
６を介してゲート電極３０５が配置され、ＭＯＳ型のト
ランジスタを形成している。
【００２３】さらに、ソース領域３０１、ドレイン領域
３０２にはＢＰＳＧ膜などからなる中間絶縁膜１０４に
開口したコンタクトホール３０４を介してアルミニウム
膜１０５が接続している。そして高耐圧ＭＯＳトランジ
スタ及びＥＳＤ保護回路領域３１０にも最上層には、高
速ＭＯＳトランジスタ領域２０１と同様にシリコン窒化
膜などからなる保護膜１０６が形成されている。
【００２４】ここで、高耐圧ＭＯＳトランジスタ及びＥ
ＳＤ保護回路領域３１０では、高速ＭＯＳトランジスタ
領域２０１と異なり、単結晶シリコンデバイス形成層１
０３及び、埋め込み酸化膜１０２が除去され、シリコン
基板１０１上に直接素子が形成されているのが特徴であ
る。これにより特に図示しないがＤＤＤ構造や、ロコス
ドレイン構造などの高い動作電圧に適した、高耐圧ＭＯ
Ｓトランジスタを容易に形成できる。また、ゲート酸化
膜３０６は、高速ＭＯＳトランジスタ領域２１０のゲー
ト酸化膜２０６に比べて厚く形成しても良い。またＥＳ
Ｄ保護回路も特に図示しないが、シリコン基板１０１上
に形成することで、ＥＳＤに対して十分な耐性をもてる
ような、熱容量及び接合面積を持ったオフトランジスタ
やダイオードなどを形成することができる。
【００２５】次に、ブリーダー抵抗領域４１０について
説明する。
【００２６】シリコン基板１０１上に埋め込み酸化膜１
０２を介して形成された単結晶シリコンデバイス形成層
１０３内に一対の高濃度不純物領域４０１に挟まれた低
濃度不純物領域４０２が形成されており、抵抗体を形成
している。ここでは簡単のため１本しか図示しないが、
実際は複数本の抵抗体によってブリーダー抵抗が形成さ
れている。
【００２７】さらに、高濃度不純物領域４０１にはＢＰ
ＳＧ膜などからなる中間絶縁膜１０４に開口したコンタ
クトホール４０４を介してアルミニウム膜１０５が接続
している。ここで、一つの高濃度不純物領域４０１に接
続したアルミニウム膜１０５は、抵抗体の抵抗値を決定
する低濃度不純物領域４０２を覆う様に配置され、抵抗
値の安定を図っている。
【００２８】これは、抵抗体に近接した導電体と抵抗体
自身との電位差により、抵抗体の抵抗値が変化するのを
防止するためである。抵抗体上部のアルミニウム膜１０
５の電位は、電源電位やグランド電位ではなく、当該の
ブリーダー抵抗の一端の電位になるようにして、ブリー
ダー抵抗を形成する複数の抵抗体全てを同様に作製する
と、各抵抗体の上部に位置するアルミニウム膜１０５と
抵抗体自身の電位差は、それぞれ殆ど無い状態となっ
て、同一の寸法形状に加工した各抵抗体は、同一の抵抗
値を示すようになる。これらの抵抗体を用いてブリーダ
ー抵抗回路を形成することにより高精度の電圧分圧が可
能になる。
【００２９】また、従来の多結晶シリコン薄膜によるブ
リーダー抵抗に比べて、本発明では単結晶シリコンデバ
イス形成層１０３自身で抵抗体を形成しているため、多
結晶シリコン薄膜のグレインの影響をなくすことがで
き、より均一な抵抗体を得ることができる。このためよ
り高精度なブリーダー抵抗回路を形成することが可能に
なる。さらに、単結晶シリコンデバイス形成層１０３の
膜厚は、前述の完全空乏化のために約５００オングスト
ロームと薄いため、抵抗値の温度変化が小さくできる。
【００３０】また、ここでは、一対の高濃度不純物領域
４０１に挟まれた低濃度不純物領域４０２を設けた、高
い抵抗値を有する抵抗体を形成した場合について説明し
たが、高い抵抗値が必要無い用途においては、抵抗体全
体を高濃度不純物領域４０１で形成して良い。
【００３１】ブリーダー抵抗領域４１０の最上層には、
シリコン窒化膜などからなる保護膜１０６が形成され
る。
【００３２】次に、ヒューズ領域５１０について説明す
る。シリコン基板１０１上に埋め込み酸化膜１０２を介
して、多結晶シリコン膜５０３により成る、多結晶シリ
コンヒューズ５０２が形成されている。
【００３３】多結晶シリコンヒューズ５０２は良好な導
電性を持たせ、抵抗値を極力下げるため、高い不純物濃
度を有する物とする。
【００３４】ここで、多結晶シリコンヒューズ５０２は
高速ＭＯＳ型トランジスタ領域２１０のゲート電極２０
５及び、高耐圧ＭＯＳ型トランジスタ及びＥＳＤ保護回
路領域３１０のゲート電極３０５と同一の膜により形成
することで製造工程の簡略化が図れる。
【００３５】多結晶シリコンヒューズ５０１の両端に
は、ＢＰＳＧ膜などからなる中間絶縁膜１０４に開口し
たコンタクトホール５０４を介してアルミニウム膜１０
５が接続している。ヒューズ領域５１０の最上層に形成
されたシリコン窒化膜などからなる保護膜１０６は、レ
ーザー照射領域５０５にあたる部分が除去されている。
これはレーザートリミング時に照射されたレーザービー
ムのエネルギーが、保護膜１０６に吸収されることで、
多結晶シリコンヒューズ５０２の切断に支障をきたすの
を防ぐためである。
【００３６】次にレーザートリミング位置決め用パター
ン領域６１０について説明する。ここでは、図１に加え
て、図３も参照しながら説明を進める。
【００３７】図３（ａ）は、本発明の半導体装置の位置
決め用パターンの平面図、図３（ｂ）は、本発明の半導
体装置の位置決め用パターンの断面図、図３(ｃ)は、本
発明の半導体装置の位置決め用パターンに光ビームを走
査した場合の光反射量の変化を示す図である。光反射量
は、図３（ａ）のＡ−Ａ’線方向に沿って走査した場合
の値である。
【００３８】本発明による位置決めパターンは、図３
(ｂ)に示すように、高光反射率領域１０６と、その内側
の低光反射率領域１０７から構成されている。
【００３９】図３(ａ)および図３(ｂ)を用いて、本発明
の位置決めパターンの構造を説明する。
【００４０】シリコン基板１０１上に埋め込み酸化膜１
０２が形成されており、埋め込み酸化膜１０２上に、部
分的にドット形状の多結晶シリコン膜５０３が形成され
る。多結晶シリコン膜５０３が形成されない領域は、平
坦な埋め込み酸化膜１０２が露出しており、この上に、
ＢＰＳＧ膜等からなる中間絶縁膜１０４が形成されてお
り、中間絶縁膜１０４上にアルミニウム膜１０５が形成
されている。ドット形状の多結晶シリコン膜５０３の形
成されている領域の上方に位置するアルミニウム膜１０
５の表面は、多結晶シリコン膜５０３のパタンの影響に
よって、凸凹になっており、この部分に照射された光は
乱反射してしまう。従って、この領域を低光反射率領域
１０７とすることができる。一方、多結晶シリコン膜５
０３の形成されていない領域上のアルミニウム膜１０５
の表面は平坦であり、高光反射率領域１０６とすること
ができる。
【００４１】光ビームを図３(ａ)のＡ−Ａ’線方向に沿
って走査した場合の光反射量は、図３(ｃ)に示すよう
に、平坦な表面を有するアルミニウム膜１０５で形成さ
れる高光反射率領域１０６においては大きく、凸凹な表
面を有するアルミニウム膜１０５で形成される低光反射
率領域１０７においては小さくなる。図３（ａ）、(ｂ)
および(ｃ)の例においては、光の乱反射作用を利用して
低光反射率領域１０７を形成した。光の乱反射を起こす
ために、多結晶シリコンヒューズ５０２と同一薄膜であ
る多結晶シリコン膜５０３によりドット状のパターンを
形成した。ドット状以外の、格子状やストライプ状など
のパターンでも光の乱反射を起こすことは可能であり、
図３（ｃ）のような光反射パターンが得られる。
【００４２】図３(ｂ)における中間絶縁膜１０４は必ず
しも必要ではないので、場合によっては削除してもよ
い。また、アルミニウム膜１０５に代えて、高光反射率
膜としてタングステン、クロム、金などの金属材料を用
いても良い。
【００４３】以上述べたように、高光反射率領域１０６
と低光反射率領域１０７との境界は、多結晶シリコンヒ
ューズ５０２と同一薄膜である多結晶シリコン膜５０３
のパタンによって決められるため、従来の位置決めパタ
ンの課題であった、ヒューズ素子を形成する多結晶シリ
コンと、位置決めパタンを形成するアルミニウム膜との
合わせずれによる問題から解放することができる。
【００４４】図４（ａ）は、本発明の半導体装置の第二
の実施例による位置決め用パターンの平面図、図４
（ｂ）は、本発明の半導体装置の第二の実施例による位
置決め用パターンの断面図、図４(ｃ)は、本発明の半導
体装置の第二の実施例による位置決め用パターンに光ビ
ームを走査した場合の光反射量の変化を示す図である。
光反射量は、図４（ａ）のＣ−Ｃ’線方向に沿って走査
した場合の値である。本発明の第二の実施例の位置決め
パターンは、図３(ａ)から(ｃ)に示した第一の実施例と
同様に、高光反射率領域１０６と、その内側の低光反射
率領域１０７から構成されている。
【００４５】第一の実施例と異なる点は、高光反射率領
域１０６が平坦な多結晶シリコン膜５０３の上方に位置
するアルミニウム膜１０５により形成されている点であ
る。高光反射率領域１０６は平坦な下地上の高光反射率
膜により形成されていれば、その役割を果たすことがで
きるのでこのような構成も可能となる。その他の説明に
ついては、図３(ａ)から(ｃ)と同一の符号を附記するこ
とで説明に代える。
【００４６】図５（ａ）は、本発明の半導体装置の第三
の実施例による位置決め用パターンの平面図、図５
（ｂ）は、本発明の半導体装置の第三の実施例による位
置決め用パターンの断面図、図５(ｃ)は、本発明の半導
体装置の第三の実施例による位置決め用パターンに光ビ
ームを走査した場合の光反射量の変化を示す図である。
光反射量は、図５（ａ）のＤ−Ｄ’線方向に沿って走査
した場合の値である。本発明の第三の実施例の位置決め
パターンは、外側に低光反射率領域１０７を配置し、そ
の内側に高光反射率領域１０６を配置した構成をとる。
位置決め用パターンとしては、高光反射率領域１０６と
低光反射率領域１０７のどちらかが、もう一方の領域に
挟まれた形をとっていれば良く、図５(ａ)から(ｃ)に示
した第三の実施例は、図３(ａ)から(ｃ)に示した第一の
実施例の反対の配置をした場合を示すものであってこの
ような構成をとっても良いことを示すものである。その
他の説明については、図３(ａ)から(ｃ)と同一の符号を
附記することで説明に代える。
【００４７】図６（ａ）は、本発明の半導体装置の第四
の実施例による位置決め用パターンの平面図、図６
（ｂ）は、本発明の半導体装置の第四の実施例による位
置決め用パターンの断面図、図６(ｃ)は、本発明の半導
体装置の第四の実施例による位置決め用パターンに光ビ
ームを走査した場合の光反射量の変化を示す図である。
光反射量は、図６（ａ）のＥ−Ｅ’線方向に沿って走査
した場合の値である。本発明の第四の実施例の位置決め
パターンは、外側に低光反射率領域１０７を配置し、そ
の内側に高光反射率領域１０６を配置した構成をとる。
【００４８】第三の実施例における説明と同様に、位置
決め用パターンとしては、高光反射率領域１０６と低光
反射率領域１０７のどちらかが、もう一方の領域に挟ま
れた形をとっていれば良く、図６(ａ)から(ｃ)に示した
第四の実施例は、図４(ａ)から(ｃ)に示した第二の実施
例の反対の配置をした場合を示すものである。その他の
説明については、図３(ａ)から(ｃ)と同一の符号を附記
することで説明に代える。
【００４９】図７（ａ）は、本発明の半導体装置の第五
の実施例による位置決め用パターンの平面図、図７
（ｂ）は、本発明の半導体装置の第五の実施例による位
置決め用パターンの断面図、図７(ｃ)は、本発明の半導
体装置の第五の実施例による位置決め用パターンに光ビ
ームを走査した場合の光反射量の変化を示す図である。
光反射量は、図７（ａ）のＦ−Ｆ’線方向に沿って走査
した場合の値である。
【００５０】本発明の第五の実施例では、埋め込み酸化
膜１０２と、ドット状の多結晶シリコン膜５０３とは、
整合する形で形成されている。多結晶シリコン膜５０３
と埋め込み酸化膜１０２との複合膜によりドットを形成
しているので、第一の実施例と比べて、ドットの高さが
高くなっており、多結晶シリコン膜５０３の形成されて
いる領域の上方に位置するアルミニウム膜１０５の表面
の凸凹も、より大きくなっている。このため、この部分
に照射された光は、第一の実施例に比べて、より乱反射
の度合いが大きくなって光反射率はさらに低下する。
【００５１】光ビームを図７(ａ)のＦ−Ｆ’線方向に沿
って走査した場合の光反射量は、図７(ｃ)に示すよう
に、平坦な表面を有するアルミニウム膜１０５で形成さ
れる高光反射率領域１０６においては大きく、凸凹な表
面を有するアルミニウム膜１０５で形成される低光反射
率領域１０７においては小さくなる。
【００５２】ここで、多結晶シリコン膜５０３と埋め込
み酸化膜１０２との複合膜によりドットを形成している
ため、ドットの高さが高く、低光反射率領域１０７の光
反射率をより下げることができるため、高光反射率領域
１０６との光反射率の差（コントラスト）を大きく取れ
る。これによりレーザースキャンでの位置決め時に、外
因に乱されにくくなり、より正確な位置決めができる。
【００５３】なお、第五の実施例は、第一の実施例に基
づいてドットを高くした例を示したが、第二から第四の
実施例に対しても同様にしてドット高さを高くすること
は可能であり、有効である。また、ドット形状に限ら
ず、ストライプ形状や、格子形状でも同様の効果が得ら
れる。
【００５４】その他の説明については、図３(ａ)から
(ｃ)と同一の符号を附記することで説明に代える。
【００５５】図９は、本発明の半導体装置の位置決め用
パターンを用いてレーザトリングしたヒューズ素子の平
面図である。ヒューズ素子３１の中心にレーザスポット
３２が照射することが可能になる。
【００５６】本発明の半導体装置は、バラツキの大きな
半導体素子から成る半導体集積集積回路に非常に適して
いる。例えば、図１０は、高耐圧のＭＯＳトランジスタ
を含む電圧検出用ＩＣのブロック図である。ＭＯＳＩＣ
は、バイポーラＩＣに比べアナログ特性のバラツキが大
きい。特に、高耐圧特性の場合、ゲート絶縁膜を厚くす
るために、ますます、アナログ特性のバラツキが大きく
なる。従って、アナログＭＯＳＩＣの場合、図１０のよ
うに大きなヒューズ素子領域を必要とする。１０個以上
のヒューズ素子を設けることによりバラツキの小さいア
ナログ特性を得ることができる。
【００５７】本発明の位置決め用パターンを用いること
により、ヒューズ素子を小さくすることができる。さら
に、ヒューズ素子平面的に方向を異ならせて、２ヶ所以
上に配置することも可能になる。
【００５８】本発明の位置決め用パターンは、スクライ
ブライン内、半導体チップ内あるいは、ＴＥＧチップ内
のいずれに設けても実施できる。スクラブラインあるい
はＴＥＧチップの中に配置した場合には、半導体チップ
の面積を小さくする効果がある。
【００５９】また、本発明は、アナログＭＯＳＩＣに適
しているが、ディジタルＩＣに用いることも可能であ
る。また、非常にバラツキの小さな、高密度のアナログ
バイポーラＩＣの実現にも適している。 レーザートリ
ミング位置決め用パターン領域６１０を説明するために
用いた図３から図７において、中間絶縁膜１０４は必ず
しも必要ではないので、場合によっては削除してもよ
い。また、アルミニウム膜１０５に代えて、高光反射率
膜としてタングステン、クロム、金などの金属材料を用
いても良い。
【００６０】次に、スクライブ領域８０１について説明
する。図１において、後のダイシング工程（ＩＣチップ
を切り出す工程）における切りしろになる部分がスクラ
イブ領域８０１である。半導体集積回路内部領域７０１
の端から、スクライブ領域８０１が始まる形になる。こ
こで、スクライブ領域８０１においては単結晶シリコン
デバイス形成層１０３や、埋め込み酸化膜１０２が除去
されている。望ましくは図1に示すように、中間絶縁膜
１０４や、アルミニウム膜１０５、保護膜１０６などの
膜も除去されている形が良い。
【００６１】これは、ダイシング工程での切りしろにな
る部分であるスクライブ領域８０１と、半導体集積回路
内部領域７０１とが連続した単結晶シリコンデバイス形
成層１０３で繋がっていると、ダイシング工程のばらつ
きにより、割れ、欠けなどの損傷を与えるような力が働
いた場合に、半導体集積回路内部領域７０１にも割れ、
欠けなどが伝播してしまい、重要なＩＣチップを壊して
しまう又は、動作不良を起してしまうのを防止するため
である。
【００６２】特にＳＯＩ基板上に作製したＩＣにおいて
は、シリコン基板１０１上に薄い埋め込み酸化膜１０２
及び単結晶シリコンデバイス形成層１０３を有する形状
であるため、上層にあたる埋め込み酸化膜１０２及び単
結晶シリコンデバイス形成層１０３の割れ、欠けが起き
易く注意が必要である。
【００６３】ダイシング工程での切りしろであるスクラ
イブ領域８０１とＩＣチップとなる半導体集積回路内部
領域７０１との間に、連続した同一の膜を残さないよう
にすることがＩＣチップの割れ、欠け防止に重要な点で
あり、特にＳＯＩ基板上に形成したＩＣに関しては、図
１に示すように、スクライブ領域８０１においては単結
晶シリコンデバイス形成層１０３や、埋め込み酸化膜１
０２を除去しておく事が必要である。さらに望ましくは
図1に示すように、中間絶縁膜１０４や、アルミニウム
膜１０５、保護膜１０６などの膜も除去されていると良
い。また、各種マーク類や、テストパタンなどをスクラ
イブ領域８０１に形成する必要がある場合には、スクラ
イブ領域８０１から半導体集積回路内部領域７０１に至
る間に、一旦該当する膜を除去した領域を設けておき、
同一の膜が連続してスクライブ領域８０１と半導体集積
回路内部領域７０１とを橋渡ししないようにすると良
い。
【００６４】
【発明の効果】本発明におけるＳＯＩ基板上に形成され
た半導体集積回路には、レーザトリミング用ヒューズ素
子と、レーザトリミング位置決め用パターンと、完全空
乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトラ
ンジスタと、ＥＳＤ保護素子と、複数の抵抗体によって
形成されたブリーダー抵抗とを形成した。
【００６５】レーザトリミング位置決め用パターンは、
高光反射率領域と低光反射率領域とから成り、高光反射
率領域は、平坦な下地の上に形成された高光反射率膜に
より形成し、低光反射率領域は、レーザトリミング用ヒ
ューズ素子と同じ薄膜で構成されている光乱反射するた
めの格子あるいはストライプあるいはドット状のパター
ン上に形成された高光反射率膜により形成した。
【００６６】また、レーザトリミング用ヒューズ素子と
レーザートリミング位置決め用パターンとは、完全空乏
型の高速ＭＯＳトランジスタ及び、高耐圧ＭＯＳトラン
ジスタのゲート電極と同一材料である多結晶シリコン膜
で形成した。また、ブリーダー抵抗は単結晶シリコンデ
バイス形成層で形成した。
【００６７】さらに、完全空乏型の高速ＭＯＳトランジ
スタは単結晶シリコンデバイス形成層に形成し、高耐圧
型ＭＯＳトランジスタと、ＥＳＤ保護素子とは、ＳＯＩ
基板上の単結晶シリコンデバイス形成層及び埋め込み酸
化膜の除去されたシリコン基板上に形成した。
【００６８】一方、半導体集積回路のスクライブ領域で
は、単結晶シリコンデバイス形成層及び埋め込み酸化膜
を除去した構造とした。
【００６９】これにより、ＳＯＩ基板上に、完全空乏型
の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジ
スタとを混載した高精度なアナログＩＣが形成された半
導体装置をＥＳＤ破壊に強く、またダイシング工程での
割れ欠けなどを防止した形で提供することができる。
【００７０】特に、レーザトリミング位置決め用パター
ンは高光反射率領域と低光反射率領域とから成り、高光
反射率領域は平坦な下地の上に形成された高光反射率膜
により形成され、低光反射率領域はレーザトリミング用
ヒューズ素子と同じ薄膜で構成されている光乱反射する
ための格子あるいはストライプあるいはドット状のパタ
ーン上に形成された高光反射率膜により形成されるよう
にした。従って、高光反射率領域と低光反射率領域との
境界、すなわち光反射率が急峻に変化する場所はレーザ
トリミング用ヒューズ素子と同じ多結晶シリコン膜によ
り形成されたパタンによって規定されることとなる。こ
れにより、ウエハプロセスでの合わせずれに全く影響さ
れずに正確にレーザトリミングできる。
【図面の簡単な説明】
【図１】本発明の半導体装置の模式的断面図である。
【図２】（ａ）は、従来の半導体装置の位置決め用パタ
ーンの平面図であり、（ｂ）は、従来の半導体装置の位
置決め用パターンの断面図であり、(ｃ)は、図２（ａ）
のＢ−Ｂ’線に沿った光反射量を示す図である。
【図３】（ａ）は、本発明の半導体装置の第一の実施例
の位置決め用パターンの平面図であり、（ｂ）は、本発
明の半導体装置の第一の実施例の位置決め用パターンの
断面図であり、(ｃ)は図３（ａ）のＡ−Ａ’線に沿った
光反射量を示す図である。
【図４】（ａ）は、本発明の半導体装置の第二の実施例
の位置決め用パターンの平面図であり、（ｂ）は、本発
明の半導体装置の第二の実施例の位置決め用パターンの
断面図であり、(ｃ)は図４（ａ）のＣ−Ｃ’線に沿った
光反射量を示す図である。
【図５】（ａ）は、本発明の半導体装置の第三の実施例
の位置決め用パターンの平面図であり、（ｂ）は、本発
明の半導体装置の第三の実施例の位置決め用パターンの
断面図であり、(ｃ)は図５（ａ）のＤ−Ｄ’線に沿った
光反射量を示す図である。
【図６】（ａ）は、本発明の半導体装置の第四の実施例
の位置決め用パターンの平面図であり、（ｂ）は、本発
明の半導体装置の第四の実施例の位置決め用パターンの
断面図であり、(ｃ)は図６（ａ）のＥ−Ｅ’線に沿った
光反射量を示す図である。
【図７】（ａ）は、本発明の半導体装置の第五の実施例
の位置決め用パターンの平面図であり、（ｂ）は、本発
明の半導体装置の第五の実施例の位置決め用パターンの
断面図であり、(ｃ)は図７（ａ）のＦ−Ｆ’線に沿った
光反射量を示す図である。
【図８】従来の半導体装置のヒューズ素子の平面図であ
る。
【図９】本発明の半導体装置のヒューズ素子の平面図で
ある。
【図１０】本発明の半導体装置のブロック図である。
【符号の説明】
３１ ヒューズ素子 ３２ レーザ照射スポット領域 ３３ 下地の焦げを起こす領域 ３４ ヒューズカット残りになる部分 １０１ シリコン基板 １０２ 埋め込み酸化膜 １０３ 単結晶シリコンデバイス形成層 １０４ 中間絶縁膜 １０５ アルミニウム膜 １０６ 高光反射率領域 １０７ 低光反射率領域 ２０１ ソース領域 ２０２ ドレイン領域 ２０３ チャネル領域 ２０４ コンタクトホール ２０５ ゲート電極 ２０６ ゲート酸化膜 ２１０ 高速ＭＯＳトランジスタ領域 ３０１ ソース領域 ３０２ ドレイン領域 ３０３ チャネル領域 ３０４ コンタクトホール ３０５ ゲート電極 ３０６ ゲート酸化膜 ３１０ 高耐圧ＭＯＳトランジスタ及びＥＳＤ保護回
路領域 ４０１ 高濃度不純物領域 ４０２ 低濃度不純物領域 ４０４ コンタクトホール ４１０ ブリーダー抵抗領域 ５０２ 多結晶シリコンヒューズ ５０３ 多結晶シリコン膜 ５０４ コンタクトホール ５０５ レーザー照射領域 ５１０ ヒューズ領域 ６１０ レーザートリミング位置決め用パターン領域 ７０１ 半導体集積回路内部領域 ８０１ スクライブ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 27/04 Ｖ 29/786 27/08 １０２Ａ 29/78 ６１３Ｚ Ｆターム(参考） 5F038 AR06 AR21 AR23 AV02 AV06 AV15 BB05 BH07 BH13 CA05 CA13 EZ01 EZ06 EZ20 5F048 AA02 AA05 AC01 AC06 AC10 BA02 BA16 BA19 BB05 BB16 BC18 BD09 BG05 CC08 CC18 5F064 BB21 CC09 CC22 DD14 DD50 FF27 FF30 FF34 FF42 FF60 5F110 AA22 AA30 BB04 BB20 CC02 DD05 GG02 GG13 GG25 HL03 NN03 NN22 NN24 NN71 NN74

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ＳＯＩ基板上に形成された半導体集積回
    路において、前記半導体集積回路には、レーザトリミン
    グ用ヒューズ素子と、レーザトリミング位置決め用パタ
    ーンと、完全空乏型の高速ＭＯＳトランジスタと、高耐
    圧型ＭＯＳトランジスタと、ＥＳＤ保護素子と、複数の
    抵抗体によって形成されたブリーダー抵抗とが形成され
    ていることを特徴とする半導体装置。
  2. 【請求項２】 前記レーザトリミング位置決め用パター
    ンは、高光反射率領域と低光反射率領域とから成り、前
    記高光反射率領域は、平坦な下地の上に形成された高光
    反射率膜により形成され、前記低光反射率領域は、前記
    レーザトリミング用ヒューズ素子と同じ薄膜で構成され
    ている光乱反射するための格子あるいはストライプある
    いはドット状のパターン上に形成された前記高光反射率
    膜により形成されてなることを特徴とする請求項１記載
    の半導体装置。
  3. 【請求項３】 前記レーザトリミング用ヒューズ素子は
    多結晶シリコン膜で形成されていることを特徴とする請
    求項１記載の半導体装置。
  4. 【請求項４】 前記レーザトリミング用ヒューズ素子を
    形成する前記多結晶シリコン膜は、前記完全空乏型の高
    速ＭＯＳトランジスタのゲート電極及び、前記高耐圧型
    ＭＯＳトランジスタのゲート電極と同一の膜であること
    を特徴とする請求項１記載の半導体装置。
  5. 【請求項５】 前記完全空乏型の高速ＭＯＳトランジス
    タは、前記単結晶シリコンデバイス形成層に形成されて
    おり、前記高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護
    素子とは、前記ＳＯＩ基板上の前記単結晶シリコンデバ
    イス形成層及び埋め込み酸化膜の除去された、シリコン
    基板上に形成されていることを特徴とする請求項１記載
    の半導体装置。
  6. 【請求項６】 前記ブリーダー抵抗は、前記単結晶シリ
    コンデバイス形成層で形成されていることを特徴とする
    請求項１記載の半導体装置。
  7. 【請求項７】 前記半導体集積回路のスクライブ領域
    は、前記単結晶シリコンデバイス形成層及び埋め込み酸
    化膜が除去されていることを特徴とする請求項１記載の
    半導体装置。
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