JP3316371B2 - ウエハのスクライブライン構造 - Google Patents
ウエハのスクライブライン構造Info
- Publication number
- JP3316371B2 JP3316371B2 JP6839296A JP6839296A JP3316371B2 JP 3316371 B2 JP3316371 B2 JP 3316371B2 JP 6839296 A JP6839296 A JP 6839296A JP 6839296 A JP6839296 A JP 6839296A JP 3316371 B2 JP3316371 B2 JP 3316371B2
- Authority
- JP
- Japan
- Prior art keywords
- scribe line
- integrated circuits
- wafer
- protective film
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dicing (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、複数の集積回路が
配列されたウエハをスクライブして分割する際のスクラ
イブラインの構造に関する。
配列されたウエハをスクライブして分割する際のスクラ
イブラインの構造に関する。
【０００２】
【従来の技術】図５は、複数の集積回路が形成されたウ
エハの一部を示す平面図であり、図６は、そのＸ−Ｘ線
断面図である。ウエハ１は、シリコンの単結晶インゴッ
トから切断、研磨等の工程を経て生成されるものであ
り、オリエンテーションフラットと称される位置決め用
の切り欠き２を有する。このウエハ１の一主面には、周
辺部分の一定の範囲を除いて、複数の集積回路３が規則
的に配列されて形成される。これら複数の集積回路３
は、回路的に各々が独立しており、それぞれ信号の入出
力用のパッドを備えている。
エハの一部を示す平面図であり、図６は、そのＸ−Ｘ線
断面図である。ウエハ１は、シリコンの単結晶インゴッ
トから切断、研磨等の工程を経て生成されるものであ
り、オリエンテーションフラットと称される位置決め用
の切り欠き２を有する。このウエハ１の一主面には、周
辺部分の一定の範囲を除いて、複数の集積回路３が規則
的に配列されて形成される。これら複数の集積回路３
は、回路的に各々が独立しており、それぞれ信号の入出
力用のパッドを備えている。
【０００３】このように複数の集積回路３が形成された
ウエハ１は、レーザースクライブやブレードスクライブ
等の周知のスクライブ方法によって各集積回路３毎に分
割され、半導体チップとなる。このため、ウエハ１上の
各集積回路３は、スクライブに必要な間隙（スクライブ
ライン）を隔てて配列される。ところで、ウエハ１上で
集積回路３が形成されない周辺領域４には、特別の処理
が施されないことから、各工程で形成される各種の膜が
残される。即ち、導電膜や絶縁膜等は、ウエハ１の全面
に一様に形成された後、集積回路３の形成される領域で
選択的にエッチングされて所定のパターンを形成するこ
とから、集積回路３が形成されない周辺領域４にはその
まま残される。そして、集積回路３を形成する製造工程
では、最終段階で集積回路３を保護するための保護膜が
ウエハ１上に一様に形成される。この保護膜について
も、周辺領域４上にはそのまま残される。例えば、図６
に示すように、ウエハ１の表面の周辺領域４に、集積回
路３では配線となるアルミニウム膜１１が残され、この
アルミニウム膜１１を含めてウエハ１の表面を被うよう
にして保護膜１２が形成される。
ウエハ１は、レーザースクライブやブレードスクライブ
等の周知のスクライブ方法によって各集積回路３毎に分
割され、半導体チップとなる。このため、ウエハ１上の
各集積回路３は、スクライブに必要な間隙（スクライブ
ライン）を隔てて配列される。ところで、ウエハ１上で
集積回路３が形成されない周辺領域４には、特別の処理
が施されないことから、各工程で形成される各種の膜が
残される。即ち、導電膜や絶縁膜等は、ウエハ１の全面
に一様に形成された後、集積回路３の形成される領域で
選択的にエッチングされて所定のパターンを形成するこ
とから、集積回路３が形成されない周辺領域４にはその
まま残される。そして、集積回路３を形成する製造工程
では、最終段階で集積回路３を保護するための保護膜が
ウエハ１上に一様に形成される。この保護膜について
も、周辺領域４上にはそのまま残される。例えば、図６
に示すように、ウエハ１の表面の周辺領域４に、集積回
路３では配線となるアルミニウム膜１１が残され、この
アルミニウム膜１１を含めてウエハ１の表面を被うよう
にして保護膜１２が形成される。
【０００４】
【発明が解決しようとする課題】しかしながら、保護膜
１２が残された状態でスクライブを行うと、集積回路３
と周辺領域４との間のスクライブラインでウエハ１上に
残されたアルミニウム膜１１の一部が剥離するおそれが
ある。即ち、周辺領域４では、集積回路３に接するスク
ライブラインにまでアルミニウム膜１１が広く残されて
いるため、ポリイミド等の高耐圧材料で形成される保護
膜１２がスクライブの際にアルミニウム膜１１と共に剥
離する場合がある。このようにして剥離した破片は、導
電性を有することから、半導体チップに付着して不良品
を発生させることがあり、半導体チップの組立工程での
製造歩留まりを低下させる要因となる。
１２が残された状態でスクライブを行うと、集積回路３
と周辺領域４との間のスクライブラインでウエハ１上に
残されたアルミニウム膜１１の一部が剥離するおそれが
ある。即ち、周辺領域４では、集積回路３に接するスク
ライブラインにまでアルミニウム膜１１が広く残されて
いるため、ポリイミド等の高耐圧材料で形成される保護
膜１２がスクライブの際にアルミニウム膜１１と共に剥
離する場合がある。このようにして剥離した破片は、導
電性を有することから、半導体チップに付着して不良品
を発生させることがあり、半導体チップの組立工程での
製造歩留まりを低下させる要因となる。
【０００５】そこで本発明は、スクライブ時に破片が発
生しにくいようにして半導体チップの組立工程での製造
歩留まりの低下を防止することを目的とする。
生しにくいようにして半導体チップの組立工程での製造
歩留まりの低下を防止することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、一主面内に複数の集積回路が配列して形成され、各
集積回路の側辺に沿ってスクライブされて各集積回路単
位に分割されるウエハのスクライブライン構造におい
て、ウエハ表面で上記複数の集積回路が配列形成される
配列領域を取り囲む周辺領域に上記複数の集積回路の内
部の配線と同一工程で形成される金属膜が残されると共
に、上記複数の集積回路と上記金属膜とを被ってウエハ
上に絶縁性の保護膜が形成され、上記保護膜は、スクラ
イブラインとなる上記複数の集積回路の各々の側辺部分
を除いて形成されることにある。
解決するために成されたもので、その特徴とするところ
は、一主面内に複数の集積回路が配列して形成され、各
集積回路の側辺に沿ってスクライブされて各集積回路単
位に分割されるウエハのスクライブライン構造におい
て、ウエハ表面で上記複数の集積回路が配列形成される
配列領域を取り囲む周辺領域に上記複数の集積回路の内
部の配線と同一工程で形成される金属膜が残されると共
に、上記複数の集積回路と上記金属膜とを被ってウエハ
上に絶縁性の保護膜が形成され、上記保護膜は、スクラ
イブラインとなる上記複数の集積回路の各々の側辺部分
を除いて形成されることにある。
【０００７】これにより、複数の集積回路が形成された
ウエハをスクライブする際、金属膜が保護膜と同時にス
クライブされることがなくなるため、スクライブライン
内に残った金属膜が剥離することはない。また、上記複
数の集積回路の側辺部のスクライブライン内に上記複数
の集積回路の内部の素子と同一工程で形成される評価素
子が形成され、この評価素子を被って保護膜が上記複数
の集積回路を被う保護膜と同一の工程で形成されること
を特徴としている。
ウエハをスクライブする際、金属膜が保護膜と同時にス
クライブされることがなくなるため、スクライブライン
内に残った金属膜が剥離することはない。また、上記複
数の集積回路の側辺部のスクライブライン内に上記複数
の集積回路の内部の素子と同一工程で形成される評価素
子が形成され、この評価素子を被って保護膜が上記複数
の集積回路を被う保護膜と同一の工程で形成されること
を特徴としている。
【０００８】これにより、スクライブライン内に形成さ
れる評価素子と集積回路内の素子とを同一の条件とする
ことができ、評価素子の動作特性が集積回路内の素子の
動作特性に一致する。さらに、記複数の集積回路の側辺
部のスクライブライン内に位置検出の基準を得るアライ
メントマークが形成され、このアライメントマークを挟
んでアライメントマークよりも膜厚の厚い島状の保護膜
が上記複数の集積回路を被う保護膜と同一の工程で形成
されることを特徴としている。
れる評価素子と集積回路内の素子とを同一の条件とする
ことができ、評価素子の動作特性が集積回路内の素子の
動作特性に一致する。さらに、記複数の集積回路の側辺
部のスクライブライン内に位置検出の基準を得るアライ
メントマークが形成され、このアライメントマークを挟
んでアライメントマークよりも膜厚の厚い島状の保護膜
が上記複数の集積回路を被う保護膜と同一の工程で形成
されることを特徴としている。
【０００９】これにより、保護膜の間に膜厚の薄いアラ
イメントマークが埋もれることになり、半導体チップに
分割された後には、半導体チップを搬送するコレットが
半導体チップの周辺部分に残されるアライメントマーク
に触れることがなくなる。
イメントマークが埋もれることになり、半導体チップに
分割された後には、半導体チップを搬送するコレットが
半導体チップの周辺部分に残されるアライメントマーク
に触れることがなくなる。
【００１０】
【発明の実施の形態】図１は、本発明のウエハのスクラ
イブライン構造を説明する平面図であり、図２は、その
Ｘ−Ｘ線断面図である。この図において、ウエハ１自体
は、図５と同一であり、周辺領域４を除いた領域に複数
の集積回路３が配列して形成される。本発明の特徴とす
るところは、各集積回路３の間、あるいは、集積回路３
と周辺領域４との間のスクライブライン２０を除いてウ
エハ１上に保護膜１２を形成するようにしたことにあ
る。
イブライン構造を説明する平面図であり、図２は、その
Ｘ−Ｘ線断面図である。この図において、ウエハ１自体
は、図５と同一であり、周辺領域４を除いた領域に複数
の集積回路３が配列して形成される。本発明の特徴とす
るところは、各集積回路３の間、あるいは、集積回路３
と周辺領域４との間のスクライブライン２０を除いてウ
エハ１上に保護膜１２を形成するようにしたことにあ
る。
【００１１】ウエハ１上には、先ず、各種の工程を経て
複数の集積回路３が形成される。この時点で、ウエハ１
の周辺領域４には、集積回路３内部で配線となるアルミ
ニウム膜１１が残されている。集積回路３を形成した
後、窒化シリコンやポリイミド等の絶縁材料をウエハ１
上に積層して保護膜１２とし、集積回路３のパッド部分
を露出させるためのエッチング処理の際、スクライブラ
イン２０部分も併せてエッチングし、ウエハ１の表面を
露出させるようにする。これにより、集積回路３と周辺
領域４との間のスクライブラインでは、図２に示すよう
に、ウエハ１上のアルミニウム膜１１が露出される。従
って、スクライブの際には、保護膜１２と共にアルミニ
ウム膜１１の一部が剥離することがなくなる。
複数の集積回路３が形成される。この時点で、ウエハ１
の周辺領域４には、集積回路３内部で配線となるアルミ
ニウム膜１１が残されている。集積回路３を形成した
後、窒化シリコンやポリイミド等の絶縁材料をウエハ１
上に積層して保護膜１２とし、集積回路３のパッド部分
を露出させるためのエッチング処理の際、スクライブラ
イン２０部分も併せてエッチングし、ウエハ１の表面を
露出させるようにする。これにより、集積回路３と周辺
領域４との間のスクライブラインでは、図２に示すよう
に、ウエハ１上のアルミニウム膜１１が露出される。従
って、スクライブの際には、保護膜１２と共にアルミニ
ウム膜１１の一部が剥離することがなくなる。
【００１２】従って、スクライブの際に導電性の破片が
発生しにくくなり、その破片に起因する不良品の発生が
減少するため、半導体チップの組立工程での製造歩留ま
りの低下を防止することができる。ところで、集積回路
３が形成されるウエハ１では、製造工程の各段階で集積
回路３を構成する各部の特性を評価するため、集積回路
３内やスクライブライン２０内にＴＥＧ(Test Element
Group)と称する独立したパターンが形成される。このＴ
ＥＧは、トランジスタや抵抗、またはそれらの組み合わ
せからなるものであり、集積回路３の内部回路を構成す
る各素子と同一の工程で形成される。
発生しにくくなり、その破片に起因する不良品の発生が
減少するため、半導体チップの組立工程での製造歩留ま
りの低下を防止することができる。ところで、集積回路
３が形成されるウエハ１では、製造工程の各段階で集積
回路３を構成する各部の特性を評価するため、集積回路
３内やスクライブライン２０内にＴＥＧ(Test Element
Group)と称する独立したパターンが形成される。このＴ
ＥＧは、トランジスタや抵抗、またはそれらの組み合わ
せからなるものであり、集積回路３の内部回路を構成す
る各素子と同一の工程で形成される。
【００１３】このとき、スクライブライン内に形成され
るＴＥＧパターン上に集積回路３上と同じ保護膜１２が
形成されていないと、集積回路３内部の素子とＴＥＧ内
の素子とで特性に差が生じる場合がある。即ち、保護膜
１２で被われる集積回路３内部の素子と、露出されたＴ
ＥＧ内部の素子とでは、寄生容量等に差が生じ、動作特
性にもずれ生じるため、集積回路３内部の素子の特性を
評価するというＴＥＧ本来の機能を果たすことができな
くなる。
るＴＥＧパターン上に集積回路３上と同じ保護膜１２が
形成されていないと、集積回路３内部の素子とＴＥＧ内
の素子とで特性に差が生じる場合がある。即ち、保護膜
１２で被われる集積回路３内部の素子と、露出されたＴ
ＥＧ内部の素子とでは、寄生容量等に差が生じ、動作特
性にもずれ生じるため、集積回路３内部の素子の特性を
評価するというＴＥＧ本来の機能を果たすことができな
くなる。
【００１４】そこで、図３に示すように、スクライブラ
イン２０内に形成されるＴＥＧパターン２２に合わせ
て、保護膜２１を形成するようにしている。そして、Ｔ
ＥＧ内の各素子に接続されるパッド２３は、スクライブ
ライン内のその他の領域と同様に露出させるようにして
いる。この保護膜２１は、集積回路３上及び周辺領域４
上に形成される保護膜１２と同一のものであり、ウエハ
１上に積層した絶縁材料をスクライブライン２０部分で
エッチングする際、島状に残すようにして形成される。
これにより、ＴＥＧ内の素子を集積回路３内の素子と同
一の条件とすることができ、ＴＥＧによる集積回路３内
部の正確な評価が可能になる。
イン２０内に形成されるＴＥＧパターン２２に合わせ
て、保護膜２１を形成するようにしている。そして、Ｔ
ＥＧ内の各素子に接続されるパッド２３は、スクライブ
ライン内のその他の領域と同様に露出させるようにして
いる。この保護膜２１は、集積回路３上及び周辺領域４
上に形成される保護膜１２と同一のものであり、ウエハ
１上に積層した絶縁材料をスクライブライン２０部分で
エッチングする際、島状に残すようにして形成される。
これにより、ＴＥＧ内の素子を集積回路３内の素子と同
一の条件とすることができ、ＴＥＧによる集積回路３内
部の正確な評価が可能になる。
【００１５】尚、ＴＥＧ内にもアルミニウム層１１と同
等のアルミニウム配線が形成される場合もあるが、ＴＥ
Ｇパターン２２のサイズが小さいため、アルミニウム膜
の剥離は発生しない。実際に、スクライブライン２０が
各集積回路３の周辺部分で数ミリ程度の長さ（幅は１０
０ミクロン前後）を有するのに対し、ＴＥＧパターン２
２の長さは最大１００ミクロン程度であり、ＴＥＧ内の
アルミニウム配線がスクライブでは剥離しないことが実
験により確認されている。
等のアルミニウム配線が形成される場合もあるが、ＴＥ
Ｇパターン２２のサイズが小さいため、アルミニウム膜
の剥離は発生しない。実際に、スクライブライン２０が
各集積回路３の周辺部分で数ミリ程度の長さ（幅は１０
０ミクロン前後）を有するのに対し、ＴＥＧパターン２
２の長さは最大１００ミクロン程度であり、ＴＥＧ内の
アルミニウム配線がスクライブでは剥離しないことが実
験により確認されている。
【００１６】また、ウエハ１のスクライブライン２０内
には、製造工程での位置合わせの目標となるアライメン
トマークが形成される。このアライメントマークがアル
ミニウム膜によって形成される場合、スクライブ後も半
導体チップの周辺部分に残存するため、半導体チップの
組立工程で不都合が生じる。即ち、アライメントマーク
は、スクライブによって分断されるが、一部分がスクラ
イブライン２０の端に残存するため、その残存物が半導
体チップの搬送の際に剥離し、半導体チップを搬送する
コレットの吸着面に付着するという問題が生じる。
には、製造工程での位置合わせの目標となるアライメン
トマークが形成される。このアライメントマークがアル
ミニウム膜によって形成される場合、スクライブ後も半
導体チップの周辺部分に残存するため、半導体チップの
組立工程で不都合が生じる。即ち、アライメントマーク
は、スクライブによって分断されるが、一部分がスクラ
イブライン２０の端に残存するため、その残存物が半導
体チップの搬送の際に剥離し、半導体チップを搬送する
コレットの吸着面に付着するという問題が生じる。
【００１７】そこで、図４（ａ）に示すように、スクラ
イブライン２０内に形成されるアライメントマーク２４
を挟むようにして、アライメントマーク２４と同等また
はそれ以上の幅で島状の保護膜２５を形成している。こ
の保護膜２５は、ＴＥＧパターン２２上に形成される保
護膜２１と同様に、ウエハ１上に積層した絶縁材料をス
クライブライン２０部分でエッチングする際、島状に残
すようにして形成される。同時に、保護膜２５を、図４
（ｂ）〔図４（ａ）のＸ−Ｘ線断面図〕に示すように、
アライメントマーク２４よりも厚く形成することによ
り、半導体チップの搬送時に、コレットの吸着面にアラ
イメントマーク２４が直接触れないようにしている。従
って、ウエハ１上の集積回路３を個々の半導体チップに
分割した後、この半導体チップをコレットに吸着させた
としても、コレットの吸着部分にアライメントマーク２
４の残存物が付着するのを防止することができる。
イブライン２０内に形成されるアライメントマーク２４
を挟むようにして、アライメントマーク２４と同等また
はそれ以上の幅で島状の保護膜２５を形成している。こ
の保護膜２５は、ＴＥＧパターン２２上に形成される保
護膜２１と同様に、ウエハ１上に積層した絶縁材料をス
クライブライン２０部分でエッチングする際、島状に残
すようにして形成される。同時に、保護膜２５を、図４
（ｂ）〔図４（ａ）のＸ−Ｘ線断面図〕に示すように、
アライメントマーク２４よりも厚く形成することによ
り、半導体チップの搬送時に、コレットの吸着面にアラ
イメントマーク２４が直接触れないようにしている。従
って、ウエハ１上の集積回路３を個々の半導体チップに
分割した後、この半導体チップをコレットに吸着させた
としても、コレットの吸着部分にアライメントマーク２
４の残存物が付着するのを防止することができる。
【００１８】
【発明の効果】本発明によれば、スクライブラインに保
護膜を形成しないようにしたことで、ウエハの周辺領域
でアルミニウム膜が剥がれにくくなり、不要な破片の発
生を抑圧することができる。また、スクライブラインに
アライメントマークが設けられた場合でも、アライメン
トマークを挟んで保護膜を残すようにしたことで、個々
に分割された半導体チップが搬送用される際にアライメ
ントマークの残存物が搬送用のコレットに触れるのを防
止できる。従って、ウエハ上に形成された集積回路をス
クライブして個々の半導体チップ毎にパッケージに納め
る組立工程での製造歩留まりを向上することができる。
護膜を形成しないようにしたことで、ウエハの周辺領域
でアルミニウム膜が剥がれにくくなり、不要な破片の発
生を抑圧することができる。また、スクライブラインに
アライメントマークが設けられた場合でも、アライメン
トマークを挟んで保護膜を残すようにしたことで、個々
に分割された半導体チップが搬送用される際にアライメ
ントマークの残存物が搬送用のコレットに触れるのを防
止できる。従って、ウエハ上に形成された集積回路をス
クライブして個々の半導体チップ毎にパッケージに納め
る組立工程での製造歩留まりを向上することができる。
【００１９】さらに、スクライブライン内に評価用のＴ
ＥＧが形成されるときには、ＴＥＧの動作特性を集積回
路内の素子の動作特性に一致させることができる。従っ
て、集積回路内の各素子の特性を正しく評価することが
でき、結果的に集積回路を動作特性を向上できる。
ＥＧが形成されるときには、ＴＥＧの動作特性を集積回
路内の素子の動作特性に一致させることができる。従っ
て、集積回路内の各素子の特性を正しく評価することが
でき、結果的に集積回路を動作特性を向上できる。
【図１】本発明のウエハのスクライブライン構造を説明
する平面図である。
する平面図である。
【図２】図１のＸ−Ｘ線断面図である。
【図３】スクライブライン内のＴＥＧパターンの平面図
である。
である。
【図４】スクライブライン内のアライメントマークの平
面図及び断面図である。
面図及び断面図である。
【図５】従来のウエハの構造を示す平面図である。
【図６】図５のＸ−Ｘ線断面図である。
１ ウエハ ２ 切り欠き ３ 集積回路 ４ 周辺領域 １１ アルミニウム膜 １２ 保護膜 ２０ スクライブライン ２１ 保護膜 ２２ ＴＥＧパターン ２３ ＴＥＧ用パッド ２４ アライメントマーク ２５ 保護膜
Claims (3)
- 【請求項１】 一主面内に複数の集積回路が配列して形
成され、各集積回路の側辺に沿ってスクライブされて各
集積回路単位に分割されるウエハのスクライブライン構
造において、ウエハ表面で上記複数の集積回路が配列形
成される配列領域を取り囲む周辺領域及び上記複数の集
積回路と上記周辺領域との間のスクライブラインの少な
くとも一部に上記複数の集積回路の内部の配線と同一工
程で形成される金属膜が残されると共に、上記複数の集
積回路と上記金属膜とを被ってウエハ上に絶縁性の保護
膜が形成され、上記保護膜は、上記複数の集積回路の各
々の側辺部のスクライブラインを除いて形成されること
を特徴とするウエハのスクライブライン構造。 - 【請求項２】 上記複数の集積回路の側辺部のスクライ
ブライン内に上記複数の集積回路の内部の素子と同一工
程で形成される評価素子が形成され、この評価素子を被
って保護膜が上記複数の集積回路を被う保護膜と同一の
工程で形成されることを特徴とする請求項１に記載のウ
エハのスクライブライン構造。 - 【請求項３】 上記複数の集積回路の側辺部のスクライ
ブライン内に位置検出の基準を得るアライメントマーク
が形成され、このアライメントマークを挟んでアライメ
ントマークよりも膜厚の厚い島状の保護膜が上記複数の
集積回路を被う保護膜と同一の工程で形成されることを
特徴とする請求項１に記載のウエハのスクライブライン
構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6839296A JP3316371B2 (ja) | 1996-03-25 | 1996-03-25 | ウエハのスクライブライン構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6839296A JP3316371B2 (ja) | 1996-03-25 | 1996-03-25 | ウエハのスクライブライン構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260309A JPH09260309A (ja) | 1997-10-03 |
| JP3316371B2 true JP3316371B2 (ja) | 2002-08-19 |
Family
ID=13372400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6839296A Expired - Fee Related JP3316371B2 (ja) | 1996-03-25 | 1996-03-25 | ウエハのスクライブライン構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3316371B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3339485B2 (ja) | 2000-01-24 | 2002-10-28 | 日本電気株式会社 | 半導体装置 |
| JP4656888B2 (ja) * | 2003-08-07 | 2011-03-23 | パナソニック株式会社 | 基板の分割方法 |
| JP5495624B2 (ja) * | 2008-06-23 | 2014-05-21 | キヤノン株式会社 | ダイシング方法、該ダイシング方法のプログラム及び記憶媒体 |
| KR20200045878A (ko) | 2018-10-23 | 2020-05-06 | 삼성전자주식회사 | 얼라인 패턴을 포함하는 반도체 칩 |
| KR102653165B1 (ko) * | 2018-11-22 | 2024-04-01 | 삼성전자주식회사 | 반도체 장치, 반도체 칩 및 반도체 기판의 반도체 기판의 소잉 방법 |
-
1996
- 1996-03-25 JP JP6839296A patent/JP3316371B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09260309A (ja) | 1997-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0178134B1 (ko) | 불연속 절연층 영역을 갖는 반도체 집적회로 소자 및 그 제조방법 | |
| US7994614B2 (en) | Semiconductor wafer, semiconductor device, and method of manufacturing semiconductor device | |
| US5157001A (en) | Method of dicing semiconductor wafer along protective film formed on scribe lines | |
| US5136354A (en) | Semiconductor device wafer with interlayer insulating film covering the scribe lines | |
| JP2003045876A (ja) | 半導体装置 | |
| US7638411B2 (en) | Semiconductor wafer, semiconductor chip and dicing method of a semiconductor wafer | |
| KR960012334A (ko) | 반도체 칩 커프 소거 방법 및 그에 따른 반도체 칩과 이로부터 형성된 전자 모듈 | |
| JPH09311432A (ja) | 半導体装置のパターン形成方法 | |
| US5237199A (en) | Semiconductor device with interlayer insulating film covering the chip scribe lines | |
| KR100512395B1 (ko) | 반도체 웨이퍼, 반도체 장치 및 그 제조 방법 | |
| JP3316371B2 (ja) | ウエハのスクライブライン構造 | |
| US6368943B1 (en) | Semiconductor method of manufacture | |
| US7226847B2 (en) | Method of forming a semiconductor laser chip having a marker | |
| JP2891264B2 (ja) | 半導体装置の製造方法 | |
| US5252182A (en) | Method for manufacturing thermal recording device | |
| JP2001044141A (ja) | 半導体基板の切断方法 | |
| JPH0677315A (ja) | 半導体装置 | |
| JP2001308036A (ja) | 半導体装置の製造方法 | |
| JP3872031B2 (ja) | 半導体装置の製造方法 | |
| JPH097975A (ja) | 半導体装置およびその製造方法 | |
| JP2008085043A (ja) | 半導体ウェハ、半導体チップおよび半導体チップの製造方法。 | |
| JP2001189424A (ja) | 半導体装置およびその製造方法 | |
| JP2002093750A (ja) | 半導体装置 | |
| KR100506100B1 (ko) | 반도체장치 | |
| JP2506383B2 (ja) | 大規模集積回路およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080607 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090607 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090607 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100607 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110607 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110607 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120607 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120607 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130607 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |