KR100512395B1 - 반도체 웨이퍼, 반도체 장치 및 그 제조 방법 - Google Patents

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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명은 반도체 웨이퍼가 절단될 때 반도체의 이면상의 치핑을 쉽게 억제하고, 본딩 와이어의 에지(edge) 접촉을 쉽게 방지할 수 있도록 하는 것을 목적으로 한다. 수지막(14)은 반도체 칩(8)의 칩 분리용으로 마련된 경계 영역의 주변(6에 대응)에 형성된다. 그리고, 반도체 웨이퍼(1)는 경계 영역의 중앙부(7에 대응)를 따라 절단되어 다이싱된다. 또한, 반도체 기판 상에 형성된 반도체 소자를 구비하는 반도체 장치에 있어서, 수지막(14)은 칩 분리용으로 마련된 경계 영역의 일부 상에 각 칩의 본딩 패드(3)에 정합하여 형성된다. 또한, 수지막(14)은 상기 경계 영역의 주변 상에 소정의 폭으로 형성된다. 또한, 반도체 칩 실장시 본딩 와이어(16)가 접속될 때, 반도체 기판(9) 및 상기 와이어는 서로 접촉하지 않도록 배치된다.

Description

반도체 웨이퍼, 반도체 장치 및 그 제조 방법{SEMICONDUCTOR WAFER, SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR}
발명의 배경
발명의 분야
본 발명은 반도체 웨이퍼, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 본 발명은 반도체 웨이퍼의 다이싱부(dicing section)의 구조, 칩 분리용 다이싱 방법, 및 반도체 장치의 단부 구조에 관한 것이다.
종래의 기술
절연 게이트 전계 효과 트랜지스터(이하, MOS 트랜지스터라 한다) 등과 같은 반도체 소자 구조의 소형화는 빠르게 발전하고 있다. 소형화에 관해서는, 약 0.1㎛ 내지 0.2㎛의 치수의 반도체 소자가 현재 연구되고 있고, 이 치수를 설계 기준으로 사용하여, 16Gb 생성 DRAM을 포함하는 ULSI 반도체 장치, 초고속 로직, 또는 양자가 연구 개발되고 있다.
반도체 장치의 고집적화, 고속화, 고성능화, 및 다기능화에는, 반도체 장치를 제조하기 위한 미세 가공 기술과 함께 반도체 장치를 실장하기 위한 고밀도 반도체 칩 실장 기술이 중요한 역할을 한다. 특히, 최근 휴대용 기기의 사용으로 인해, 하나의 패키지에 두개 이상의 칩을 포함하는 다중 칩 패키지(MCP; multi chip package) 기술 및 칩 스케일 패키지(CSP; chip scale package) 기술 등을 사용하여 반도체 칩을 실장하는 것과 반도체 집적 회로(IC) 소형화가 중요하게 되고 있다.
상술한 고밀도 실장 기술을 발전시키기 위해서는, 반도체 장치를 탑재한 반도체 웨이퍼 상에 수지막을 사용하여 보호 절연막을 형성해야 한다. 따라서 현재는, 상기 반도체 웨이퍼 상에 폴리이미드 수지막과 같은 감광성 수지막을 형성한다.
또한, 반도체 웨이퍼를 다이싱하여 반도체 칩을 분리하는 공정에서, 이러한 수지막은 반도체 칩의 표면상에 결손(치핑)을 방지하는 역할을 하는 것으로 알려져 있다.
따라서, 반도체 칩을 보호하기 위한 상기 수지막은 반도체 웨이퍼의 다이싱 부(다이싱 경로)의 전체 표면을 도포하도록 형성되고, 반도체 웨이퍼는 상기 다이싱 경로를 따라 다이아몬드 블레이드(diamond blade)에 의해 절단된다. 예를 들어, 상기 기술은 일본 특허 공개 공보 제 62-063446 및 일본 특허 공개 공보 제 62-112348호에 기재되어 있다.
이하 도면을 참조하여 종래 기술을 설명한다. 도 8은 반도체 웨이퍼의 일부 평면도이다. 여기서, 4개의 칩의 단부를 도시한다. 더 명확하게 하기 위해, 반도체 웨이퍼를 도포하는 수지막 상에 사선이 그려져 있다.
도 8에 도시된 바와 같이, 반도체 웨이퍼(101) 상에 반도체 칩이 되는 반도체 소자 영역(102, 102a, 102b, 및 102c)이 형성된다. 여기서, 본딩 패드(103)는 각 반도체 소자 영역의 단부상에 형성된다. 본딩 패드(103)상에 마련된 개구(104)를 제외한 전체 표면위에 수지막(105)이 형성된다. 여기서, 칩 분리용으로 마련된 경계 영역인 다이싱 경로(106)는 반도체 소자 영역(102, 102a, 102b 및 102c) 사이에 소정의 폭으로 형성되고, 수지막은 상기 다이싱 경로(106)의 전체 표면을 도포하여 형성된다.
반도체 웨이퍼를 다이싱하여 반도체 칩을 형성하는 경우, 반도체 웨이퍼는 도 8에 점선으로 나타난 분리선(107)을 따라 다이아몬드 블레이드에 의해 절단된다. 여기서, 다이아몬드 블레이드는 다이싱 경로(106)를 피복하는 수지막상에 닿고, 반도체 웨이퍼는 상기 수지막을 통해서 절단된다.
그러나, 상술한 종래 기술은 다음과 같은 문제점 가지고 있다고 알려져 있다. 수지막(105)이 다이싱 경로(106)상에 형성되어 있으면, 반도체 웨이퍼 절단 공정에서 치핑(chipping)은 확실히 감소한다. 그러나, 본 발명자가 반도체 웨이퍼 절단 후의 반도체 칩을 상세히 조사하였을 때, 반도체 칩의 이면측 상에 상당한 치핑이 쉽게 발생한다는 것이 밝혀졌다.
보통, 반도체 장치 제조 공정(확산 공정)의 전반 공정을 마친 후, 반도체 웨이퍼의 이면은 300㎛에 조금 못 미치는 두께로 연삭된다. 상기 처리 후, 반도체 웨이퍼는 다이싱된다. 고성능 또는 다기능을 갖는 반도체 집적 회로(IC)의 반도체 웨이퍼는 연삭 후 더 감소된 두께를 갖는다. 그 결과, 상기 첨단 반도체 집적 회로(IC)가 제조되면, 상술한 절단 후의 반도체 칩 이면상의 치핑은 반도체 칩 실장 공정(공정의 후반부), 예를 들면 다이 본딩 공정에서 지그(jig)와의 접촉 불량과 같은 문제를 쉽게 야기한다. 이와 같은 문제는 상기 MCP의 실장에서 더욱 심각하게 된다.
따라서, 종래 기술의 상기 문제를 해결하기 위해서, 도 9의 A에 도시된 바와 같이, 수지막(105a)이 반도체 소자 영역(102, 102a, 102b, 및 102c)에 형성되고, 다이싱 경로(106)상의 수지막이 제거되는 방법이 제안된다. 반도체 웨이퍼는 분리선(107)을 따라 절단되어 반도체 칩을 형성한다.
그러나 이러한 경우에는, 도 9의 B에 도시된 바와 같이, 반도체 웨이퍼의 절단에 의해 형성된 반도체 칩의 실장시 본딩 와이어의 접속에 있어서 큰 문제가 발생한다. 도 9의 B에 도시된 바와 같이, 반도체 칩(108)의 개요를 설명하면, 반도체 소자가 형성된 반도체 기판(109)상에 무기 절연막(110)이 형성되고, 그 상부에 본딩 패드(103)가 형성되고, 그 위에 개구(104)와 함께 수지막(105a)이 형성된다. 본딩 와이어(112)는 테이프 기판 또는 기판 상에 실장된 스티치 및 본딩 패드(103) 사이에 접속된다. 그러나, 상기 본딩 와이어(112)는 쉽게 휘어질 수 있어서, 반도체 칩(108)의 에지(edge)에 접촉하게 되는 변형 와이어(113)가 된다. 여기서, 도 9의 A에 기재된 방법에서, 반도체 기판(109)의 표면이 다이싱 경로(106) 상에 노출되므로, 본딩 와이어(112)는 반도체 기판(109)에 단락을 야기하여 반도체 장치의 동작이 일어나지 않게 된다. 즉, 본딩 와이어의 에지 접촉이 쉽게 일어나게 되고, 결함 있는 반도체 집적 회로(IC)가 많이 생산된다.
본 발명의 목적은 반도체 웨이퍼가 다이싱되는 동안 반도체 칩의 이면상의 치핑을 억제하는 것이다. 본 발명의 다른 목적은 상기 에지 접촉을 쉽게 방지할 수 있도록 하는 것이다.
따라서, 본 발명의 반도체 웨이퍼는 복수의 반도체 칩 및 칩 분리용의 경계 영역(boundary region)을 마련하고, 상기 경계 영역의 일부 상에 각 칩의 본딩 패드에 정합하도록 수지막 패턴을 형성한다. 또한, 본 발명의 반도체 웨이퍼는 복수의 반도체 칩 및 칩 분리용으로 마련된 경계 영역을 구비하고, 상기 경계 영역의 주변 상에 소정의 폭으로 수지막이 형성된다.
따라서, 본 발명의 반도체 장치 제조 방법에 있어서, 반도체 웨이퍼 상에 칩 분리용으로 마련된 경계 영역의 주변상에 수지막이 피복되고, 반도체 웨이퍼는 경계 영역의 중앙부를 따라 절단된다. 여기서, 경계 영역의 주변 폭은 10㎛보다 크다.
또한, 본 발명의 반도체 장치에 있어서, 반도체 소자는 반도체 기판 상에 형성되고, 칩 분리용으로 마련된 경계 영역의 일부 상에 각 칩의 본딩 패드에 정합하도록 수지막 패턴이 형성된다. 또한, 반도체 기판 상에 형성된 반도체 소자를 구비한 반도체 장치에 있어서, 칩 분리용으로 마련된 경계 영역 주변상에 수지막 패턴이 소정의 폭으로 형성된다.
수지막 패턴의 폭은 10㎛ 보다 크게 설정되고, 또한, 수지막 패턴의 두께는 0.1㎛ 이상으로 설정된다.
본 발명에 있어서, 수지막은 반도체 칩의 칩 분리용으로 마련된 경계 영역의 주변 상에 형성된다. 따라서, 반도체 웨이퍼가 다이싱되면, 반도체 칩의 이면상에 형성된 치핑은 현저히 감소된다. 따라서, 반도체 웨이퍼의 절단에 의해 형성된 반도체 칩이 실장되는 동안 본딩 와이어가 접속하면, 상기 에지 접촉 문제는 전혀 발생하지 않는다. 이러한 방식으로, 반도체 칩 실장 공정의 수율은 상당히 증가한다.
이하 도 1 및 도 2에 의거하여 제 1의 실시예를 설명한다. 도 1은 반도체 웨이퍼의 일부의 평면도이다. 여기서, 도 8에서 설명한 바와 같이, 4개의 칩의 단부가 도시된다. 또한, 명확성을 위해 반도체 웨이퍼를 피복한 수지막상에 사선이 그려져 있다.
도 1에 도시된 바와 같이, 반도체 칩이 되는 반도체 소자 영역(2, 2a, 2b, 및 2c)은 반도체 웨이퍼(1) 상에 형성된다. 본딩 패드(3)는 각각의 반도체 소자 영역의 에지에 형성된다. 수지막 패턴이 되는 수지막(5, 5a, 5b, 및 5c)은 반도체 소자 영역(2, 2a, 2b, 및 2c)을 각각 피복하지만, 각각의 본딩 패드(3)상에 마련된 개구(4) 및 칩 분리용으로 마련된 경계 영역인 본딩 경로(bonding steet)(6)의 중앙부는 피복되지 않는다. 여기서, 반도체 소자 영역에서 본딩 경로(bonding street)(6) 영역으로 확장되는 각각의 수지막의 양, 즉 도 1에 도시된 중복량(d)을 제어하는 것이 중요하다. 이는 하기에서 설명한다. 여기서, 수지막(5, 5a, 5b, 및 5c)은 폴리이미드 수지 등의 감광성 수지를 포함한다.
상기 반도체 웨이퍼를 다이싱하여 반도체 칩을 형성하는 경우에, 반도체 웨이퍼는 도 1의 점선으로 도시된 분리선(7)을 따라 다이아몬드 블레이드에 의해 절단된다. 여기서, 다이아몬드 블레이드는 반도체 웨이퍼(1)의 노출된 반도체 기판에 닿는다. 여기서, 다이아몬드 블레이드는 종래 기술에서와 같이 수지막에 닿지 않는다. 종래 기술에서는, 폴리이미드 등과 같은 수지막이 다이아몬드 블레이드에 부착되어 절단력이 감소된다. 따라서, 절단시에 블레이드에 큰 힘을 가해야 한다. 그러나, 본 발명에서는 상기와 같은 부착이 없으므로, 절단시에 블레이드가 반도체 기판에 닿는 힘은 감소된다. 그 결과, 본 발명에서의 치핑의 양은 후술한 바와 같이 감소한다.
이하 도 2 및 표 1을 참조하여 실시예의 효과에 관해 설명한다. 도 2의 A는 본 발명의 경우이고, 도 2의 B는 도 8에서 설명한 종래 기술의 경우이다.
도 2의 A에 도시된 바와 같이, 본 발명의 경우 반도체 칩(8 및 8a)은 다이싱에 의해 형성된다. 여기서, 무기 절연막(10)은 도 2의 A에서 사선에 의해 도시된 반도체 기판(9 및 9a)상에 형성되고, 수지막(5 및 5a)은 각각 그 위에 형성된다. 상기 절단은 반도체 칩(8 및 8a)의 표면 측의 에지에서 표면 치핑(11 및 11a)을 발생시키고, 이면측상에서 이면 치핑(12 및 12a)을 발생시킨다.
마찬가지로, 도 2의 B에 도시된 바와 같이, 종래 기술의 경우, 반도체 칩(108 및 108a)은 다이싱에 의해 형성된다. 여기서, 도 2의 B에 사선에 의해 도시된 영역인 수지막(105) 및 반도체 웨이퍼(101)는 절단된다. 무기 절연막(110)은 반도체 기판(109 및 109a)상에 형성되고, 그 위에 수지막(105)이 절단되어 형성된다. 절단은 반도체 칩(108 및 108a)의 표면 측의 에지에서 표면 치핑(114 및 114a)을 발생시키고, 이면측상에서 이면 치핑(115 및 115a)을 발생시킨다.
상기 치핑의 정도를 표 1에서 설명한다. 표 1에 도시된 바와 같이, 본 발명의 경우에는, 이면 치핑(12 및 12a)의 길이는 현저하게 감소되어, 종래 기술의 경우에서의 이면 치핑(115 및 115a)의 1/10 이하로 감소된다. 여기서, 치핑 길이는 반도체 칩의 에지에서 반도체 소자 영역의 내부로 연장된 치핑의 길이이다.
본 발명(치핑 길이) 종래 기술(치핑 길이)
반도체 칩 표면 5 내지 10㎛ 5 내지 10㎛
반도체 칩 이면 ~15㎛ 150 내지 200㎛
더욱 상세히 설명하면, 본 발명의 경우, 표 1에 도시된 바와 같이 반도체 칩의 표면상에서 치핑 길이는 5 내지 10㎛이다. 또한, 종래 기술의 경우, 본 발명에서와 동일하게 반도체 칩의 표면상에서 치핑 길이는 5 내지 10㎛이다. 이것은 본 발명에 있어서 반도체 소자의 영역의 에지로부터 다이싱 경로(6) 영역으로의 수지막(5, 5a, 5b, 및 5c)의 중복량(d)은 10㎛ 보다 큰 것이 바람직하다는 것을 나타낸다. 상술한 바와 같이, 표면 치핑(11 및 11a)의 길이는 10㎛ 이하이기 때문에, 중복량(d)이 상기 값을 초과하면, 표면 치핑은 반도체 소자 영역에 도달하지 못하게 되어 반도체 소자 상에 전혀 영향을 미치지 않는다.
또한, 이면상에서, 본 발명의 경우의 이면 치핑의 길이는 15㎛ 이하인 반면, 종래 기술의 경우의 이면 치핑의 길이는 150㎛ 내지 200㎛에 달하게 된다.
이면 치핑에서의 대폭적인 감소는, 상술한 첨단 반도체 집적 회로(IC)의 제조시, 반도체 칩 실장 공정에서 다이 본딩 되는 동안 지그와의 접촉 불량을 현저히 감소시킨다.
이하, 도 3 내지 도 6에 의거하여 본 발명의 제 2의 실시예를 설명한다. 제 2의 실시예에서, 상술한 반도체 칩의 에지 접촉 문제를 쉽게 방지하는 방법을 설명한다. 도 3의 A 및 도 4 내지 도 6은 반도체 웨이퍼 일부의 평면도이다. 여기서, 단순성을 위해, 2개의 칩의 단부를 도시하고, 또한, 명확성을 위해 반도체 웨이퍼를 피복하는 수지막 상에는 사선이 그려져 있다. 도 3의 B는 도 3의 A의 반도체 웨이퍼가 절단된 후, 본딩 와이어에 의해 실장 지그에 접속한 반도체 칩의 단면도이다. 여기서, 제 1의 실시예에 나타난 것과 동일한 항목은 동일 부호로 나타낸다.
도 3의 A에 도시된 바와 같이, 반도체 소자 영역(2 및 2a)은 반도체 웨이퍼(1)상에 형성된다. 본딩 패드(3)는 각각의 반도체 소자 영역의 단부 상에 형성된다. 수지막(13 및 13a)은 각각의 반도체 소자 영역(2 및 2a)을 피복하지만, 각각의 본딩 패드(3) 상에 마련된 개구(4)는 피복하지 않는다.
수지막 패턴인 에지 접촉 방지막은 상술한 본딩 패드(3)에 각각 대응하여 다이싱 경로(6) 영역에 형성된다. 여기서, 상술한 수지막(13 및 13a) 및 에지 접촉 보호 방지막(14)은 감광성 폴리이미드 수지막을 포함한다.
상술한 반도체 웨이퍼가 다이싱되어 반도체 칩을 형성하는 경우, 반도체 웨이퍼는 도 3의 A에서 점선으로 도시된 분리선(7)을 따라 다이아몬드 블레이드로 절단된다. 여기서, 다이아몬드 블레이드는 반도체 웨이퍼(1)의 노출된 반도체 기판에 닿는다. 여기서, 다이아몬드 블레이드는 종래 기술에서처럼 수지막에 닿지는 않는다. 따라서, 제 1의 실시예에 기술한 바와 같이, 반도체 칩의 치핑 양은 감소한다.
도 3의 B에 도시된 바와 같이 제 2의 실시예의 경우, 상술한 반도체 웨이퍼의 절단에 의해 형성된 반도체 칩을 실장하며 본딩 와이어를 접속할 때, 에지 접촉 문제는 전혀 발생하지 않는다. 이에 관해 도 3의 B를 참조하여 설명한다.
도 3의 B에 도시된 바와 같이, 반도체 칩(8)의 개요를 설명하면, 반도체 소자가 형성된 반도체 기판(9)상에 무기 절연막(10)이 형성되고, 그 상부에 본딩 패드(3)가 형성되고, 그 위에 개구(4)와 함께 수지막(13)이 형성된다. 본딩 패드(3) 및 실장 지그의 외부 단자에 접속된 스티치(15) 사이에 본딩 와이어(16)가 접속된다. 여기서, 종래 기술에 기재된 바와 같이, 본딩 와이어(16)는 쉽게 휘어질 수 있기 때문에 변형 와이어(17)가 되고, 반도체 칩(108)의 에지에 접촉하게 된다.
그러나, 본 발명에 있어서, 도 3의 A 및 도 3의 B에 도시된 바와 같이, 에지 접촉 방지막(14)은 본딩 패드(3)에 대면하는 다이싱 경로(6) 영역의 일부에 형성된다. 여기서, 도 3의 B에 도시된 바와 같이, 에지 접촉 방지막(14)은 수지막(13)과 일치하도록 형성된다. 상기 에지 접촉 방지막(14)은 변형 와이어(17)와 반도체 기판(9)을 절연하기 때문에, 상술한 종래 기술의 경우와 같은 단락이 절대 발생하지 않게 되므로, 결함있는 반도체 집적 회로(IC) 제품은 없어진다. 상기 에지 접촉 방지막(14)의 두께는 0.1㎛이상인 것이 양호하다.
제 2의 실시예에 있어서, 도 3의 A에 도시된 바와 같은 에지 접촉 방지막(14) 패턴의 형태에 대해 여러 변형을 고려할 수 있다. 상기 수지막 패턴의 형태는 도 4 내지 도 6을 참조하여 설명한다. 이하의 도면의 설명은 주로 에지 접촉 방지막에 관해 설명한다. 설명하지 않은 다른 부분은 도 3의 A에 설명한 것과 동일한 것이다.
도 4에 도시된 바와 같이, 반도체 소자 영역(2 및 2a)이 형성되고, 각각의 반도체 소자 영역의 단부에 본딩 패드(3)가 형성된다. 수지막(13 및 13a)은 각각의 반도체 소자 영역(2 및 2a)을 피복하지만, 각각의 본딩 패드(3) 상에 마련된 개구(4)는 제외된다.
반도체 소자 영역(2)상에서의 모든 본딩 패드(3)와 나란히 하나의 에지 접촉 방지막(18)이 다이싱 경로(6) 영역에 형성되고, 또한, 에지 접촉 방지막(19 및 20)은 반도체 소자 영역(2a)에서 본딩 패드(3)와 나란히 형성된다.
도 5에 있어서, 반도체 소자 영역(2 및 2a)에서의 본딩 패드와 나란히 에지 접촉 방지막(21, 22, 21a 및 22a)이 다이싱 경로(6) 영역에 형성된다.
도 6에 도시된 바와 같이, 반도체 소자 영역(2 및 2a)에서의 본딩 패드와 나란히 에지 접촉 방지막(23 및 24)이 다이싱 경로(6) 영역에 형성된다. 상술한 반도체 웨이퍼가 다이싱되어 반도체 칩을 형성하는 경우, 도 6의 점선에 의해 도시된 분리선(7)을 따라 다이아몬드 블레이드로 절단된다. 여기서, 다이아몬드 블레이드는 에지 접촉 방지막(23 및 24)에도 접촉하게 되어 상기 영역을 절단한다. 그러나, 이러한 경우, 에지 접촉 방지막에 의해 피복되지 않는 영역이 있다. 다이아몬드 블레이드는 상술한 에지 접촉 보호막에 의해 피복되지 않는 영역의 반도체 기판 표면에 닿기 때문에, 상기 영역에서 리프레시된다. 그 결과, 수지막이 블레이드에 부착되더라도, 이는 제거된다. 이러한 경우, 이면 치핑의 발생은 종래 기술의 경우에서보다 적어진다.
제 2의 실시예에 기재된 방법은 MCP 실장 기술에 큰 효과를 보인다. 상술한 바와 같은 MCP 실장의 경우의 예를 도 7을 참조하여 설명한다. 도 7에 도시된 바와 같이, 제 1의 배선층(32)은 기판 상에 형성되고, 외부 패키지 단자(31)에 접속된다. 기판에 접속된 제 1의 반도체 칩(34)은 제 1의 열 압착 본딩 시트(33)에 의해 형성되고, 상기 제 1의 반도체 칩(34)의 본딩 패드는 본딩 와이어인 제 1의 와이어(35)에 의해 제 1의 배선층(32)과 전기적으로 접속된다.
또한, 제 2의 반도체 칩(37)은 제 2의 열 압착 본딩 시트(36)를 통해 제 1의 반도체 칩(34)상에 접합된다. 그리고. 제 2의 반도체 칩(37)의 본딩 패드는 본딩 와이어인 제 2의 와이어(38)에 의해 제 2의 배선층(39)에 전기적으로 접속된다. 여기서, 예를 들어, 제 1의 반도체 칩(34)상에 SRAM이 형성되고, 제 2의 반도체 칩(37)상에 플래시 메모리가 형성된다. 이러한 방식으로, 새로운 기능을 갖는 반도체 집적 회로(IC)가 만들어진다.
이와 같은 MCP에 있어서, 본딩 와이어는 길어진다. 도 7에 도시된 경우에 있어서, 제 2의 반도체 칩(37)의 접속을 위해 사용되는 제 2의 와이어(38)는 보통의 경우보다 더 길어진다. 따라서, 상술한 바와 같이 와이어는 쉽게 휘어지고, 제 2의 반도체 칩(37) 및 변형된 와이어에 의해 에지 접촉이 발생하기 쉽다. 제 1의 반도체 칩(34)에서도 에지 접촉이 발생한다.
여기서, 본 발명의 방법이 이들 반도체 칩, 특히 제 2의 반도체 칩(37)에 적용되면, 상기 에지 접촉 방지막에 의해 제 1의 와이어(38) 및 제 2의 반도체 칩(37) 사이에는 단락이 발생하지 않는다.
본 발명에 있어서, 반도체 칩의 칩 분리용으로 마련된 경계 영역의 주변에 수지막이 형성되고, 경계 영역의 중앙부를 따라 절단되어 반도체 웨이퍼가 다이싱된다. 그 결과, 다이싱에 의해 발생된 반도체 칩의 이면상의 치핑이 현저히 감소한다.
또한, 반도체 기판 상에 형성된 반도체 소자를 구비하는 반도체 장치에 있어서, 칩 분리용으로 마련된 경계 영역의 일부 상에 각 칩의 본딩 패드와 정합하도록 수지막 패턴이 형성된다. 또한, 수지막 패턴은 경계 영역을 따라 소정의 폭으로 형성된다. 그 결과, 반도체 웨이퍼의 절단에 의해 형성된 반도체 칩이 실장되는 동안 본딩 와이어가 접속할 때, 반도체 기판과 상기 와이어가 접촉하는 에지 접촉 문제가 전혀 발생하지 않는다. 이러한 방식으로, 반도체 칩 실장 공정의 수율은 현저히 향상된다. 본 발명은 고밀도 패키지에 의해 반도체 장치의 초고집적화 및 고밀도화를 촉진한다.
도 1은 본 발명의 제 1의 실시예를 설명하기 위한 반도체 웨이퍼를 도시하는 평면도.
도 2의 A 및 도 2의 B는 본 발명의 효과를 설명하기 위한 반도체 웨이퍼의 절단 후를 도시하는 단면도.
도 3의 A는 본 발명의 제 2의 실시예를 설명하기 위한 반도체 웨이퍼를 도시하는 평면도이고, 도 3의 B는 반도체 칩의 실장을 설명하기 위한 단면도.
도 4는 본 발명의 제 2의 실시예를 설명하기 위한 다른 반도체 웨이퍼를 도시하는 평면도.
도 5는 본 발명의 제 2의 실시예를 설명하기 위한 다른 반도체 웨이퍼를 도시하는 평면도.
도 6은 본 발명의 제 2의 실시예를 설명하기 위한 다른 반도체 웨이퍼를 도시하는 평면도.
도 7은 반도체 칩이 실장된 MCP(Multi Chip Package)를 도시하는 모식적 단면도.
도 8은 종래 기술을 설명하기 위한 반도체 웨이퍼를 도시하는 평면도.
도 9의 A는 종래 기술을 설명하기 위한 반도체 웨이퍼의 평면도이고, 도 9의 B는 반도체 칩의 실장을 설명하기 위한 단면도.
♠도면의 주요 부호에 대한 부호의 설명♠
1 : 반도체 웨이퍼 2, 2a : 반도체 소자 영역
3 : 본딩 패드 4 : 개구
6 : 다이싱 경로 7 : 분리선
8 : 반도체 칩 9 : 반도체 기판
10 : 절연막 13, 13a : 수지막
14 : 에지 접촉 방지막 15 : 스티치
17 : 변형 와이어

Claims (17)

  1. 복수의 반도체 칩 및 칩 분리용으로 마련된 경계 영역을 포함하는 반도체 웨이퍼에 있어서,
    본딩 경로의 중심 영역을 제외한 상기 경계 영역의 일부 상에, 각 칩의 본딩 패드에 대응하여 수지막 패턴이 형성되는 것을 특징으로 하는 반도체 웨이퍼.
  2. 복수의 반도체 칩 및 칩 분리용으로 마련된 경계 영역을 포함하는 반도체 웨이퍼에 있어서,
    본딩 경로의 중심 영역을 제외하고, 상기 경계 영역의 주변을 따라 소정의 폭의 수지막 패턴이 형성되는 것을 특징으로 하는 반도체 웨이퍼.
  3. 제 2항에 있어서,
    상기 수지막 패턴의 폭은 10㎛를 넘도록 설정되는 것을 특징으로 하는 반도체 웨이퍼.
  4. 반도체 장치 제조 방법에 있어서,
    반도체 웨이퍼 상에 마련된 칩 분리용의 경계 영역의 주변에, 본딩 경로의 중심 영역을 제외하여 수지막을 피복하고, 상기 경계 영역의 중심부를 따라 반도체 웨이퍼를 절단하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 4항에 있어서,
    상기 경계 영역의 주변의 폭은 10㎛를 넘는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 반도체 기판 상에 형성된 반도체 소자를 구비하는 반도체 장치에 있어서,
    칩 분리용으로 마련된 경계 영역의 일부에, 본딩 경로의 중심 영역을 제외하고, 각 칩의 본딩 패드에 대응하여 수지막 패턴이 형성되는 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판 상에 형성된 반도체 소자를 구비하는 반도체 장치에 있어서,
    칩 분리용으로 마련된 경계 영역의 주변을 따라 소정의 폭의 수지막 패턴이 , 본딩 경로의 중심 영역을 제외하고 형성되는 것을 특징으로 하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 수지막 패턴의 폭은 10㎛를 넘도록 설정되는 것을 특징으로 하는 반도체 장치.
  9. 제 6항에 있어서,
    상기 수지막 패턴의 두께는 0.1㎛ 이상으로 설정되는 것을 특징으로 하는 반도체 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제 1항에 있어서,
    상기 수지막 패턴은 상기 경계 영역에 포함된 분리선을 피복하지 않으며, 상기 분리선은 상기 반도체 웨이퍼가 절단되는 선으로서 기능하는 것을 특징으로 하는 반도체 웨이퍼.
  17. 제 1항에 있어서,
    상기 수지막 패턴은 상기 경계 영역에 포함된 분리선의 일부를 부분적으로 피복하며, 상기 분리선은 상기 반도체 웨이퍼가 절단되는 선으로서 기능하는 것을 특징으로 하는 반도체 웨이퍼.
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