JP4822880B2 - 半導体ウエハ、半導体装置及び半導体装置の製造方法 - Google Patents

半導体ウエハ、半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP4822880B2
JP4822880B2 JP2006055998A JP2006055998A JP4822880B2 JP 4822880 B2 JP4822880 B2 JP 4822880B2 JP 2006055998 A JP2006055998 A JP 2006055998A JP 2006055998 A JP2006055998 A JP 2006055998A JP 4822880 B2 JP4822880 B2 JP 4822880B2
Authority
JP
Japan
Prior art keywords
pad
probing
scribe line
semiconductor wafer
metal wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006055998A
Other languages
English (en)
Other versions
JP2007234933A (ja
Inventor
淳 榎原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP2006055998A priority Critical patent/JP4822880B2/ja
Priority to US11/713,436 priority patent/US7919847B2/en
Priority to CN2007101006378A priority patent/CN101030573B/zh
Priority to KR1020070020913A priority patent/KR20070090820A/ko
Publication of JP2007234933A publication Critical patent/JP2007234933A/ja
Application granted granted Critical
Publication of JP4822880B2 publication Critical patent/JP4822880B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05095—Disposition of the additional element of a plurality of vias at the periphery of the internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Description

本発明は、スクライブラインによって互いに分離されてマトリクス状に配置された複数のチップ領域を備え、外部接続端子が接続されるボンディング用パッドとウエハテスト時にプローブ針が接触されるプロービング用パッドが配置されている半導体ウエハ、その半導体ウエハからチップ領域が切り出されて形成された半導体チップ、及び、その半導体ウエハを用いた半導体装置の製造方法に関するものである。
従来、図１４に示すように、半導体ウエハのチップ領域３において、ボンディングワイヤや半田バンプなどの外部接続端子が接続されるボンディング用パッド９はＩ／Ｏセル７の横に配置されていた。しかし、近年のメタル配線の多層化により、Ｉ／Ｏセルの上にボンディング用パッドを配置することが可能となり、チップサイズの低減に貢献している。
Ｉ／Ｏセルの上にボンディング用パッドを配置した場合、ウエハテスト時のプローブ針の接触によるパッドの下層への損傷の大きさから、従来のようにはボンディング用パッドをプロービング兼用とすることができず、ボンディング用パッドとは別にプロービング用パッドを設けている。すなわち、１つのＩ／Ｏセルに２つのそれぞれの役割に応じたパッドが２つ存在する。
図１５は従来の半導体ウエハのチップ領域のパッド近傍を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＦ−Ｆ位置での断面図である。図１５においてＩ／Ｏセルを構成するトランジスタ等の素子、及び最終保護膜の図示は省略している。
Ｉ／Ｏセル７の上にボンディング用パッド９とプロービング用パッド１１が配置されている（（Ａ）参照。）。
（Ｂ）も参照して断面構造を説明する。
半導体基板１３の上にポリ−メタル層間絶縁膜１５が形成されている。ここでポリ−メタル層間絶縁膜とは、メタル配線層とポリシリコン層及び半導体基板を絶縁している膜をいう。ポリ−メタル層間絶縁膜１５上に、下層側から順にメタル配線層１７−１〜１７−５が形成されており、各層のメタル配線層の間に層間絶縁膜１９−１〜１９−４が形成されている。
ボンディング用パッド９とプロービング用パッド１１は最上層メタル配線層である第５層目メタル配線層１７−５によって形成されており、Ｉ／Ｏセル７の上でボンディング用パッド９とプロービング用パッド１１の間に形成された第５層目メタル配線層１７−５ｃを介して電気的に接続されている。
ここで、プロービング用パッド１１はＩ／Ｏセル７の上に配置されていることから、ウエハテストの際のプロービング用パッド１１へのプローブ針の接触に起因する損傷に対する対策は必要であり、プロービング用パッド１１の下に第４層目メタル配線層１７−４からなる保護メタル層１７−４ｃが形成されている。プロービング用パッド１１と保護メタル層１７−４ｃは第４層目層間絶縁膜１９−４に形成されたビアホールを介して電気的に接続されている。
保護メタル層１７−４ｃの下に第３層目メタル配線層１７−３からなる内部配線１７−３ｃが配置されている。内部配線１７−３ｃの用途は電源配線、グランド配線、信号配線など様々である。
この従来例では、ボンディング用パッド９とプロービング用パッド１１は間隔をもって配置されているが、ボンディング用パッド９とプロービング用パッド１１は隣接して配置されているものもある（例えば特許文献１を参照。）。
ボンディング用パッド９とプロービング用パッド１１が設けられていることにより、プロービング用パッド１１の表面にはプローブ針の接触痕が付くが、ボンディング用パッド９の表面にはプローブ針接触痕は付かず、ボンディングワイヤや半田バンプなどの外部接続端子とボンディング用パッド９との接続信頼性を向上させることができる。
また、この従来例では、プロービング用パッド１１の下に保護メタル層１７−４ｃが配置されていることにより、プロービング用パッド１１へのプローブ針の接触に起因する損傷が第４層目メタル配線層１７−４よりも下層側へ伝播するのを防止している。
しかし、高温プロービングなどでの損傷は大きく、保護メタル層１７−４ｃよりも下層のメタル配線層まで損傷を及ぼす場合がある。例えば図１６に示すように、プロービング用パッド１１にプローブ針２１を接触させると、プロービング用パッド１１の下の第４層目層間絶縁膜１９−４及び第３層目層間絶縁膜１９−３にクラック２３が生じることがある。クラック２３の影響に関しては、時間経過による腐食によって上下層のメタルでのショートが安易に考えられる。結果として、プロービング用パッド１１と内部配線１７−３ｃがショートする。
つまり、プロービング用パッド１１へのプロービングを行なったために、ウエハテスト時には不具合がなくても、プロービング用パッド１１と内部配線１７−３ｃが腐食によってショートすれば不具合が生じる。プロービング用パッド１１はボンディング用パッド９と第５層目メタル配線層１７−５ｃを介して接続されているため、結果的に、本来絶縁されるべきであるボンディング用パッド９と内部配線１７−３ｃがショートすることになり、集積回路を不良にしてしまう可能性があり、信頼性に問題があった。
このような不具合を防止するために、例えば図１７に示すように、保護メタル層１７−４ｃの下に第３層目メタル配線層１７−３からなる保護メタル層１７−３ｄを配置する方法が考えられる。
しかし、保護メタル層１７−３ｄを増やすことにより、Ｉ／Ｏセル上に配置する内部配線の設計の自由度が低下する。例えばＩ／Ｏセルの上に配置されている電源配線などを削ったり、外したりすると、集積回路の動作への影響も考えられ、安易にプロービング用パッド下の保護メタル層を増やすことは得策ではない。
特開２００２−３２９７４２号公報
そこで本発明は、ウエハテスト時には電気的に接続されているボンディング用パッドとプロービング用パッドが配置されている半導体ウエハ、半導体装置及び半導体装置の製造方法において、プロービング用パッドへのプロービングに起因してボンディング用パッドとボンディング用パッドとは絶縁されるべき内部配線がショートするのを防止することを目的とするものである。
本発明にかかる半導体ウエハは、スクライブラインによって互いに分離されてマトリクス状に配置された複数のチップ領域を備え、外部接続端子が接続されるボンディング用パッドとウエハテスト時にプローブ針が接触されるプロービング用パッドが配置されている半導体ウエハであって、上記ボンディング用パッドと上記プロービング用パッドは互いに間隔をもって上記チップ領域に配置されており、上記ボンディング用パッドと上記プロービング用パッドを接続するためのパッド接続用配線を備え、上記パッド接続用配線の一部分は上記スクライブラインに配置されており、上記プロービング用パッドの下に上記ボンディング用パッドとは絶縁されるべき内部配線が配置されているものである。
パッド接続用配線のスクライブラインに配置されている部分は、スクライブラインを切断して半導体ウエハからチップ領域を切り出す際にスクライブラインとともに切断されるので、半導体ウエハからチップ領域を切り出して形成した半導体装置ではボンディング用パッドとプロービング用パッドは電気的に分離されている。
本発明の半導体ウエハにおいて、上記ボンディング用パッド、上記プロービング用パッド及び上記パッド接続用配線は同一層のメタル配線層によって形成されているようにしてもよい。
さらに、上記ボンディング用パッド、上記プロービング用パッド及び上記パッド接続用配線を形成しているメタル配線層は最上層のメタル配線層である例を挙げることができる。
本発明の半導体ウエハにおいて、上記パッド接続用配線はビアホールを介して接続された複数層のメタル配線層によって形成されているようにしてもよい。
さらに、上記パッド接続用配線は上記プロービング用パッドの下には配置されていないようにしてもよい。
また、上記ボンディング用パッド及び上記プロービング用パッドはＩ／Ｏセル上に配置されているようにしてもよい。
また、上記プロービング用パッドの下に、下層側へのクラックの伝播を防止するための保護メタル層を備えているようにしてもよい。
また、上記プロービング用パッドの一部分は上記スクライブラインに配置されているようにしてもよい。
本発明にかかる半導体装置の一態様は、本発明の半導体ウエハの上記スクライブラインが切断されて上記チップ領域が切り出されて形成された半導体装置であって、上記ボンディング用パッドと上記プロービング用パッドは電気的に分離されており、上記スクライブラインの切断面に、上記ボンディング用パッドに接続された上記パッド接続用配線の断面と、上記プロービング用パッドに接続された上記パッド接続用配線の断面を備えているものである。
本発明にかかる半導体装置の他の態様は、上記プロービング用パッドの一部分は上記スクライブラインに配置されている本発明の半導体ウエハの上記スクライブラインが切断されて上記チップ領域が切り出されて形成された半導体装置であって、上記ボンディング用パッドと上記プロービング用パッドの残渣は電気的に分離されており、上記スクライブラインの切断面に、上記ボンディング用パッドに接続された上記パッド接続用配線の断面と、上記プロービング用パッドの残渣の断面を備えているものである。
本発明にかかる半導体装置の製造方法は、本発明の半導体ウエハを用いた半導体装置の製造方法であって、上記プロービング用パッドにプローブ針を接触させてウエハテストを行なった後、上記スクライブラインを切断するとともに上記パッド接続用配線を切断して上記ボンディング用パッドと上記プロービング用パッドを電気的に分離する工程を含む。
本発明の半導体ウエハでは、ボンディング用パッドとプロービング用パッドは互いに間隔をもってチップ領域に配置されており、ボンディング用パッドとプロービング用パッドを接続するためのパッド接続用配線を備え、パッド接続用配線の一部分はスクライブラインに配置されているようにしたので、スクライブラインを切断して半導体ウエハからチップ領域を切り出す際にパッド接続用配線のスクライブラインに配置されている部分も切断されるので、半導体ウエハからチップ領域を切り出して形成した半導体装置においてボンディング用パッドとプロービング用パッドは電気的に分離されている。
これにより、プロービング用パッドの下にボンディング用パッドとは絶縁されるべき内部配線が配置されており、プロービング用パッドの下にプロービングに起因する損傷が生じたとしても、その内部配線とボンディング用パッドがショートするのを防止することができる。なお、プロービング用パッドの下にプロービングに起因する損傷が生じていても、プロービング用パッドの下に配置されている内部配線がボンディング用パッドとは電気的に接続されていないものであれば、その内部配線とプロービング用パッドがプロービングに起因するプロービング用パッドの下層の損傷によってショートしても、その内部配線とボンディング用パッドがショートすることはなく、さらに半導体装置に切り出した後のプロービング用パッドはパッド接続用配線が切断されてフローティングな状態なので、不具合を招くことはない。
本明細書において内部配線にはメタル配線層からなるものの他、ポリシリコン層や不純物拡散層からなる配線や電極も含む。
本発明の半導体ウエハにおいて、ボンディング用パッド、プロービング用パッド及びパッド接続用配線は同一層のメタル配線層によって形成されているようにすれば、簡単な配線構造でパッド接続用配線を形成することができる。例えば１層メタル配線構造のチップ領域をもつ半導体ウエハにもこの態様を適用することができる。
さらに、ボンディング用パッド、プロービング用パッド及びパッド接続用配線を形成しているメタル配線層は最上層のメタル配線層であるようにすれば、ボンディング用パッド及びプロービング用パッドの形成が簡単になる。
本発明の半導体ウエハにおいて、パッド接続用配線はビアホールを介して接続された複数層のメタル配線層によって形成されているようにすれば、ボンディング用パッドもしくはプロービング用パッド又はその両方の下にパッド接続用配線を配置することができ、チップ領域上でパッド接続用配線が占める面積を小さくすることができる。
さらに、パッド接続用配線はプロービング用パッドの下には配置されていないようにすれば、プロービング用パッドの下にプロービングに起因する損傷が生じていても、パッド接続用配線の切断後の、プロービング用パッドの下層でのプロービング用パッドとパッド接続用配線のショートをなくすことができる。
また、ボンディング用パッド及びプロービング用パッドはＩ／Ｏセル上に配置されているようにすれば、ボンディング用パッドもしくはプロービング用パッド又はその両方がＩ／Ｏセルとは異なる領域に配置されている場合に比べて、チップ領域の面積を小さくすることができる。
また、プロービング用パッドの下に、下層側へのクラックの伝播を防止するための保護メタル層を備えているようにすれば、プロービング用パッドの下にプロービングに起因する損傷が生じていても、保護メタル層よりも下層の配線層とプロービング用パッドがショートするのを防止することができる。この態様は、プロービング用パッド及び保護メタル層の下にパッド接続用配線が配置されている場合に特に有効である。
また、プロービング用パッドの一部分はスクライブラインに配置されているようにすれば、チップ領域でプロービング用パッドが占める面積を小さくすることができるので、チップ領域の面積を小さくすることができる。
本発明の半導体装置の一態様では、本発明の半導体ウエハのスクライブラインが切断されてチップ領域が切り出されて形成された半導体装置であって、ボンディング用パッドとプロービング用パッドは電気的に分離されており、スクライブラインの切断面に、ボンディング用パッドに接続されたパッド接続用配線の断面と、プロービング用パッドに接続されたパッド接続用配線の断面を備えているようにしたので、プロービング用パッドの下にボンディング用パッドとは絶縁されるべき内部配線が配置されており、プロービング用パッドの下にプロービングに起因する損傷が生じたとしても、その内部配線とボンディング用パッドがショートするのを防止することができる。
本発明にかかる半導体装置の他の態様では、上記プロービング用パッドの一部分は上記スクライブラインに配置されている本発明の半導体ウエハの上記スクライブラインが切断されて上記チップ領域が切り出されて形成された半導体装置であって、上記ボンディング用パッドと上記プロービング用パッドの残渣は電気的に分離されており、上記スクライブラインの切断面に、上記ボンディング用パッドに接続された上記パッド接続用配線の断面と、上記プロービング用パッドの残渣の断面を備えているようにしたので、プロービング用パッドの下にボンディング用パッドとは絶縁されるべき内部配線が配置されており、プロービング用パッドの下にプロービングに起因する損傷が生じたとしても、その内部配線とボンディング用パッドがショートするのを防止することができる。さらに、チップ領域でプロービング用パッドが占める面積を小さくすることができるので、チップ領域の面積を小さくすることができる。
本発明にかかる半導体装置の製造方法は、本発明の半導体ウエハを用いた半導体装置の製造方法であって、プロービング用パッドにプローブ針を接触させてウエハテストを行なった後、スクライブラインを切断するとともにパッド接続用配線を切断してボンディング用パッドとプロービング用パッドを電気的に分離する工程を含むようにしたので、プロービング用パッドの下にボンディング用パッドとは絶縁されるべき内部配線が配置されており、プロービング用パッドの下にプロービングに起因する損傷が生じたとしても、その内部配線とボンディング用パッドがショートするのを防止することができる。
図１から図４は半導体ウエハの一実施例を示す図である。図１はその実施例のパッド近傍を拡大して示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。図２はその実施例のパッド近傍のウエハテスト時の状態を示す断面図である。図３はその実施例のウエハ全体を示す平面図である。図４は図３の破線円で囲まれた部分を拡大して示す平面図である。図１及び図２ではトランジスタなどの素子の図示は省略している。また、図１、図２及び図４では最終保護膜の図示は省略している。
図３に示すように、半導体ウエハ１はマトリクス状に配置された複数のチップ領域３を備えている。隣り合うチップ領域３はスクライブライン５によって互いに分離されている。スクライブライン５にはプロセスモニタ用の素子やパッドが配置されているが図示は省略している。
図４に示すように、チップ領域３の周縁部に複数のＩ／Ｏセル７が配置されている。Ｉ／Ｏセル７の上に、外部接続端子が接続されるボンディング用パッド９と、ウエハテスト時にプローブ針が接触されるプロービング用パッド１１が配置されている。
図１を参照してパッド近傍の構造について説明する。
トランジスタなどの素子と素子分離酸化膜（図示は省略）が形成された半導体基板１３上にポリ−メタル層間絶縁膜１５が形成されている。ポリ−メタル層間絶縁膜１５の所定の領域にコンタクトホールが形成され、そのコンタクトホールに例えばタングステンなどの導電材料が埋め込まれている。
ポリ−メタル層間絶縁膜１５上に下層側から順にメタル配線層１７−１〜１７−５が形成されており、各層のメタル配線層の間に層間絶縁膜１９−１〜１９−４が形成されている。ボンディング用パッド９及びプロービング用パッド１１は最上層のメタル配線層である第５層目メタル配線層１７−５によって形成されている。ボンディング用パッド９及びプロービング用パッド１１は互いに間隔をもって配置されている。
第４層目層間絶縁膜１９−４上及び第５層目メタル配線層１７−５上に最終保護膜（図示は省略）が形成されている。最終保護膜のボンディング用パッド９及びプロービング用パッド１１に対応する位置に開口部が設けられて第５層目メタル配線層１７−５が露出している。
ボンディング用パッド９から延伸している第５層目メタル配線層１７−５ａは、ビアホール、第４層目メタル配線層１７−４ａ、ビアホール、第３層目メタル配線層１７−３ａ、ビアホール、第２層目メタル配線層１７−２ａ及びビアホールを介して第１層目メタル配線層１７−１ａと電気的に接続されている。
プロービング用パッド１１から延伸している第５層目メタル配線層１７−５ｂの先端はスクライブライン５に配置されている。スクライブライン５で第５層目メタル配線層１７−５ｂの下に第４層目メタル配線層１７−４ｂ、第３層目メタル配線層１７−３ｂ、第２層目メタル配線層１７−２ｂが配置されている。メタル配線層１７−２ｂ，１７−３ｂ，１７−４ｂ，１７−５ｂはビアホールを介して電気的に接続されている。第２層目メタル配線層１７−２ａのスクライブライン５ａとは反対側の端部はボンディング用パッド９と電気的に接続されている第２層目メタル配線層１７−２ａに接続されている。すなわち、プロービング用パッド１１は、メタル配線層１７−５ｂ，１７−４ｂ，１７−５ｂ，１７−２ｂ，１７−２ａ，１７−３ａ，１７−４ａ，１７−５ａ及びビアホールを介して、プロービング用パッド１１と電気的に接続されている。メタル配線層１７−２ｂ，１７−３ｂ，１７−４ｂ，１７−５ｂはパッド接続用配線を構成する。
プロービング用パッド１１の下に第４層目メタル配線層からなる保護メタル層１７−４ｃが形成されている。プロービング用パッド１１と保護メタル層１７−４ｃはビアホールを介して電気的に接続されている。
保護メタル層１７−４ｃの下に第３層目メタル配線層からなる内部配線１７−３ｃが配置されている。
ウエハテスト時には、図２に示すように、プロービング用パッド１１にプローブ針２１が接触された状態でウエハテストが実施される。このとき、プロービング用パッド１１へのプローブ針２１の接触により、プロービング用パッド１１の下の第４層目層間絶縁膜１９−４及び第３層目層間絶縁膜１９−３にクラック２３が生じることがある。
上述のように、クラック２３が生じると時間経過により上下層のメタル配線層が腐食によってショートすることがある。ここでは、プロービング用パッド１１と内部配線１７−３ａがショートしてしまう。
図５は半導体装置の一実施例のパッド近傍を示す断面図である。この半導体装置の実施例は、図１を参照して説明した半導体ウエハ１のスクライブライン５が切断されてチップ領域３が切り出されて形成されたものである。
図２及び図５を参照して半導体装置の製造方法の一実施例を説明する。
図２に示すように、プロービング用パッド１１にプローブ針２１を接触させてウエハテストを行なう。
ウエハテストが完了した後、スクライブライン５を切断する。このとき、第５層目メタル配線層１７−５ｂのプロービング用パッド１１とは反対側の端部、第４層目メタル配線層１７−４ｂ、第３層目メタル配線層１７−３ｂ、及び、第２層目メタル配線層１７−２ｂの１７−２ａとは反対側の端部もスクライブライン５とともに除去される。これにより、ボンディング用パッド９とプロービング用パッド１１を電気的に分離する（図５を参照。）。
図５を参照して半導体装置の実施例を説明する。
半導体装置２５において、ボンディング用パッド９とプロービング用パッド１１は電気的に分離されている。スクライブラインの切断面２５ａに、ボンディング用パッド９に接続された、パッド接続用配線の一部分を構成する第５層目メタル配線層１７−５ｂの断面と、プロービング用パッドに接続された、パッド接続用配線の他の一部分を構成する第２層目メタル配線層１７−２ｂの断面が露出している。
上記の半導体ウエハ１では、チップ領域３に配置されたボンディング用パッド９とプロービング用パッド１１は互いに間隔をもって配置されている。さらに、ボンディング用パッド９とプロービング用パッド１１を接続するためのメタル配線層１７−２ｂ，１７−３ｂ，１７−４ｂ，１７−５ｂを備え、メタル配線層１７−２ｂ及び１７−５ｂの一部分ならびにメタル配線層１７−３ｂ及び１７−４ｂはスクライブライン５に配置されている。そして、スクライブライン５を切断して半導体ウエハ１からチップ領域３を切り出す際に、スクライブラインに配置されているメタル配線層１７−２ｂ及び１７−５ｂの一部分ならびにメタル配線層１７−３ｂ及び１７−４ｂも切断されるので、半導体ウエハ１からチップ領域３を切り出して形成した半導体装置２５においてボンディング用パッド９とプロービング用パッド１１は電気的に分離されている。
これにより、プロービング用パッド１１の下に内部配線１７−３ｃが配置されており、プロービング用パッド１１の下にプロービングに起因するクラック２３が生じたとしても、内部配線１７−３ｃとボンディング用パッド９がショートするのを防止することができる。ここで、内部配線１７−３ｃとプロービング用パッド１１がクラック２３によってショートする虞れがあるが、内部配線１７−３ｃとボンディング用パッド９がショートすることはなく、さらに半導体装置２５に切り出した後のプロービング用パッド１１はパッド接続用配線が切断されてフローティングな状態なので、不具合を招くことはない。
上記の実施例ではパッド接続用配線の一部分を構成する第２層目メタル配線層１７−２ｂはプロービング用パッド１１の下に配置されているが、図６に示すように、第２層目メタル配線層１７−２ｂをプロービング用パッド１１下とは異なる位置に配置して第２層目メタル配線層１７−２ｂと１７−２ａを接続するようにしてもよい。
図７は半導体装置の他の実施例のパッド近傍を示す断面図である。この半導体装置の実施例は、図６を参照して説明した半導体ウエハ１のスクライブライン５が切断されてチップ領域３が切り出されて形成されたものである。
図６及び図７を参照して半導体装置の製造方法の他の実施例を説明する。
プロービング用パッド１１にプローブ針を接触させてウエハテストを行なう。
ウエハテストが完了した後、スクライブライン５を切断する。このとき、第５層目メタル配線層１７−５ｂのプロービング用パッド１１とは反対側の端部、第４層目メタル配線層１７−４ｂ、第３層目メタル配線層１７−３ｂ、及び、第２層目メタル配線層１７−２ｂの１７−２ａとは反対側の端部もスクライブライン５とともに除去される。これにより、ボンディング用パッド９とプロービング用パッド１１を電気的に分離する（図７を参照。）。
これらの実施例によれば、プロービングに起因するクラック２３が内部配線１７−３ｃの下にまで生じたとしても、ボンディング用パッド９とプロービング用パッド１１がショートするのを防止することができる。
上記の実施例では、第２層目メタル配線層１７−２ｂをチップ領域３とスクライブライン５にまたがって配置することによってボンディング用パッド９とプロービング用パッド１１を電気的に接続しているが、本発明はこれに限定されるものではなく、ボンディング用パッド９とプロービング用パッド１１を電気的に接続するためにチップ領域３とスクライブライン５にまたがって配置するメタル配線層は何層目のものであってもよい。
図８は、半導体ウエハのさらに他の実施例のパッド近傍を拡大して示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＣ−Ｃ位置での断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例では、プロービング用パッド１１から延伸している第５層目メタル配線層１７−５ｂは、スクライブライン５に導かれ、さらに、チップ領域３に戻って第５層目メタル配線層１７−５ａに接続されている。さらに、図１を参照して説明した実施例と比較して、メタル配線層１７−２ｂ，１７−３ｂ，１７−４ｂ及びそれらと第５層目メタル配線層１７−５ｂを接続するビアホールが配置されていない。第５層目メタル配線層１７−５ｂはパッド接続用配線を構成する。
図９は、半導体装置のさらに他の実施例のパッド近傍を示す断面図である。この半導体装置の実施例は、図８を参照して説明した半導体ウエハ１のスクライブライン５が切断されてチップ領域３が切り出されて形成されたものである。
図８及び図９を参照して半導体装置の製造方法のさらに他の実施例を説明する。
プロービング用パッド１１にプローブ針を接触させてウエハテストを行なう。
ウエハテストが完了した後、スクライブライン５を切断する。このとき、第５層目メタル配線層１７−５ｂのスクライブライン５に配置されている部分はスクライブライン５とともに除去される。これにより、ボンディング用パッド９とプロービング用パッド１１を電気的に分離する（図９を参照。）。
これらの実施例でも、プロービング用パッド１１の下にプロービングに起因するクラック２３が生じたとしても、ボンディング用パッド９とプロービング用パッド１１がショートするのを防止することができる。
さらに、ボンディング用パッド９、プロービング用パッド１１及び第５層目メタル配線層１７−５ｂを形成しているメタル配線層は最上層のメタル配線層であるので、ボンディング用パッド及びプロービング用パッドの形成が簡単になる。ただし、ボンディング用パッド、プロービング用パッド及びパッド接続用配線を形成しているメタル配線層は最上層のメタル配線層に限定されるものではない。
さらに、ボンディング用パッド９、プロービング用パッド１１及びパッド接続用配線を構成する第５層目メタル配線層１７−５ｂは同一層のメタル配線層によって形成されているので、簡単な配線構造でパッド接続用配線を形成することができる。例えば１層メタル配線構造のチップ領域をもつ半導体ウエハにもこの態様を適用することができる。
上記実施例では、Ｉ／Ｏセル７の上において、チップ領域３の中央側にボンディング用パッド９、スクライブライン５側にプロービング用パッド１１が配置されているが、チップ領域３の中央側にプロービング用パッド１１、スクライブライン５側にボンディング用パッド９が配置されていてもよい。
また、上記の実施例ではボンディング用パッド９及びプロービング用パッド１１はＩ／Ｏセル７の上に配置されているが、本発明はこれに限定されるものではなく、ボンディング用パッド９及びプロービング用パッド１１が配置される位置は限定されるものではない。
上記の実施例ではプロービング用パッド１１の全部分をチップ領域３に配置しているが、プロービング用パッドの一部分をスクライブラインに配置してもよい。
図１０は、半導体ウエハのさらに他の実施例のパッド近傍を拡大して示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＤ−Ｄ位置での断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例ではプロービング用パッド１１の一部分がスクライブライン５に配置されている。
図１１は、半導体装置のさらに他の実施例のパッド近傍を示す断面図である。この半導体装置の実施例は、図１０を参照して説明した半導体ウエハ１のスクライブライン５が切断されてチップ領域３が切り出されて形成されたものである。
図１０及び図１１を参照して半導体装置の製造方法のさらに他の実施例を説明する。
プロービング用パッド１１にプローブ針を接触させてウエハテストを行なう。
ウエハテストが完了した後、スクライブライン５を切断する。このとき、プロービング用パッド１１のスクライブライン５に配置されている部分、第５層目メタル配線層１７−５ｂ、第４層目メタル配線層１７−４ｂ、第３層目メタル配線層１７−３ｂ、及び、第２層目メタル配線層１７−２ｂの１７−２ａとは反対側の端部もスクライブライン５とともに除去される。これにより、ボンディング用パッド９とプロービング用パッド１１を電気的に分離する（図１１を参照。）。
図１１を参照して半導体装置の実施例を説明する。
半導体装置２５において、ボンディング用パッド９とプロービング用パッド１１は電気的に分離されている。スクライブラインの切断面２５ａに、ボンディング用パッド９に電気的に接続された第２層目メタル配線層１７−２ｂ（パッド接続用配線）の断面と、プロービング用パッド１１の残渣の断面が露出している。
これらの実施例でも、プロービング用パッド１１の下にプロービングに起因するクラック２３が生じたとしても、ボンディング用パッド９とプロービング用パッド１１がショートするのを防止することができる。
さらに、プロービング用パッド１１の一部分がスクライブライン５に配置されていることにより、チップ領域３でプロービング用パッド１１が占める面積を小さくすることができるので、チップ領域３の面積を小さくすることができる。
プロービング用パッド１１の一部分をスクライブライン５に配置する態様は、図６、図７、図８、図９に示した実施例にも適用することができ、同様の効果を得ることができることはいうまでもない。
また、プロービング用パッド１１の全部分をスクライブラインに配置してもよい。
図１２は、半導体ウエハの参考例のパッド近傍を拡大して示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＤ−Ｄ位置での断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
この参考例ではプロービング用パッド１１の全部分がスクライブライン５に配置されている。第５層目メタル配線層１７−５ｂ及び保護メタル層１７−４ｃは形成されておらず、プロービング用パッド１１の下に、パッド接続用配線を構成するメタル配線層１７−２ｂ，１７−３ｂ，１７−４ｂ及びビアホールが形成されている。プロービング用パッド１１の全部分がスクライブライン５に配置されているので、プロービング用パッド１１の下には内部配線１７−３ｃは配置されていない。
図１３は、半導体装置の参考例のパッド近傍を示す断面図である。この半導体装置の参考例は、図１２を参照して説明した半導体ウエハ１のスクライブライン５が切断されてチップ領域３が切り出されて形成されたものである。
図１２及び図１３を参照して半導体装置の製造方法の参考例を説明する。
プロービング用パッド１１にプローブ針を接触させてウエハテストを行なう。
ウエハテストが完了した後、スクライブライン５を切断する。このとき、プロービング用パッド１１、第４層目メタル配線層１７−４ｂ、第３層目メタル配線層１７−３ｂ、及び、第２層目メタル配線層１７−２ｂの１７−２ａとは反対側の端部もスクライブライン５とともに除去される（図１３を参照。）。
図１３を参照して半導体装置の参考例を説明する。
半導体装置２５において、プロービング用パッド１１は存在しない。スクライブラインの切断面２５ａに、ボンディング用パッド９に電気的に接続された第２層目メタル配線層１７−２ｂ（パッド接続用配線）の断面が露出している。
これらの参考例では、プロービング用パッド１１の下に内部配線１７−３ｃが配置されていることがなく、プロービング用パッド１１の下にプロービングに起因する損傷が生じたとしても、プロービング用パッド１１はスクライブライン５の切断とともに除去されるので、内部配線１７−３ｃとボンディング用パッド９がショートするのを防止することができる。
さらに、チップ領域３でプロービング用パッド１１が占める面積をなくすことができるので、チップ領域３の面積を小さくすることができる。
図１２及び図１３に示した参考例では、パッド接続用配線を構成するメタル配線層１７−２ｂ，１７−３ｂ，１７−４ｂ及びビアホールはプロービング用パッド１１の下に配置し、第２層目メタル配線層１７−２ｂを第２層目メタル配線層１７−２ａに接続することによりプロービング用パッド１１とボンディング用パッド９を電気的に接続しているが、この態様においてビアホールを形成する位置はプロービング用パッド１１の下に限定されるものではない。例えば、プロービング用パッド１１から第５層目メタル配線層を引き出し、プロービング用パッド１１とは異なる領域にビアホールを設けて、上記第５層目メタル配線層、及びメタル配線層１７−２ｂ，１７−３ｂ，１７−４ｂを介してプロービング用パッド１１と第２層目メタル配線層１７−２ａを電気的に接続するようにしてもよい。その際、ビアホールを形成する位置はチップ領域３であってもよいし、スクライブラインであってもよい。
プロービング用パッド１１の全部分をスクライブライン５に配置する態様は、図６、図７、図８、図９に示した実施例にも適用することができ、同様の効果を得ることができることはいうまでもない。
上記の実施例では、本発明を５層メタル配線構造に適用しているが、本発明はこれに限定されるものではなく、１層以上のメタル配線構造をもつ半導体ウエハ、それを用いた半導体装置の製造方法及び半導体装置に適用することができるのはいうまでもない。
また、チップ領域３にプロービング用パッド１１を備えている上記実施例ではプロービング用パッド１１の下に保護メタル層１７−４ｃを備えているが、本発明はこれに限定されるものではなく、プロービング用パッドの下に保護メタル層を備えていなくてもよい。
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、配置などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
半導体ウエハの一実施例のパッド近傍を拡大して示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。 同実施例のパッド近傍のウエハテスト時の状態を示す断面図である。 同実施例のウエハ全体を示す平面図である。 図３の破線円で囲まれた部分を拡大して示す平面図である。 半導体装置の一実施例のパッド近傍を示す断面図である。 半導体ウエハの他の実施例のパッド近傍を拡大して示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ位置での断面図である。 半導体装置の他の実施例のパッド近傍を示す断面図である。 半導体ウエハのさらに他の実施例のパッド近傍を拡大して示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＣ−Ｃ位置での断面図である。 半導体装置のさらに他の実施例のパッド近傍を示す断面図である。 半導体ウエハのさらに他の実施例のパッド近傍を拡大して示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＤ−Ｄ位置での断面図である。 半導体装置のさらに他の実施例のパッド近傍を示す断面図である。 半導体ウエハの参考例のパッド近傍を拡大して示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＥ−Ｅ位置での断面図である。 半導体装置の参考例のパッド近傍を示す断面図である。 従来例としての半導体ウエハのパッド近傍を示す平面図である。 他の従来例としての半導体ウエハのパッド近傍を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＦ−Ｆ位置での断面図である。 同従来例のパッド近傍のウエハテスト時の状態を示す断面図である。 さらに他の従来例としての半導体ウエハのパッド近傍を示す断面図である。
符号の説明
１ 半導体ウエハ
３ チップ領域
５ スクライブライン
７ Ｉ／Ｏセル
９ ボンディング用パッド
１１ プロービング用パッド
１３ 半導体基板
１５ ポリ−メタル層間絶縁膜
１７−１，１７−１ａ 第１層目メタル配線層
１７−２，１７−２ａ，１７−２ｂ 第２層目メタル配線層
１７−３，１７−３ａ，１７−３ｂ 第３層目メタル配線層
１７−３ｃ 内部配線
１７−４，１７−４ａ，１７−４ｂ 第４層目メタル配線層
１７−３ｃ 保護メタル層
１７−５，１７−５ａ，１７−５ｂ 第５層目メタル配線層
２１ プローブ針
２３ クラック

Claims (11)

  1. スクライブラインによって互いに分離されてマトリクス状に配置された複数のチップ領域を備え、外部接続端子が接続されるボンディング用パッドとウエハテスト時にプローブ針が接触されるプロービング用パッドを備えた半導体ウエハにおいて、
    前記ボンディング用パッドと前記プロービング用パッドは互いに間隔をもって前記チップ領域に配置されており、
    前記ボンディング用パッドと前記プロービング用パッドを接続するためのパッド接続用配線を備え、前記パッド接続用配線の一部分は前記スクライブラインに配置されており、
    前記プロービング用パッドの下に前記ボンディング用パッドとは絶縁されるべき内部配線が配置されていることを特徴とする半導体ウエハ。
  2. 前記ボンディング用パッド、前記プロービング用パッド及び前記パッド接続用配線は同一層のメタル配線層によって形成されている請求項１に記載の半導体ウエハ。
  3. 前記ボンディング用パッド、前記プロービング用パッド及び前記パッド接続用配線を形成しているメタル配線層は最上層のメタル配線層である請求項２に記載の半導体ウエハ。
  4. 前記パッド接続用配線はビアホールを介して接続された複数層のメタル配線層によって形成されている請求項１に記載の半導体ウエハ。
  5. 前記パッド接続用配線は前記プロービング用パッドの下には配置されていない請求項４に記載の半導体ウエハ。
  6. 前記ボンディング用パッド及び前記プロービング用パッドはＩ／Ｏセル上に配置されている請求項１から５のいずれかに記載の半導体ウエハ。
  7. 前記プロービング用パッドの下に、下層側へのクラックの伝播を防止するための保護メタル層を備えている請求項１から６のいずれかに記載の半導体ウエハ。
  8. 前記プロービング用パッドの一部分は前記スクライブラインに配置されている請求項１から７のいずれかに記載の半導体ウエハ。
  9. 請求項１から７に記載された半導体ウエハの前記スクライブラインが切断されて前記チップ領域が切り出されて形成された半導体装置であって、
    前記ボンディング用パッドと前記プロービング用パッドは電気的に分離されており、
    前記スクライブラインの切断面に、前記ボンディング用パッドに接続された前記パッド接続用配線の断面と、前記プロービング用パッドに接続された前記パッド接続用配線の断面を備えている半導体装置。
  10. 請求項８に記載された半導体ウエハの前記スクライブラインが切断されて前記チップ領域が切り出されて形成された半導体装置であって、
    前記ボンディング用パッドと前記プロービング用パッドの残渣は電気的に分離されており、
    前記スクライブラインの切断面に、前記ボンディング用パッドに接続された前記パッド接続用配線の断面と、前記プロービング用パッドの残渣の断面を備えている半導体装置。
  11. 請求項１から８に記載された半導体ウエハを用いた半導体装置の製造方法であって、
    前記プロービング用パッドにプローブ針を接触させてウエハテストを行なった後、前記スクライブラインを切断するとともに前記パッド接続用配線を切断して前記ボンディング用パッドと前記プロービング用パッドを電気的に分離する工程を含む半導体装置の製造方法。
JP2006055998A 2006-03-02 2006-03-02 半導体ウエハ、半導体装置及び半導体装置の製造方法 Expired - Fee Related JP4822880B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2006055998A JP4822880B2 (ja) 2006-03-02 2006-03-02 半導体ウエハ、半導体装置及び半導体装置の製造方法
US11/713,436 US7919847B2 (en) 2006-03-02 2007-03-02 Semiconductor wafer, semiconductor device, and semiconductor device manufacturing method
CN2007101006378A CN101030573B (zh) 2006-03-02 2007-03-02 半导体晶片、半导体器件及半导体器件的制造方法
KR1020070020913A KR20070090820A (ko) 2006-03-02 2007-03-02 반도체 웨이퍼, 반도체 장치 및 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006055998A JP4822880B2 (ja) 2006-03-02 2006-03-02 半導体ウエハ、半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2007234933A JP2007234933A (ja) 2007-09-13
JP4822880B2 true JP4822880B2 (ja) 2011-11-24

Family

ID=38555199

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006055998A Expired - Fee Related JP4822880B2 (ja) 2006-03-02 2006-03-02 半導体ウエハ、半導体装置及び半導体装置の製造方法

Country Status (4)

Country Link
US (1) US7919847B2 (ja)
JP (1) JP4822880B2 (ja)
KR (1) KR20070090820A (ja)
CN (1) CN101030573B (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101789391B (zh) * 2009-01-23 2012-08-22 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
KR20100099573A (ko) * 2009-03-03 2010-09-13 삼성전자주식회사 반도체 장치 및 그 제조방법
US7852103B2 (en) * 2009-04-24 2010-12-14 International Business Machines Corporation Implementing at-speed Wafer Final Test (WFT) with complete chip coverage
TWI394221B (zh) * 2009-04-30 2013-04-21 Advanced Semiconductor Eng 具有測試銲墊之矽晶圓及其測試方法
US8581250B2 (en) * 2010-12-23 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of fabricating a pad structure for a semiconductor device
JP5999310B2 (ja) * 2012-03-26 2016-09-28 株式会社村田製作所 電子部品の製造方法
FR2996354A1 (fr) * 2012-10-01 2014-04-04 St Microelectronics Crolles 2 Dispositif semiconducteur comprenant une structure d'arret de fissure
KR102172786B1 (ko) * 2013-11-01 2020-11-02 에스케이하이닉스 주식회사 반도체 패키지 및 그의 제조방법
TWI620475B (zh) * 2015-01-12 2018-04-01 南亞電路板股份有限公司 印刷電路板及其製作方法
US20180190549A1 (en) * 2016-12-30 2018-07-05 John Jude O'Donnell Semiconductor wafer with scribe line conductor and associated method
US10276441B2 (en) * 2017-06-30 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Protected chip-scale package (CSP) pad structure
DE102018100002B4 (de) 2017-06-30 2021-10-14 Taiwan Semiconductor Manufacturing Co. Ltd. Geschützte Anschlussstruktur eines chipgrossen gehäusten Bauteils (Chip-Scale Package - CSP)
US10867929B2 (en) 2018-12-05 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods of forming the same
CN110133240B (zh) * 2019-06-03 2021-04-06 浙江麦知网络科技有限公司 一种嵌入式生物芯片匣的制作设备
CN111128751B (zh) * 2019-10-25 2022-02-25 桂林电子科技大学 中介层的制造方法
CN113363240A (zh) * 2021-04-27 2021-09-07 北京智芯微电子科技有限公司 芯片金属线及其制作方法、晶圆
CN113437042B (zh) * 2021-06-21 2022-06-17 武汉新芯集成电路制造有限公司 焊盘结构、半导体测试结构及半导体测试方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61187354A (ja) * 1985-02-15 1986-08-21 Nec Corp 半導体集積回路装置
JPS62261139A (ja) * 1986-05-07 1987-11-13 Nippon Denso Co Ltd 半導体装置
JPH01276735A (ja) * 1988-04-28 1989-11-07 Fuji Electric Co Ltd 集積回路素子ウエハ
US5648661A (en) * 1992-07-02 1997-07-15 Lsi Logic Corporation Integrated circuit wafer comprising unsingulated dies, and decoder arrangement for individually testing the dies
JPH10303259A (ja) 1997-04-28 1998-11-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH11345847A (ja) * 1998-06-02 1999-12-14 Matsushita Electric Ind Co Ltd 半導体ウエハ及び半導体装置の製造方法
JP2001284394A (ja) * 2000-03-31 2001-10-12 Matsushita Electric Ind Co Ltd 半導体素子
JP2002043356A (ja) * 2000-07-31 2002-02-08 Nec Corp 半導体ウェーハ、半導体装置及びその製造方法
JP2002093812A (ja) 2000-09-19 2002-03-29 Toshiba Corp 半導体装置
JP2002329742A (ja) 2001-05-07 2002-11-15 Mitsubishi Electric Corp 半導体装置
JP2003086707A (ja) 2001-09-13 2003-03-20 Ricoh Co Ltd 半導体装置
JP2003289104A (ja) 2002-03-28 2003-10-10 Ricoh Co Ltd 半導体装置の保護回路及び半導体装置
JP4492926B2 (ja) * 2003-11-28 2010-06-30 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
JP2007234933A (ja) 2007-09-13
CN101030573A (zh) 2007-09-05
US7919847B2 (en) 2011-04-05
KR20070090820A (ko) 2007-09-06
US20080210935A1 (en) 2008-09-04
CN101030573B (zh) 2011-11-09

Similar Documents

Publication Publication Date Title
JP4822880B2 (ja) 半導体ウエハ、半導体装置及び半導体装置の製造方法
US7256475B2 (en) On-chip test circuit for assessing chip integrity
US10497662B2 (en) Semiconductor device and ball bonder
JP5173525B2 (ja) 半導体ウエハ、半導体チップ、半導体装置、及び半導体装置の製造方法
JP2008258258A (ja) 半導体装置
CN100449734C (zh) 半导体器件
JP4938983B2 (ja) 半導体集積回路
JP2006332533A (ja) 半導体素子及びその製造方法
JP2006210631A (ja) 半導体装置
US20050212141A1 (en) Semiconductor appartus
US7411228B2 (en) Integrated circuit chip and manufacturing process thereof
JP4611067B2 (ja) 半導体装置
US20200303268A1 (en) Semiconductor device including residual test pattern
JP4663510B2 (ja) 半導体装置
JP4759229B2 (ja) 半導体装置
US8669555B2 (en) Semiconductor device
US7632749B1 (en) Semiconductor device having a pad metal layer and a lower metal layer that are electrically coupled, whereas apertures are formed in the lower metal layer below a center area of the pad metal layer
US8247903B2 (en) Semiconductor device
KR101164956B1 (ko) 반도체 소자
JP2009141125A (ja) 半導体装置
JP2008066440A (ja) 半導体装置およびその製造方法
US20090014717A1 (en) Test ic structure
WO2021187187A1 (ja) 半導体装置、半導体装置の製造方法、及び電子機器
JP2007242644A (ja) 半導体装置及びその製造方法
TW200903681A (en) Test IC structure

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090901

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110614

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110810

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110906

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110906

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140916

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees