JP5999310B2 - 電子部品の製造方法 - Google Patents
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- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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Description
10s 主面
12x,12y 分割線
14,14p,14q,14s,14t 個基板領域
16 構成要素
20,20a〜20d 検査用パッド
20k 主要部要素(主要部)
20p 第1の要素(主要部)
20q 第2の要素(主要部)
20s 第1の要素(主要部)
20t 第2の要素(主要部)
20u 第1の要素(主要部)
20v 第2の要素(主要部)
20x 第1の要素(主要部)
20y 第2の要素(主要部)
21,20a〜20d 空白部(隣接部)
22,24,26 検査用パッド
22a,22b パッド跡
30 個基板
30a,30b 外周縁
33,35,36 電極パッド
40 電子部品
50 集合基板
50x,50y 分割線
51 個基板
51a〜51d 外周縁
51p,51q 互いに対向する位置
51s,51t 互いに対向する位置
51u,51v 互いに対向する位置
52 圧電基板
54a〜54c 共振子素子
55 IDT電極
56 反射器
60,62,64,66 電極パッド
70 検査用パッド
70a,70b パッド跡
72 検査用パッド
72a,72b パッド跡
74 検査用パッド
74a,74b パッド跡
Claims (7)
- 構成要素を含む電気回路が複数形成された集合基板を準備する第1の工程と、
前記集合基板を分割線に沿って分割することにより、少なくとも1つの前記電気回路を含む個基板を形成する第2の工程と、
を備え、
前記第1の工程において準備する前記集合基板の主面に、前記構成要素と電気的に接続され、かつ、前記分割線と重なる位置に形成される検査用パッドが、導電材料を用いて複数形成され、
前記検査用パッドは、主要部と、該主要部に囲まれた隣接部とを含み、
前記隣接部には、前記分割線と重なる位置に前記導電材料を含まない空白部、又は前記導電材料の厚みが前記主要部よりも薄い凹部が形成され、
少なくとも、前記第2の工程により分割された前記個基板には、電極パッドと、相対的に面積が小さな検査用パッドの一部と、相対的に面積が大きな検査用パッドの一部と、が残っており、
前記相対的に面積が小さなパッドの一部は、前記電極パッドと電気的に接続され、
前記相対的に面積が大きなパッドの一部は、前記電極パッドと電気的に絶縁して形成されている、ことを特徴とする、電子部品の製造方法。 - 前記検査用パッドの前記主要部は、間隔を設けて互いに平行に配置された第1の要素と、間隔を設けて互いに平行に配置され前記第1の要素と交差する第2の要素とを含み、
前記検査用パッドの前記隣接部は、前記第1の要素と前記第2の要素とに囲まれた部分に形成されることを特徴とする、請求項1に記載の電子部品の製造方法。 - 前記検査用パッドの前記主要部は、間隔を設けて互いに平行に配置された第1の要素と、隣接する前記第1の要素間を接続する第2の要素とを含み、
前記第1の要素と前記第2の要素とが接続されている位置がすべて異なり、
前記検査用パッドの前記隣接部は、前記第1の要素と前記第2の要素とに囲まれた部分に形成されることを特徴とする、請求項1に記載の電子部品の製造方法。 - 前記検査用パッドの前記主要部は、互いに平行に配置された一対の第2の要素と、互いに平行に配置され前記第2の要素間を接続する複数の第1要素とを含み、
前記検査用パッドの前記隣接部は、前記第1の要素と前記第2の要素とに囲まれた部分に形成されることを特徴とする、請求項1に記載の電子部品の製造方法。 - 前記検査用パッドの前記主要部の前記第1の要素が、前記分割線と直交することを特徴とする、請求項2乃至4のいずれか一つに記載の電子部品の製造方法。
- 前記検査用パッドは、前記主要部の主要部要素と前記隣接部が2方向に交互に配置され、隣接する前記主要部要素が互いに接続されていることを特徴とする、請求項1に電子部品の製造方法。
- 構成要素を含む電気回路が形成された基板と、
前記基板の外周縁の互いに対向する位置に、該基板と同じ基板をつなげて並べたときに隣接する該外周縁で外形形状のパターンが連続するよう、導電材料を用いて形成された一対のパッド跡と、
を備え、
前記一対のパッド跡は、面積が異なり、
前記一対のパッド跡のうち相対的に面積が小さい前記パッド跡は、前記電気回路に含まれる電極パッドと電気的に接続されおり、
前記一対のパッド跡のうち相対的に面積が大きい前記パッド跡は、前記電極パッドと電気的に絶縁されており、
前記パッド跡は、主要部と、該主要部に囲まれた隣接部とを含み、
前記隣接部には、前記導電材料を含まない空白部、又は前記導電材料の厚みが前記主要部よりも薄い凹部が少なくとも前記基板の外周縁に形成されることを特徴とする、電子部品。
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JP2012070039A JP5999310B2 (ja) | 2012-03-26 | 2012-03-26 | 電子部品の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2012070039A JP5999310B2 (ja) | 2012-03-26 | 2012-03-26 | 電子部品の製造方法 |
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Publication Number | Publication Date |
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JP2013201379A JP2013201379A (ja) | 2013-10-03 |
JP5999310B2 true JP5999310B2 (ja) | 2016-09-28 |
Family
ID=49521343
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2012070039A Active JP5999310B2 (ja) | 2012-03-26 | 2012-03-26 | 電子部品の製造方法 |
Country Status (1)
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JP4822880B2 (ja) * | 2006-03-02 | 2011-11-24 | 株式会社リコー | 半導体ウエハ、半導体装置及び半導体装置の製造方法 |
JP2008085043A (ja) * | 2006-09-27 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体ウェハ、半導体チップおよび半導体チップの製造方法。 |
JP2011216527A (ja) * | 2010-03-31 | 2011-10-27 | Renesas Electronics Corp | 半導体装置および半導体装置の検査方法 |
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2012
- 2012-03-26 JP JP2012070039A patent/JP5999310B2/ja active Active
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