JP2011119506A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置において、パッド下方の絶縁膜におけるクラックの発生を抑制する。
【解決手段】半導体装置１０は、基板４上に形成された絶縁膜３と、絶縁膜３中に形成された複数の配線２０を含む配線層と、絶縁膜３上に形成されたパッド１とを備える。パッド１下方の少なくとも一部を含む領域において、該領域外に比べて隣り合う複数の配線２０同士の間隔が狭くなった狭配線間隔領域が構成されている。
【選択図】図１

Description

本発明は半導体装置に関し、特に、パッドの下を通る配線の構造に関するものである。
半導体装置と外部との電気的接続は、半導体装置に備えられたパッドに対し、電気試験時にはプローブを押し当てることにより、また、実装時にはワイヤーボンディングを行なうか又はバンプを形成することにより行なわれる。例えば電気試験時においてプローブを押し当てる際、パッドの上面から下方へと垂直方向に応力がかかる。このとき、パッド表面に生じている酸化膜を突き破る必要があるため、プローブ先端に集中的に応力がかかることになる。また、ワイヤーボンディング等による実装を行なう際にも、同様に応力がかかることになる。
このような応力が過剰にかかると、配線を支える絶縁膜にクラックが入り、リーク電流が発生する原因になる。また、トランジスタ等の素子の特性が変動する原因ともなる。
そこで、従来は、電気試験時及び実装時に発生する応力の影響を防ぐために、トランジスタ等の素子及び配線をパッド下に配置することを避けていた。しかしながら、近年では、チップサイズの縮小によるコストダウンを優先し、パッド下にも素子及び配線を配置する傾向にある。
このような場合の応力についての対策として、例えば特許文献１がある。特許文献１では、パッド下に多層の配線が存在する構造を取り、更に、図７に示すように、パッド１０１の一層下の配線１１２が占める面積をパッドに対して３０％以上とする。これにより、配線層に加わる応力を低減できると開示されている。
特開２００７−６７３３２公報
しかしながら、クラックを抑制する効果は不十分であり、特に、パッドとその下層に位置する配線との間に形成された絶縁膜にかかる応力は、特許文献１のようにパッド下の配線面積率を上げても緩和できない。よって、この点の解決が課題となる。
以上に鑑み、本発明の目的は、パッド下方に配線が配置された構造の半導体装置において、絶縁膜に生じるクラックを抑制することである。
前記目的を達成するため、本発明の第１の半導体装置は、基板上に形成された絶縁膜と、絶縁膜中に形成された複数の配線を含む配線層と、絶縁膜上に形成されたパッドとを備え、パッド下方の少なくとも一部を含む領域において、該領域外に比べて隣り合う複数の配線同士の間隔が狭くなった狭配線間隔領域が構成されている。
このような半導体装置によると、応力のかかる領域（例えば、電気試験時にプローブを押し当てる領域、実装時にワイヤーボンディングを行なう領域等）として狭配線間隔領域を用いることにより、絶縁膜に対するクラックの発生を抑制することができる。これは、狭配線間隔領域内では、配線同士の間隔が狭くなっていることによって構造が強固になり且つ応力を拡散させやすくなることによる。
尚、複数の配線それぞれの幅は、狭配線間隔領域内において、狭配線間隔領域外よりも狭いことが好ましい。
このようにすると、更に構造が強固になり且つ応力を拡散させやすくなるので、より確実にクラックの発生を抑制することができる。
また、複数の配線は、狭配線間隔領域外では１本であり且つ狭配線間隔領域内では２本以上に分割された構造の配線を含むことが好ましい。
狭配線間隔領域内における配線の間隔又は配線の幅を狭くする方法として、このようにしてもよい。
また、狭配線間隔領域内において、複数の配線は、電気的な接続の無いダミー配線を含むことが好ましい。
つまり、狭配線間隔領域内において、複数の配線として、半導体装置内の電気的接続に用いられる配線と、その間に配置され、電気的接続には用いられないダミー配線とが設けられていることが好ましい。狭配線間隔領域内における配線の間隔を狭くする方法として、このようにしてもよい。
また、パッド上で且つ狭配線間隔領域上方に、少なくとも１つの検査用領域を更に備えることが好ましい。
このようにすると、電気試験に用いる検査用領域として、応力によるクラックの生じにくい狭配線間隔領域を用いることができる。よって、プローブによって加えられる応力等による電気試験時のクラックの発生を抑制することができる。
また、パッド上で且つ狭配線間隔領域上方に、少なくとも１つのバンプが形成されていることが好ましい。
また、パッド上で且つ狭配線間隔領域上方に、少なくとも１つのワイヤーが接続されていることが好ましい。
このようにすると、バンプ又はワイヤーを用いた実装の際に、応力によるクラックの発生を抑制することができる。
以上に説明した半導体装置によると、電気試験又は実装時の応力によってパッドとその下層の配線との間の絶縁膜にクラックが生じるのを防ぎ、リーク電流の発生及び素子の特性の変動を抑制することができる。よって、パッド下に素子や配線を配置することに起因する不良を軽減でき、結果として、チップサイズを縮小して半導体装置のコストダウンに貢献することができる。
図１（ａ）及び（ｂ）は、本開示の実施形態の第１の例示的半導体装置を模式的に示す上面図及び断面図である。 図２（ａ）及び（ｂ）は、本開示の実施形態の第２の例示的半導体装置を模式的に示す上面図及び断面図である。 図３は、本開示の実施形態の第３の例示的半導体装置を模式的に示す上面図である。 図４は、本開示の実施形態の第４の例示的半導体装置を模式的に示す上面図である。 図５（ａ）及び（ｂ）は、本開示の実施形態の第５の例示的半導体装置を模式的に示す上面図及び透視図である。 図６は、本実施の例示的半導体装置において、配線幅及び隣り合う配線同士の間隔に対するクラックが発生しない力の上限を例示する図である。 図７は、技術的背景としての半導体装置の構造を示す図である。
以下に、本発明の一実施形態の半導体装置について、図面を参照しながら説明する。図１（ａ）は、第１の例示的半導体装置１０の要部を模式的に示す平面図であり、そのIb-Ib'線による断面が図１（ｂ）に示されている。
図１（ｂ）に示すように、半導体装置１０は、半導体基板４と、その上に形成された絶縁膜３と、絶縁膜３中に形成され、複数の配線２０を含む配線層と、絶縁膜３の上部に埋め込むように形成されたパッド１とを備える。また、半導体装置１０中には、トランジスタ等の素子５が形成されている。尚、半導体装置１０は一般に複数の配線層、絶縁膜、保護膜等を備える多層構造であるが、配線２０よりも下層における配線等の図示については省略している。
また、図１（ａ）及び（ｂ）に示すように、配線２０は、パッド１の下方の所定の領域内において、該所定の領域外よりも狭い間隔をもって配置されている。つまり、配線２０のうち、所定の領域内の配線２１同士の間隔Ｄ１は、所定の領域外の配線２２同士の間隔Ｄ２に比べて狭くなっている。尚、以下では、隣り合う配線同士の間隔が他の部分よりも狭くなっている領域のことを、狭配線間隔領域と呼ぶことがある。
配線２１同士の間隔Ｄ１は、配線間の絶縁を確保できる範囲においてできるだけ狭い方が望ましく、例えば０．８μｍ間隔とする。これに対し、他の部分の配線２２同士の間隔Ｄ２については、特に限定はしないが、例えば２．５μｍ程度とする。
尚、配線２１の幅Ｗ１及び配線２２の幅Ｗ２について、いずれも１０μｍ程度である。
以上のように、パッド１の下方において狭い間隔をもって隣り合うように配線２１が配置された狭配線間隔領域を有する構造とすることにより、電気試験時にプローブを接触させる際、及び、実装時にパッド上にバンプ、ワイヤー等の外部電極を形成する際に、パッド１の下方の絶縁膜３にクラックが生じるのを抑制することができる。このことから、絶縁膜３にクラックが生じた場合に生じるリーク電流、素子の特性変動を抑えることができるため、パッド１の下方にも素子５を配置することができる。結果として、半導体装置１０は、パッド下方には素子を配置しない構造に比べて小型化が可能である。
尚、パッド１は、例えば、下層がＣｕで且つ上層がＡｌからなる積層構造とするが、Ａｌ又はＣｕからなる単層構造でも構わないし、他の材料であっても良い。絶縁膜３については、例えばＳｉＯ２ であっても良いし、他の材料を用いても良い。配線２０（２１及び２２）の材料についても、Ｃｕ等、特に限定はされない。
次に、図２（ａ）及び（ｂ）は、本実施形態の第２の例示的半導体装置１０ａ（第２の実施例）を示す図である。図２（ａ）は平面図であり、そのIIb-IIb'線による断面が図２（ｂ）に示されている。ここで、半導体基板４、絶縁膜５、配線２０、パッド１及び素子５を備え、配線２０の間隔が狭くなった狭配線間隔領域が構成されている点については、図１（ａ）及び（ｂ）に示す半導体装置１０と同様である。半導体装置１０ａの半導体装置１０に対する主な相違点は、配線２０、特に、パッド１下方の狭配線間隔領域内を通る配線の構成である。
半導体装置１０ａにおいて、パッド１の下方以外の部分には、配線２２が備えられている。また、パッド１下方の狭配線間隔領域内には、幅Ｗ３の配線２３が隣り合う間隔Ｄ３にて並ぶように形成されている。ここで、半導体装置１０と同様に、狭配線間隔領域内の配線２３の間隔Ｄ３は、他の部分の配線２２の間隔Ｄ２よりも狭く、例えば０．８μｍである。これに加えて、半導体装置１０ａの場合、配線２３の幅Ｗ３は、配線２２の幅Ｗ２よりも狭く、例えば０．８μｍである。
このように、配線２０は、狭配線間隔領域内において、他の部分に比べて幅及び間隔がいずれも狭くなっている。このような構成を取ることにより、半導体装置１０の場合よりも効果的に、パッド１の下方の絶縁膜３におけるクラックの発生、更にはリーク電流の発生及び素子の特性変動を抑制し、半導体装置の小型化を実現できる。
尚、半導体装置１０ａの場合、図２（ａ）に示すように、パッド１の下方よりも外側にも、配線２０同士の間隔の狭い狭配線間隔領域が一部広がっている。このようにしたとしても特に問題はなく、また、パッド１を確実に狭配線間隔領域上に配置するためには有利である。
次に、図３は、本実施形態の更に第３の例示的半導体装置１０ｂ（第３の実施例）を示す平面図である。ここで、半導体基板４、絶縁膜５、配線２０、パッド１及び素子５を備え、配線２０の間隔が狭くなった狭配線間隔領域が構成されている点については、図１（ａ）及び（ｂ）に示す半導体装置１０と同様である。半導体装置１０ｂの半導体装置１０に対する主な相違点は、配線２０、特に、パッド１下方の狭配線間隔領域内を通る配線の構成である。
半導体装置１０ｂにおいて、配線２０として、パッド１の下方以外の部分には、配線２２が備えられている。また、パッド１下方の狭配線間隔領域内を通過する配線２４は、狭配線間隔領域を通過しない配線２２に比べて狭い間隔をもって隣り合うように形成されている。また、配線２４は、配線２２と同じ幅を有する配線２４ａと、配線２４ａがそれぞれ複数（この例では２つ）に分割されて配線２４ａよりも幅が狭くなった分割配線２４ｂとを有する構造になっている。言い換えると、狭配線間隔領域内において、他の部分の配線２２よりも幅及び隣り合う間隔の狭い分割配線２４ｂが設けられると共に、分割配線２４ｂは、狭配線間隔領域外にて複数づつ束ねられて配線２４ａとなっている。
以上の構造により、配線２０は、パッド１下方の狭配線間隔領域内において、他の部分に比べて幅及び間隔がいずれも狭くなっている。このことから、パッド１の下方の絶縁膜３におけるクラックの発生、更にはリーク電流の発生及び素子の特性変動を抑制し、半導体装置の小型化を実現できる。
次に、図４は、本実施形態の第４の例示的半導体装置１０ｃ（第４の実施例）を示す平面図である。ここで、半導体基板４、絶縁膜５、配線２０、パッド１及び素子５を備え、配線２０の間隔が狭くなった狭配線間隔領域が構成されている点については、図１（ａ）及び（ｂ）に示す半導体装置１０と同様である。半導体装置１０ｃの半導体装置１０に対する主な相違点は、配線２０、特に、パッド１下方の狭配線間隔領域内を通る配線の構成である。
半導体装置１０ｃにおいて、パッド１の下方以外の部分には、配線２２が備えられている。また、パッド１下方の狭配線間隔領域内では複数の幅の狭い分割配線２５ｂに分割され、他の部分では配線２２と同じ幅の配線２５ａとして束ねられた構造の配線２５が設けられている。これは、半導体装置１０ｂにおける配線２４と同様の構造である。但し、配線２５同士の間隔は、配線２２同士の間隔と同じである。
また、狭配線間隔領域内において、配線２５同士の間に、電気的接続には用いられていないダミー配線２６が設けられている。ダミー配線２６の幅は、分割配線２５ｂと同じである。また、ダミー配線２６及び分割配線２５ｂは、いずれも同じ間隔をもって隣り合うように設けられている。
以上の構造により、配線２０は、パッド１下方の狭配線間隔領域内において、他の部分に比べて幅及び間隔がいずれも狭くなっている。このことから、パッド１の下方の絶縁膜３におけるクラックの発生、更にはリーク電流の発生及び素子の特性変動を抑制し、半導体装置の小型化を実現できる。
尚、分割配線２５ｂを有することは必須ではなく、配線２２と同様の配線がパッド１の下方を通るように形成され、その間にダミー配線２６が設けられた構造であっても良い。この場合にも、配線の間隔を狭くすることはできる。また、分割配線２５ｂとダミー配線２６とが同じ幅を有すること、これらが同じ間隔にて隣り合っていることについては、望ましい構成であるが、必須ではない。
次に、図５（ａ）及び（ｂ）は、本実施形態の第５の例示的半導体装置１０ｄ（第５の実施例）を示す図である。ここで、半導体基板４、絶縁膜５、配線２０、パッド１及び素子５を備え、配線２０の間隔が狭くなった狭配線間隔領域が構成されている点については、図１（ａ）及び（ｂ）に示す半導体装置１０と同様である。
平面図である図５（ａ）に示すように、半導体装置１０ｄにおいて、パッド上には検査用領域１１が設けられている。検査用領域１１は、半導体装置１０ｄの電気検査時にプローブを接触させる領域であり、例えばパッド上の中央部に位置している。但し、パッド１内であれば、他の位置にあってもよい。
また、図５（ｂ）には、パッド１、検査用領域１１等を透視して配線２０の構成を示している。半導体装置１０ｄにおける配線２０の構成は、図４に示す半導体装置１０ｃの場合と類似している。つまり、パッド１下方の狭配線間隔領域内では複数の幅の狭い分割配線２７ｂに分割され、他の部分では配線２２と同じ幅の配線２７ａとして束ねられた構造の配線２７と、配線２７の間に配置されたダミー配線２６とを備えている。
但し、分割配線２７ｂ及びダミー配線２６は、パッド１のうち、検査用領域１１の範囲のみに配置されている。言い換えると、絶縁膜３のクラックを防ぐための配線構造を有する狭配線間隔領域は、半導体装置１０ｃの場合にはパッド１下方のほぼ全体であるのに対し、半導体装置１０ｄの場合、検査用領域１１の下方のみとなっている。
以上のように、半導体装置１０ｄは、パッド１上に、予め電気検査時にプローブを接触させるための領域を定めておき、その下方において、配線２０の幅、間隔を狭くする構造を有する。
このような構造により、配線２０は、検査用領域１１下方の狭配線間隔領域内において、他の部分に比べて幅及び間隔がいずれも狭くなっている。このことから、パッド１の下方の絶縁膜３におけるクラックの発生、更にはリーク電流の発生及び素子の特性変動を抑制し、半導体装置の小型化を実現できる。
更に、検査用領域１１下方以外については、配線２０の幅及び間隔の制限を受けることなく自由に設計することができる。図５（ｂ）の場合、パッド１の下方であり検査用領域１１を外れる部分については、パッド１の下方以外の部分と同様の幅及び間隔に配線２２が設けられている。
このように、配線２０の間隔が狭くなった狭配線間隔領域が、パッド１の下方の全体であることは必須ではない。
尚、以上に説明した各半導体装置において、それぞれ長方形のパッド１が１つだけ図示されている。しかしながら、パッド１の形状は正方形、円形等であっても良く、特に限定されない。また、複数のパッド１が設けられていても良いし、半導体装置においてパッド１の設けられる位置（中央部、周辺物等）は特に問われない。
また、パッド１上には、外部接続電極として、バンプ、ワイヤー等を接続しても良い。電気検査に用いるプローブについては、カンチレバー方式、ニードル方式等を用いることができる。
次に、図６は、パッド１に対して垂直方向に力を加えて圧縮する試験の結果を示す。つまり、パッド１の下方の配線２０における配線幅と、隣り合う配線同士の間隔とを同じ寸法として、種々の寸法に対し、絶縁膜３にクラックが発生しない力の上限をプロットした図である。プロットされた値を越える力が加えられるとクラックが発生し始めることになる。
図６から、配線の幅又は隣り合う配線同士の間隔を狭くするほど、クラックが入り始める力が大きくなる、つまり、強固な構造になることが分かる。
また、特に図示はしないが、異なる配線幅、隣り合う配線同士の間隔を有する構造に対して応力シミュレーションを行なうと、プローブの先端径が配線幅よりも小さいとき、プローブ先端の両端部下部が接触する部分の絶縁膜に応力が集中することが分かる。また、プローブの先端径が配線幅よりも大きいときは、配線の両端上部が接触する部分の絶縁膜に応力が集中する。更に、配線の本数が多いほど、応力が小さくなる。つまり、応力の集中点が発散する。
このように、隣り合う配線同士の間隔、更には配線幅を小さくして、パッドの下方に多くの配線を通すことにより、絶縁膜に応力が伝わりにくくしてクラックの発生を抑制することができる。
本発明は、パッドとその一層下の配線との間の絶縁膜のクラックにより発生するリーク及び素子特性の変動を抑制できるため、パッド下方に素子、配線等を配置して小型化可能であり且つ信頼性が高い半導体装置としても有用である。
１ パッド
３ 絶縁膜
４ 半導体基板
５ 絶縁膜
５ 素子
１０ 半導体装置
１０ａ 半導体装置
１０ｂ 半導体装置
１０ｃ 半導体装置
１０ｄ 半導体装置
１１ 検査用領域
２０ 配線
２１ 配線
２２ 配線
２３ 配線
２４ 配線
２４ａ 配線
２４ｂ 分割配線
２５ 配線
２５ａ 配線
２５ｂ 分割配線
２６ ダミー配線
２７ 配線
２７ａ 配線
２７ｂ 分割配線

Claims (7)

  1. 基板上に形成された絶縁膜と、
    前記絶縁膜中に形成された複数の配線を含む配線層と、
    前記絶縁膜上に形成されたパッドとを備え、
    前記パッド下方の少なくとも一部を含む領域において、前記領域外に比べて隣り合う前記複数の配線同士の間隔が狭くなった狭配線間隔領域が構成されていることを特徴とする半導体装置。
  2. 請求項１の半導体装置において、
    前記複数の配線それぞれの幅は、前記狭配線間隔領域内において、前記狭配線間隔領域外よりも狭いことを特徴とする半導体装置。
  3. 請求項１又は２の半導体装置において、
    前記複数の配線は、前記狭配線間隔領域外では１本であり且つ前記狭配線間隔領域内では２本以上に分割された構造の配線を含むことを特徴とする半導体装置。
  4. 請求項１〜３のいずれか１つの半導体装置において、
    前記狭配線間隔領域内において、前記複数の配線は、電気的な接続の無いダミー配線を含むことを特徴とする半導体装置。
  5. 請求項１〜４のいずれか１つの半導体装置において、
    前記パッド上で且つ前記狭配線間隔領域上方に、少なくとも１つの検査用領域を更に備えることを特徴とする半導体装置。
  6. 請求項１〜５のいずれか１つの半導体装置において、
    前記パッド上で且つ前記狭配線間隔領域上方に、少なくとも１つのバンプが形成されていることを特徴とする半導体装置。
  7. 請求項１〜５のいずれか１つの半導体装置において、
    前記パッド上で且つ前記狭配線間隔領域上方に、少なくとも１つのワイヤーが接続されていることを特徴とする半導体装置。
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