JP3967199B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP3967199B2 JP3967199B2 JP2002162800A JP2002162800A JP3967199B2 JP 3967199 B2 JP3967199 B2 JP 3967199B2 JP 2002162800 A JP2002162800 A JP 2002162800A JP 2002162800 A JP2002162800 A JP 2002162800A JP 3967199 B2 JP3967199 B2 JP 3967199B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- layer
- connection region
- semiconductor device
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
- H01L2224/05089—Disposition of the additional element
- H01L2224/05093—Disposition of the additional element of a plurality of vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
- H01L2224/05089—Disposition of the additional element
- H01L2224/05093—Disposition of the additional element of a plurality of vias
- H01L2224/05095—Disposition of the additional element of a plurality of vias at the periphery of the internal layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30105—Capacitance
Description
【０００１】
【発明の属する技術分野】
本発明は、外部との電気的接続をとるための領域を有する例えばボンディングパッドのような導電層と、その下方に設けられ、絶縁層に埋設された他の導電層とを備える半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路等の半導体装置は、その高機能化、高性能化に伴い、半導体装置の内部配線を構成する配線層が複数のメタル配線層つまり多層配線により構成され、また半導体装置の外部との信号等の入出力のためのボンディングパッドの数もますます増大している。
【０００３】
従来の多層配線技術においては、ボンディングパッドを最上層のメタル配線層のみで形成するのではなく、その下層にある全てのメタル配線層を用いて形成することが多い。つまり、下層のメタル配線層の形状を、最上層のメタル配線層で形成するボンディングパッドの形状と略同じ形状にしてボンディングパッドの下方に配し、それぞれのメタル配線層で形成されたボンディングパッド同士を、ビアホール（via hole）などを介して接続し、同電位にするといった構成がとられている。
【０００４】
このような構成をとるのは、ビアホールのみを用いることにより、複数の層を介してさらに下層のメタル配線層や半導体素子とのコンタクトをとろうとすると、各層間でビアホールの位置合わせが困難になる、各層間でのビアホール同士の接続は信頼性に欠ける等の問題が発生するからである。したがって、上記の構成をとることにより、各層間においてメタル配線層を介してビアホール同士を接続するようにし、コンタクトをより容易かつ確実にするようにしている。
【０００５】
この構成では、ボンディングパッドの下方には半導体素子が配置されていなかった。その理由は、ウエハーテスト工程におけるテスターのプローバーの衝撃、又は後半工程にてチップをパッケージにアセンブリする際のボンディング工程におけるワイヤーボンダーのボンディングヘッドの衝撃で、ボンディングパッド、又は各層のボンディングパッド間の層間絶縁膜にクラックが発生する可能性があることにある。ボンディングパッドの下方に半導体素子を配置していた場合、上記クラックの発生により、例えばボンディングパッドと下方の半導体素子のメタル配線とがショートし、半導体装置の目的とする機能が失われる可能性があるからである。
【０００６】
近年、半導体装置の高集積化が進む中、多機能化や、大容量化、システム化によって、チップサイズが増大してきている。その一方では、チップコストを下げるためにチップサイズの縮小化が急務となってきている。チップサイズを縮小するためには、プロセス縮小、回路の簡素化等様々な方法があるが、レイアウト的な手法の一つとして、ボンディングパッドの形成された領域を有効に活用することが考えられる。
【０００７】
ボンディングパッドの形成された領域を有効活用する技術としては、ボンディングパッドの下方に半導体素子のアクティブ領域を配置するいわゆるエリアパッド技術が考えられる。ところが、従来の構成では、上述したようにボンディングパッドや層間絶縁膜にクラックが発生し、ショートが起こる可能性があったため、これを抑制しない限りエリアパッド技術は採用し難いものであった。
【０００８】
そこで、エリアパッド技術では、ボンディングパッドの下方にポリイミド膜などの有機材料薄膜を配し、それにより衝撃を吸収する方法がとられている。しかし、この方法では、有機材料薄膜を配するための材料や処理装置、処理工程を別途必要とするため、半導体装置のコストアップを招来することになる。
【０００９】
したがって、エリアパッド技術を採用するためには、極力コストアップを招来することなくボンディングパッドや層間絶縁膜のクラック発生を防止する方法が求められる。
【００１０】
ここで、特開平３−１５３８号公報（公開日平成３（１９９１）年１月８日）には、多層配線技術におけるクラック発生防止に関する技術が開示してある。図８（ａ）は、上記公報に開示された半導体装置１００のボンディングパッド１２０部分の平面図であり、図８（ｂ）は、この半導体装置１００の断面図である。
【００１１】
この半導体装置１００は、例えばＰ型シリコン基板等の半導体基板１０１の表面に、絶縁膜１０２を介してポリサイドによる配線１０３ａ及び配線層１０３ｂが形成され、その上方に、Ａｌ配線層１０４・１０５・１０６が層間絶縁膜１０７・１０８・１０９を介して形成され、さらに表面保護膜１１０が形成されて構成されている。
【００１２】
上記Ａｌ配線層１０４・１０５・１０６によりボンディングパッド１２０が構成されている。そして、Ａｌ配線層１０６上の表面保護膜１１０が一部取り除かれることにより開口部１１０ａが形成されており、この開口部１１０ａに露出したＡｌ配線層１０６の表面がボンディングパッド１２０の接続面１２０ａとなっている。
【００１３】
層間絶縁膜１０８・１０９にはそれぞれ複数の導電体１１１・１１２が埋め込まれている。また、層間絶縁膜１０７には導電体１１３が埋め込まれている。この導電体１１１〜１１３は、Ａｌ配線層１０６と配線１０３ａとを接続するために設けられている。なお、導電体１１２と導電体１１１とを接続するためにＡｌ配線層１０５が設けられており、導電体１１１と導電体１１３とを接続するためにＡｌ配線層１０４が設けられている。
【００１４】
ここで、導電体１１１・１１２は、各層の積層方向において互いに重なり合わないようにずらして配置されている。これにより、一般に硬質の材料からなる導電体１１１・１１２に対してボンディング工程等においてストレスがかかった際に、それぞれ下地となるＡｌ配線層１０４・１０５をストレスバッファ層として作用させることで絶縁膜１０２や層間絶縁膜１０７の破損を回避しようとしている。
【００１５】
また、特開平１０−６４９４５号公報（公開日平成１０（１９９８）年３月６日）には、多層配線技術におけるクラック発生防止に関する他の技術が開示してある。図９は、上記公報に開示された半導体装置におけるボンディングパッド２００部分の斜視図である。
【００１６】
このボンディングパッド２００は、電極２０１と電極２０３とを、層間絶縁膜２０４・２０５に埋め込まれた導電体２０６・２０７を介して接続するようになっている。なお、電極２０２は、導電体２０６と導電体２０７とを接続するために設けられている。さらに、電極２０２には開口部２０２ａが設けられており、この開口部２０２ａを介して層間絶縁膜２０４・２０５が接続されている。これにより、電極２０１・２０３間には層間絶縁膜による支柱２０８が介在することになる。したがって、ボンディング工程の際に衝撃が加わったとしても、層間絶縁膜２０４・２０５にクラックが生じることを回避しようとしている。
【００１７】
【発明が解決しようとする課題】
ところが、上記特開平３−１５３８号公報に開示された技術では、依然としてクラックが発生する可能性が高い。ここで、上記特開平３−１５３８号公報に開示された構成において、ボンディングパッド又は層間絶縁膜にクラックが入るメカニズムについて説明する。
【００１８】
通常、Ａｌ配線層１０４・１０５・１０６等の配線層は比較的硬度の小さい材質からなり、層間絶縁膜１０７・１０８・１０９は比較的硬度の大きい材質からなっている。図８（ａ）及び図８（ｂ）のように、ボンディングパッド１２０を比較的広い面積の多層のメタルにて構成した場合、ウエハーテスト工程におけるテスターのプローバー、又はボンディング工程におけるワイヤーボンダーのボンディングヘッドがＡｌ配線層１０６を押すと、このＡｌ配線層１０６の下層をなすＡｌ配線層１０５・１０４の硬度が小さいためＡｌ配線層１０５・１０４が圧縮変形する。Ａｌ配線層１０５・１０４が圧縮変形すると、Ａｌ配線層１０５・１０４自体の変形箇所、及び層間絶縁膜１０８・１０９におけるＡｌ配線層１０５・１０４の変形箇所に対応する部分に局所的に応力が集中することになる。その結果、応力が集中した部分又はその周辺部にクラックが発生する可能性が高くなる。
【００１９】
なお、配線層の上面及び下面には、フォトリソグラフィ技術を用いた加工における露光時の光反射を防止すべく比較的硬度の大きいＴｉＮ等の材質からなるバリアメタルが形成されることがある。上記のように応力集中が起こると、バリアメタルにもクラックが発生する可能性が高くなる。
【００２０】
また、上記何れの公報に開示された技術においても、ボンディングパッドが形成された部分においては、複数の層がボンディングパッドの形成のために占有されているため、ボンディングパッドの形成された領域を有効活用できていない。
【００２１】
例えば上記特開平１０−６４９４５号公報に開示された図９の構成を例にとると、電極２０２は一体的に構成されており、導電体２０６と導電体２０７とを接続するために設けられたものである。したがって、電極２０２は各層の積層方向の電気的接続をとるために設けられているといえる。
【００２２】
一方、基板上にはその面方向に２次元的に多数の素子等が配置されており、これらを接続するための配線として、電極２０２と同じ層にて形成した配線を利用することも考えられる。この場合、図９の構成では、電極２０２が形成されている領域を迂回して配線を形成する必要がある。したがって、配線の敷設の観点からするとボンディングパッドの形成された領域を有効活用できないという問題が生じる。
【００２３】
なお、このような問題は、上記特開平３−１５３８号公報に開示された図８（ａ）及び図８（ｂ）の構成においても同様に生じる。
【００２４】
本発明の目的は、クラックの発生を抑制しつつ、ボンディングパッドの形成された領域を有効活用して装置の小型化を図ることができる半導体装置及びその製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
本発明の半導体装置は、表面に複数の層が積層された基板と、それぞれ上記複数の層の一部をなす層であって、外部との電気的接続をとるための接続領域を有する第１導電層と、上記基板と上記第１導電層との間に介在する絶縁層と、上記絶縁層に埋設された第２導電層とを備え、上記第２導電層が上記絶縁層より硬度の小さい材質からなる半導体装置であって、上記第２導電層の少なくとも一部の領域は、上記複数の層の積層方向において上記接続領域と重なっており、上記接続領域と重なる上記第２導電層の領域には、上記積層方向に貫通しており、上記第２導電層をその層方向において分離している切欠部が形成されているとともに、この切欠部に上記絶縁層の一部が埋め込まれていることを特徴としている。
【００２６】
上記の構成では、絶縁層に埋設され、この絶縁層より硬度の小さい材質からなる第２導電層が、外部との電気的接続をとるための接続領域を有する第１導電層と、基板との間に介在する構成において、接続領域と重なる第２導電層の領域に、この第２導電層を貫通する切欠部が形成され、この切欠部に絶縁層の一部が埋め込まれている。
【００２７】
これにより、切欠部に埋め込まれた絶縁層の一部が、硬度の小さい材質からなる第２導電層を貫通して上層を支持する柱（壁）の役割を果たすようになる（切欠部に埋め込まれた絶縁層の一部を「支柱部」と称する）。
【００２８】
したがって、第１導電層の接続領域に衝撃（例えば、ボンディング工程におけるボンディングヘッド等が衝突することによる衝撃）が加わったとしても、その衝撃を支柱部で受けることにより第２導電層の変形が抑制される。その結果、接続領域の下方における第１導電層や第２導電層、絶縁層、さらにはこれらの層の上下に設けられる他の層にクラックが発生することを抑制することができる。
【００２９】
また、切欠部は、第２導電層の層方向において第２導電層を分離している。これにより、第２導電層における切欠部により互いに分離された部分のうちの一部を、上層である第１導電層と、下層に設けられた他の層とを接続するために用いるとともに、他の一部を、第１導電層とは絶縁させた配線として利用することができるようになる。
【００３０】
したがって、第２導電層における、複数の層の積層方向において上記接続領域と重なる領域をも、その上方にある第１導電層の接続領域とは絶縁され、独立した配線として利用することができるようになる。この独立した配線は、例えば基板の面方向に互いに離間して配置された他の電気回路要素同士を接続するために用いることができる。このように、第１導電層の接続領域の下層をより有効活用することができるようになり、半導体装置の小型化（高集積化）を図ることができるようになる。
【００３１】
このように、本発明の半導体装置では、上記第２導電層における上記切欠部により互いに分離された部分のうちの少なくとも１つが、上記第２導電層の層方向に延在する配線であってもよい。
【００３２】
以上のように、上記の構成によれば、接続領域の下層におけるクラックの発生を抑制しつつ、接続領域の下層を有効活用して半導体装置の小型化を図ることができる。
【００３３】
なお、上記半導体装置の製造方法は、上記第２導電層を形成する第２導電層形成工程と、上記第２導電層に対して、上記複数の層の積層方向に貫通し、上記第２導電層をその層方向において分離する切欠部を形成する切欠部形成工程と、上記第２導電層を覆い、かつ、上記切欠部を埋めるようにして、上記第２導電層より硬度の大きい材質からなる上記絶縁層を形成する絶縁層形成工程と、上記積層方向において上記第２導電層における上記切欠部の形成された領域と上記接続領域とが重なるように上記第１導電層を形成する第１導電層形成工程とを含むことを特徴としている。
【００３４】
また、この製造方法において、上記第２導電層における上記切欠部により互いに分離された部分のうちの少なくとも１つを、上記第２導電層の層方向に延在する配線としてもよい。
【００３５】
この製造方法により、上述した効果を奏する半導体装置を製造することができる。この製造方法では、従来の半導体装置の製造工程にて一般に利用されている材料や製造条件を用いればよく、第２導電層をパターニングする際のパターンを変更する以外は特別な工程の追加等は必要ない。さらに、従来のエリアパッド技術のようにボンディングパッドの下方にポリイミド膜などの有機材料薄膜を配する必要もない。したがって、有機材料薄膜を配するための材料や処理装置、処理工程を別途必要とせず、半導体装置のコストアップを抑制することができる。
【００３６】
本発明の半導体装置は、上記の半導体装置において、上記基板が半導体基板であり、上記積層方向において上記接続領域と重なる上記半導体基板の領域には、半導体素子が形成されていてもよい。
【００３７】
上記の構成では、接続領域の下方に半導体素子を形成するいわゆるエリアパッド構造となる。上述したように、本発明の構成では第１導電層の接続領域に衝撃が加わったとしても接続領域の下層においてクラックが発生することを抑制することができるため、接続領域の下方に半導体素子を形成したとしてもショートの問題が起こりにくい。そこで、上記のようにエリアパッド構造とすることにより、さらに接続領域の下層を有効活用して半導体装置の小型化を図ることができる。
【００３８】
本発明の半導体装置は、上記の半導体装置において、上記積層方向において上記接続領域と重なる上記第２導電層の領域には、上記切欠部が複数形成されているとともに、各切欠部にそれぞれ上記絶縁層の一部が埋め込まれていてもよい。
【００３９】
上記の構成では、接続領域と重なる第２導電層の領域に複数の切欠部が形成され、各切欠部に絶縁層の一部が埋め込まれていることにより、接続領域と重なる第２導電層の領域に複数の支柱部を形成することができる。これにより、第１導電層の接続領域に衝撃が加わった際に、その衝撃を複数の支柱部で受けることができる。したがって、接続領域の下方においてより広範囲で安定して第２導電層の変形を抑制することができる。また、その衝撃を複数の支柱部で分散して受けることができるため、より強い衝撃をも許容することができるようになる。
【００４０】
なお、この半導体装置の製造方法は、上記の製造方法において、上記切欠部形成工程では、上記積層方向において上記接続領域と重なる上記第２導電層の領域に、上記切欠部を複数形成することになる。
【００４１】
本発明の半導体装置は、上記の半導体装置において、上記積層方向において上記接続領域と重なる上記第２導電層の領域では、上記接続領域の中心に相当する部分に対して上記基板の端部側より中心側に上記切欠部が多く形成されていることが望ましい。
【００４２】
上記の構成では、接続領域と重なる第２導電層の領域において、接続領域の中心に相当する部分に対して、基板端部側より基板中心側に切欠部が多く形成されている。接続領域がワイヤーボンディングのための領域である場合、ボンディング工程におけるボンディングヘッドは、通常、基板端部側から基板中心側に向かって移動しつつ接続領域に衝突することになる。このとき、ボンディングヘッドが接続領域に衝突することによる衝撃に起因して生じる応力は、基板端部側より基板中心側において大きくなる。
【００４３】
上記のように、基板端部側より基板中心側に切欠部が多く形成され、支柱部が形成されることにより、大きい応力が発生しやすい部分をより多くの支柱部により分散して支持することができ、より強い衝撃をも許容することができるようになる。
【００４４】
本発明の半導体装置は、上記の半導体装置において、上記積層方向において上記接続領域と重なる上記第２導電層の領域であって、上記接続領域の中心に相当する部分には上記切欠部が位置することが望ましい。
【００４５】
上記の構成では、接続領域の中心に相当する部分には切欠部が位置する。接続領域に加わる衝撃は、この接続領域の端部より中心部の方が大きくなりやすい。これは、衝撃を加える物（例えば、ボンディング工程におけるボンディングヘッド等）は接続領域の中心付近に衝突することが多いからである。上記のように、接続領域の中心に相当する部分に切欠部が位置し、支柱部が形成されることにより、最も衝撃が大きく最大応力が発生しやすい部分をこの支柱部により効果的に支持することができ、より確実にクラックの発生を抑制することができる。
【００４６】
本発明の半導体装置は、上記の半導体装置において、上記切欠部が、上記第２導電層の層方向に延在するスリット状に形成されていてもよい。
【００４７】
本発明の半導体装置は、上記の半導体装置において、上記積層方向において上記接続領域と重なる上記第２導電層の領域のうち上記切欠部を除いた部分の面積の割合が、８７％以下であることが望ましい。
【００４８】
上記の構成では、より確実にクラック発生を抑制することができる。クラック発生を抑制する観点からすると上記面積の割合が小さい方が望ましいが、第２導電層の少なくとも一部の領域は接続領域と重なっていることから、上記面積の割合が０％となることはない。
【００４９】
本発明の半導体装置は、上記の半導体装置において、上記積層方向において上記接続領域と重なる上記第２導電層の領域には、上記切欠部が複数形成されているとともに、各切欠部にそれぞれ上記絶縁層の一部が埋め込まれており、上記積層方向において上記接続領域と重なる上記第２導電層の領域では、上記各切欠部の延在する方向に直交する断面における上記第２導電層の層方向の上記切欠部の平均数密度が、０．２本／μｍ以上であることが望ましい。
【００５０】
上記の構成では、より確実にクラック発生を抑制することができる。クラック発生を抑制する観点からすると上記平均数密度が大きい方が望ましいが、上記平均数密度が大きくなると切欠部の幅が小さくなり切欠部の形成が困難になる。したがって、切欠部の形成が可能な範囲内で上記平均数密度を設定すればよい。
【００５１】
【発明の実施の形態】
本発明の実施の一形態について図１から図７に基づいて説明すれば、以下の通りである。なお、本実施形態の半導体装置の製造工程や製造条件等は、通常の半導体装置の製造工程や製造条件等と基本的には同じであるため、特段の場合を除いてその詳細な説明は省略する。
【００５２】
図１（ａ）は、本実施形態の半導体装置１０を半導体基板１１上方からみた平面図、図１（ｂ）は、半導体装置１０の図１（ａ）Ａ−Ａ線における断面図である。なお、図面の複雑化を避けるため、図１（ａ）では図１（ｂ）に現れている構成要素の一部のものについては図示を省略している。
【００５３】
半導体装置１０は、表面に複数の層が積層された半導体基板１１（基板）と、外部との電気的接続をとるための接続領域（接続面）１２ａを有するボンディングパッド１２（第１導電層）と、半導体基板１１とボンディングパッド１２との間に介在する第１層間絶縁膜１３（絶縁層）と、この第１層間絶縁層１３に埋設されたメタル配線層１４（第２導電層）とを少なくとも備えている。
【００５４】
さらに、半導体装置１０は、半導体基板１１上に形成されたＭＯＳトランジスタ１５（半導体素子）と、ＭＯＳトランジスタ１５を分離する素子分離層１６と、第１層間絶縁層１３と半導体基板１１との間に介在する第２層間絶縁膜１７と、ボンディングパッド１２を覆いつつ接続領域１２ａに相当する部分に開口部１８ａを有するパッシベーション膜１８とを備えている。
【００５５】
なお、ボンディングパッド１２の接続領域１２ａは、パッシベーション膜１８の開口部１８ａにより表面に露出しており、ウエハーテスト工程におけるテスターのプローバーや、ボンディング工程におけるワイヤーボンダーのボンディングヘッド等が接触でき、あるいはボンディングワイヤー等が接続できるようになっている。
【００５６】
また、ここでは基板として半導体基板１１を用いているが、絶縁体基板上に半導体層が形成されているような構成であってもよい。
【００５７】
ＭＯＳトランジスタ１５は、ゲート電極１９、ソース領域２０、及びドレイン領域２１を備えている。なお、ＭＯＳトランジスタ１５は、上記以外にも、絶縁膜、ソース電極、ドレイン電極等を備えることもあるが、本半導体装置１０ではＭＯＳトランジスタ１５の構成にこだわらないため、ここではこれらの図示及び説明を省略している。また、ＭＯＳトランジスタ１５は、半導体素子の一例として挙げたものであり、他の素子に置き換えて考えてもよい。
【００５８】
なお、ＭＯＳトランジスタ１５や素子分離層１６など、半導体基板１１と第２層間絶縁膜１７との間、又は半導体基板１１の上部に形成されている各層を「機能層」と総称することもある。
【００５９】
メタル配線層１４は、単層の金属薄膜にて構成されていてもよいが、主な構成要素である導電層２２を、バリアメタル（反射防止膜）２３ａ・２３ｂで挟持して構成されることが多い。バリアメタル２３ａ・２３ｂは、メタル配線層１４の形成過程で利用されるフォトリソグラフ技術の露光工程における光の反射を防止するためのものである。なお、メタル配線層１４の上側のバリアメタル２３ａのみが設けられることもある。
【００６０】
同様に、ボンディングパッド１２は、主な構成要素である導電層２４を、バリアメタル２５ａ・２５ｂで挟持して構成されることが多く、ボンディングパッド１２の上側のバリアメタル２５ａのみが設けられることもある。ただし、ボンディングパッド１２の接続領域１２ａでは、ボンディングワイヤー等との接続を良好にすべく、バリアメタル２５ａが除去されていることが望ましい。
【００６１】
導電層２２・２４を構成する材質は、一般に第１層間絶縁層１３やバリアメタル２３ａ・２３ｂ・２５ａ・２５ｂの材質よりも硬度の小さいものが用いられることが多い。導電層２２・２４を構成する材質としては例えばＡｌやＡｌＣｕ（Ｃｕを含んだＡｌ）があり、第１層間絶縁層１３を構成する材質としては例えばＳｉＯ2やＰ−ＴＥＯＳがあり、バリアメタル２３ａ・２３ｂ・２５ａ・２５ｂを構成する材質としては例えばＴｉ／ＴｉＮ（密着層としてのＴｉと、バリアメタルとしてのＴｉＮ）がある。
【００６２】
第１層間絶縁層１３は、メタル配線層１４とボンディングパッド１２とを絶縁するものであり、第２層間絶縁膜１７は、半導体基板１１や機能層とメタル配線層１４とを絶縁するものである。また、第１層間絶縁層１３及び第２層間絶縁膜１７には、所定の位置にビアホール２６・２７が形成され、このビアホール２６・２７に埋め込まれたプラグ２８・２９により、ボンディングパッド１２とメタル配線層１４との間の導通、メタル配線層１４と機能層との間の導通がとられる。なお、図１（ｂ）では、メタル配線層１４の一部とＭＯＳトランジスタ１５のドレイン領域２１とが接続されている場合を一例として示している。
【００６３】
ここで、本半導体装置１０では、メタル配線層１４の少なくとも一部の領域は、半導体基板１１上に積層された各層の積層方向（以下、単に「積層方向」という。）において接続領域１２ａと重なっている。
【００６４】
そして、接続領域１２ａと重なるメタル配線層１４の領域（つまり、メタル配線層１４における接続領域１２ａの下方の領域）には、積層方向に貫通しており、メタル配線層１４をその層方向において分離している切欠部（ノッチ）３０ａ〜３０ｅが形成されている。なお、本明細書では、「メタル配線層１４の領域」には切欠部をも含むものとしている。この切欠部３０ａ〜３０ｅにより、メタル配線層１４は複数の配線１４ａ〜１４ｆに区分されている。
【００６５】
なお、「積層方向」とは、第２層間絶縁膜１７、メタル配線層１４、第１層間絶縁層１３、ボンディングパッド１２、パッシベーション膜１８等を積層していく方向、つまり半導体基板１１の表面にほぼ垂直な方向を意味している。また、「層方向」とは、各層に関してその層がひろがっている方向、つまり半導体基板１１の表面にほぼ平行な方向を意味している。
【００６６】
また、各切欠部３０ａ〜３０ｅには、第１層間絶縁層１３の一部がそれぞれ埋め込まれている。これにより、各切欠部３０ａ〜３０ｅに埋め込まれた第１層間絶縁層１３の一部が、硬度の小さい材質からなるメタル配線層１４を貫通して上層を支持する柱（壁）の役割を果たすようになる。つまり、この切欠部３０ａ〜３０ｅにそれぞれ埋め込まれている第１層間絶縁層１３の一部が、それぞれ支柱部１３ａ〜１３ｅを構成している。
【００６７】
これにより、接続領域１２ａと重なるメタル配線層１４の領域では、配線１４ａ〜１４ｆと支柱部１３ａ〜１３ｅとが交互に並ぶ断面構造となっている。
【００６８】
なお、本実施形態では、複数の切欠部３０ａ〜３０ｅが形成されている場合を想定して説明しているが、接続領域１２ａと重なるメタル配線層１４の領域に単一の切欠部が形成されていてもよい。
【００６９】
また、本実施形態では、切欠部３０ａ〜３０ｅがスリット状に形成され互いに平行に、つまりストライプ状に配置されている場合を想定して説明しているが、切欠部３０ａ〜３０ｅの形状は上記に限定されるものではない。例えば、メタル配線層１４の層方向において折れ曲がった形状や曲線形状等であってもよい。
【００７０】
ここで、ボンディングパッド１２の接続領域１２ａには、ウエハーテスト工程においてテスターのプローバーが衝突したり、ボンディング工程においてワイヤーボンダーのボンディングヘッドが衝突したりする。この衝突による衝撃や荷重によって、接続領域１２ａの下層には応力が発生する。支柱部１３ａ〜１３ｅが形成されていないと、上記応力によりメタル配線層１４の導電層２２が圧縮変形しやすくなる。この圧縮変形により、導電層２２上のバリアメタル２３ａ、その上の第１層間絶縁層１３、さらにその上のバリアメタル２５ｂにおける、上記圧縮変形の変形箇所に対応する部分に局所的に応力が集中する。そして、このように応力が集中した部分にクラックが発生する可能性が高くなる。
【００７１】
これに対して、本半導体装置１０は、支柱部１３ａ〜１３ｅが形成されていることにより、上記衝撃や荷重がボンディングパッド１２の接続領域１２ａに加わったとしても、その衝撃等を支柱部１３ａ〜１３ｅで受けることができる。支柱部１３ａ〜１３ｅは第１層間絶縁層１３の一部であるため、メタル配線層１４より硬度の大きい材質により構成されていることになる。したがって、支柱部１３ａ〜１３ｅにより上記衝撃等をうけることで、メタル配線層１４の変形を抑制することができる。
【００７２】
その結果、導電層２２上のバリアメタル２３ａ、その上の第１層間絶縁層１３、さらにその上のバリアメタル２５ｂの一部に応力が集中することを抑制でき、これらにクラックが発生することを抑制することができる。
【００７３】
また、従来の構成では、例えば図８（ａ）及び図８（ｂ）に示したように、接続領域の下方に設けられている導電層は最上の導電層と導通しており、接続領域内の各導電層全体でボンディングパッドが構成されていた。このような構成では、接続領域の下方の導電層を、その上方にあるボンディングパッドとは独立した配線として利用することができず、接続領域の下層を有効活用することが困難であった。
【００７４】
これに対して、本半導体装置１０では、切欠部３０ａ〜３０ｅがメタル配線層１４をその層方向において配線１４ａ〜１４ｆに分離している。これにより、切欠部３０ａ〜３０ｅによって互いに分離された配線１４ａ〜１４ｆのうちの一部のもの、例えば図１（ｂ）では配線１４ｆを、上層であるボンディングパッド１２と、下層に設けられた他の層とを接続するために用いつつ、他の一部のもの、例えば図１（ｂ）では配線１４ａ〜１４ｅを、ボンディングパッド１２とは絶縁させた配線として利用することができるようになる。
【００７５】
したがって、メタル配線層１４における、積層方向において接続領域１２ａと重なる領域をも、接続領域１２ａとは絶縁され、独立した配線として利用することができるようになる。この独立した配線１４ａ〜１４ｅは、例えば半導体基板１１の面方向に互いに離間して配置された他の電気回路要素同士を接続するために用いることができる。
【００７６】
半導体装置１０には、図１（ａ）又は図１（ｂ）に現れているボンディングパッド１２やＭＯＳトランジスタ１５以外に、他のボンディングパッドやＭＯＳトランジスタ、その他の電気回路要素が形成されている。半導体装置１０では、図１（ａ）又は図１（ｂ）に現れているボンディングパッド１２やＭＯＳトランジスタ１５以外の電気回路要素であっても、図１（ａ）又は図１（ｂ）に現れている接続領域１２ａの下方の配線１４ａ〜１４ｆを用いて接続することができる。つまり、本半導体装置１０では、メタル配線層１４と同一の層による配線のレイアウトの自由度を高めることができる。
【００７７】
このように、本半導体装置１０では、メタル配線層１４における切欠部３０ａ〜３０ｅにより互いに分離された部分（配線１４ａ〜１４ｆ）のうちの少なくとも１つを、メタル配線層１４の層方向に延在する配線とすることができる。これにより、本半導体装置１０では、接続領域１２ａの下層をより有効活用することができるようになり、半導体装置１０自体の小型化を図ることができるようになる。
【００７８】
以上のように、本半導体装置１０の構成では、接続領域１２ａの下層におけるクラックの発生を抑制しつつ、接続領域１２ａの下層を有効活用して装置の小型化を図ることができる。
【００７９】
本半導体装置１０では、積層方向において接続領域１２ａと重なる半導体基板１１の領域に、半導体素子としてのＭＯＳトランジスタ１５が形成されている。この構成では、接続領域１２ａの下方に半導体素子を形成するいわゆるエリアパッド構造となる。上述したように、本半導体装置１０の構成では接続領域１２ａに衝撃が加わったとしても接続領域１２ａの下層においてクラックが発生することを抑制することができるため、接続領域１２ａの下方にＭＯＳトランジスタ１５を形成したとしてもショートの問題が起こりにくい。そこで、上記のようにエリアパッド構造とすることにより、さらに接続領域１２ａの下層を有効活用して装置の小型化を図ることができる。
【００８０】
図１（ａ）及び図１（ｂ）にも現れているように、切欠部３０ａ〜３０ｅは複数形成されており、各切欠部３０ａ〜３０ｅにそれぞれ第１層間絶縁層１３の一部が埋め込まれていることが望ましい。
【００８１】
これにより、接続領域１２ａと重なるメタル配線層１４の領域に複数の支柱部１３ａ〜１３ｅを形成することができ、接続領域１２ａに衝撃が加わった際に、その衝撃を複数の支柱部１３ａ〜１３ｅで受けることができる。したがって、接続領域１２ａの下方においてより広範囲で安定してメタル配線層１４の変形を抑制することができる。また、その衝撃を複数の支柱部１３ａ〜１３ｅで分散して受けることができるため、より強い衝撃をも許容することができるようになる。
【００８２】
各切欠部３０ａ〜３０ｅは、図１（ａ）に示したように、例えばメタル配線層１４の層方向に延在するスリット状、つまり直線状に延びる溝状に形成しておくことができる。各切欠部３０ａ〜３０ｅの配置関係としては、各切欠部３０ａ〜３０ｅを互いに平行になるように配置することが望ましい。これにより、支柱部１３ａ〜１３ｅを接続領域１２ａの下方においてより均一に近い状態で分散させて配置できるとともに、配線１４ａ〜１４ｆを高密度で配置することができる。
【００８３】
このとき、切欠部３０ａ〜３０ｅの延在する方向に直交する断面（例えば図１（ｂ）に現れている断面）において、配線１４ａ〜１４ｆの幅を接続領域１２ａの幅より小さい所定幅以下とし、切欠部３０ａ〜３０ｅの幅を接続領域１２ａの幅より小さい所定幅以上とすることによって、より確実にクラックの発生を抑制することができるようになる。
【００８４】
配線層密度とクラック発生率との関係を図２に示す。ここで、「配線層密度」とは、接続領域１２ａの面積に対する、積層方向において接続領域１２ａと重なるメタル配線層１４の領域内で配線１４ａ〜１４ｆが占める面積の割合、つまり積層方向において接続領域１２ａと重なるメタル配線層１４の領域のうち切欠部３０ａ〜３０ｅを除いた部分の面積の割合を意味する。
【００８５】
図８（ａ）及び図８（ｂ）に示した従来の構成では、配線層密度＝１となるため、配線層密度が大きいほどクラック発生率が従来の構成の場合に近づくことになる。実際、図２に現れているように、配線層密度が大きいほどクラック発生率が高くなり、配線層密度がほぼ１になるとクラック発生率がほぼ１００％になる。
【００８６】
これに対して、配線層密度が０．８７以下ではクラック発生率が０％になった。したがって、配線層密度を０．８７以下にすることが望ましい。なお、マージンを考慮に入れて配線層密度を０．８０以下にすることがより望ましく、より確実には配線層密度を０．６０以下にすることが望ましい。
【００８７】
なお、クラック発生を抑制する観点からすると配線層密度が小さい方が望ましいが、メタル配線層１４の少なくとも一部の領域は接続領域１２ａと重なっていることから、配線層密度が０％となることはない。
【００８８】
次に、スリット数とクラック発生率との関係を図３に示す。ここで、スリット数は、積層方向において接続領域１２ａと重なるメタル配線層１４の領域に形成された切欠部の本数を指す。なお、図３はスリットの延在する方向に直交する断面における接続領域１２ａの幅が９０μｍの場合に関するものである。
【００８９】
図８（ａ）及び図８（ｂ）に示した従来の構成では、スリット数＝０本となるため、スリット数が小さいほどクラック発生率が従来の構成の場合に近づくことになる。実際、図３に現れているように、スリット数が小さいほどクラック発生率が高くなっている。
【００９０】
これに対して、スリット数が１８本以上ではクラック発生率が０％になった。したがって、スリット数を１８本以上にすることが望ましい。なお、マージンを考慮に入れてスリット数を２０本以上にすることがより望ましい。
【００９１】
なお、スリット数の影響をより一般化するためには、スリット数密度（切欠部の平均数密度）に換算して考えればよい。「スリット数密度」とは、積層方向において接続領域１２ａと重なるメタル配線層１４の領域に関して、スリットの延在する方向に直交する断面におけるメタル配線層１４の層方向の平均数密度、つまり単位長さ当たりの平均スリット数を意味する。上記の場合でスリット数＝１８本はスリット数密度＝１８本／９０μｍ＝０．２本／μｍに相当し、スリット数＝２０本はスリット数密度＝２０本／９０μｍ≒０．２２本／μｍに相当することになる。
【００９２】
なお、クラック発生を抑制する観点からするとスリット数数密度が大きい方が望ましいが、スリット数数密度が大きくなると切欠部の幅が小さくなり切欠部の形成が困難になる。したがって、切欠部の形成が可能な範囲内でスリット数数密度を設定すればよい。
【００９３】
以上のように、スリット数を増加／減少することと、配線層密度を減少／増加することとはクラック発生率を抑制する点に関して相反する効果がある。クラック発生率をより確実に抑制するためには、スリット数を大きく（例えば、スリット数密度を０．２２本／μｍ以上）し、かつ、配線層密度を小さく（例えば、配線層密度を０．６以下）するように切欠部３０ａ〜３０ｅ及び配線１４ａ〜１４ｆの幅（延在する方向と直交する層方向の幅）を決定することが望ましい。
【００９４】
例えば、スリットの延在する方向に直交する断面における接続領域１２ａの幅が９０μｍの場合、切欠部３０ａ〜３０ｅの幅を１．８μｍ以上（ただし、製造プロセスで許容される最大値以下）、かつ、配線１４ａ〜１４ｆの幅を２．７μｍ以下（ただし、製造プロセスで許容される最小値以上）に設定することが望ましく、これによりスリット数密度を０．２２本／μｍ以上、かつ、配線層密度を０．６以下にすることができる。
【００９５】
また、図４に示すように、積層方向において接続領域１２ａと重なるメタル配線層１４の領域であって、接続領域１２ａの中心Ｃに相当する部分には切欠部の１つである切欠部３０ｃが位置していることが望ましい。なお、図４は、図１（ａ）と同様、本半導体装置１０を半導体基板１１上方からみた平面図である。
【００９６】
接続領域１２ａに加わる衝撃は、この接続領域１２ａの端部より中心部の方が大きくなりやすい。これは、衝撃を加える物（例えば、ボンディング工程におけるボンディングヘッド等）は、接続領域１２ａの中心付近に衝突することが多いからである。上記のように、接続領域１２ａの中心に相当する部分に切欠部の１つである切欠部３０ｃが位置し、支柱部１３ｃが形成されることにより、最も衝撃が大きく最大応力が発生しやすい部分をこの支柱部１３ｃにより効果的に支持することができ、より確実にクラックの発生を抑制することができる。
【００９７】
なお、接続領域１２ａの中心は、接続領域１２ａが矩形の領域である場合はその対角線の交点を意味し、接続領域１２ａが円形の領域である場合はその円の中心を意味する。より一般的には、接続領域１２ａの中心は、接続領域１２ａの重心を意味する。
【００９８】
図４では、切欠部３０ａ〜３０ｅ、支柱部１３ａ〜１３ｅ、及び配線１４ａ〜１４ｆが接続領域１２ａの中心Ｃに対して対称となるように配置されている場合を示したが、図５に示すように切欠部３０ａ〜３０ｄ、支柱部１３ａ〜１３ｄ、及び配線１４ａ〜１４ｅを配置してもよい。図５には、積層方向において接続領域１２ａと重なるメタル配線層１４の領域で、接続領域１２ａの中心Ｃに相当する部分に対して半導体基板１１の基板端部側より基板中心側に切欠部及び支持部が多く配置されている場合を示している。図５の場合は、半導体基板１１の基板端部側には切欠部３０ｄ及び支持部１３ｄが配置され、半導体基板１１の基板中心側には切欠部３０ａ・３０ｂ及び支持部１３ａ・１３ｂが配置されている。これにより、半導体基板１１の基板中心側の方が基板端部側より配線１４ａ〜１４ｅの面積密度が小さくなる。
【００９９】
接続領域１２ａがワイヤーボンディングのための領域である場合、ボンディング工程におけるボンディングヘッドは、通常、半導体基板１１の基板端部側から基板中心側に向かって移動しつつ接続領域１２ａに衝突することになる。このとき、ボンディングヘッドが接続領域１２ａに衝突することによる衝撃に起因して生じる応力は、基板端部側より基板中心側において大きくなる。
【０１００】
上記のように、基板端部側より基板中心側に切欠部及び支持部が多く形成されることにより、大きい応力が発生しやすい部分をより多くの支柱部により分散して支持することができ、より強い衝撃をも許容することができるようになる。
【０１０１】
なお、ここでいう半導体基板１１の「端部」とは、半導体装置１０が完成されたときの半導体基板１１の端部１１ａをいう。したがって、通常の半導体装置の製造工程のように、大面積の半導体基板に多数の半導体装置を形成し、所定の段階で半導体基板を切断して各半導体装置を切り分ける場合には、その切断する部分が「端部」になる。
【０１０２】
次に、本半導体装置１０の製造方法について図６（ａ）〜図６（ｄ）に基づいて説明する。なお、以下に示す各層の材質や形成方法、具体的な数値等は、一例として示したものであり、これらは適宜変更可能なものである。
【０１０３】
まず、図６（ａ）に示すように、半導体基板１１上にＭＯＳトランジスタ１５や素子分離層１６等の機能層を形成し、その上に第２層間絶縁膜１７としてのＢＰＳＧ膜をＣＶＤ（Chemical Vapor Deposition）法により９０００Åの厚みに堆積させる。なお、第２層間絶縁膜１７には所定の位置にビアホール２７を形成し、プラグ２９を埋め込む。
【０１０４】
さらに、この第２層間絶縁膜１７の上にメタル配線層１４を堆積させる（第２導電層形成工程）。メタル配線層１４は、バリアメタル２３ｂとして厚み２００ÅのＴｉＮ膜、導電層２２として厚み４０００ÅのＡｌ膜、バリアメタル２３ａとして厚み２００ÅのＴｉＮ膜をこの順に積層することにより形成する。
【０１０５】
次に、図６（ｂ）に示すように、フォトリソグラフ技術及び金属薄膜加工技術によりメタル配線層１４を所定のパターンにパターニングする。つまり、メタル配線層１４に対して、積層方向に貫通し、メタル配線層１４をその層方向において分離する切欠部３０ａ〜３０ｅを形成する（切欠部形成工程）。ここでは、後に形成するボンディングパッド１２の接続領域１２ａと重なる領域における、配線１４ａ〜１４ｆの幅が１．５μｍ、切欠部３０ａ〜３０ｅの幅が１．５μｍであり、配線１４ａ〜１４ｆ及び切欠部３０ａ〜３０ｅがそれぞれストライプ状となるようにパターニングした。
【０１０６】
次に、図６（ｃ）に示すように、第２層間絶縁膜１７及びパターニングしたメタル配線層１４上に第１層間絶縁層１３としてのＰ−ＴＥＯＳ膜を１５０００Åの厚みに堆積させる。このとき、第１層間絶縁層１３が、メタル配線層１４を覆い、かつ、切欠部３０ａ〜３０ｅを埋めるように第１層間絶縁層１３を堆積させる（絶縁層形成工程）。なお、第１層間絶縁層１３には所定の位置にビアホール２６を形成し、プラグ２８を埋め込む。
【０１０７】
次に、図６（ｄ）に示すように、第１層間絶縁層１３上にボンディングパッド１２を形成する。ボンディングパッド１２は、バリアメタル２５ｂとして厚み２００ÅのＴｉＮ膜、導電層２４として厚み６０００ÅのＡｌ膜、バリアメタル２５ａとして厚み２００ÅのＴｉＮ膜をこの順に積層し、これらをフォトリソグラフ技術及び金属薄膜加工技術により所定のパターンにパターニングすることにより形成する。ここでは、ボンディングパッド１２が１００μｍ×１００μｍの正方形になるようにパターニングした。
【０１０８】
そして、第１層間絶縁層１３及びパターニングしたボンディングパッド１２上にパッシベーション膜１８としてのＢＰＳＧ膜を１００００Åの厚みに堆積させ、これをフォトリソグラフ技術及びパッシベーション膜加工技術によりパターニングしてボンディングパッド１２上に開口部１８ａを形成し、接続領域１２ａを設ける。ここでは、接続領域１２ａが９０μｍ×９０μｍの正方形になるようにパターニングした。
【０１０９】
なお、ボンディングパッド１２及び接続領域１２ａは、積層方向においてメタル配線層１４における切欠部３０ａ〜３０ｅの形成された領域と接続領域１２ａとが重なるように形成される（第１導電層形成工程）。
【０１１０】
この製造方法においては、メタル配線層１４における切欠部３０ａ〜３０ｅにより互いに分離された部分のうちの少なくとも１つを、メタル配線層１４の層方向に延在する配線１４ａ〜１４ｆとしてもよい。また、切欠部３０ａ〜３０ｅを、メタル配線層１４の層方向に延在するスリット状に形成してもよい。さらに、上記切欠部形成工程では、積層方向において接続領域１２ａと重なるメタル配線層１４の領域に、切欠部を複数形成してもよい。
【０１１１】
上記のような工程を経て半導体装置１０を形成することができる。この製造方法では、従来の半導体装置の製造工程にて一般に利用されている材料や製造条件を用いればよく、メタル配線層１４をパターニングする際のパターンを変更する以外は特別な工程の追加等は必要ない。さらに、従来のエリアパッド技術のようにボンディングパッドの下方にポリイミド膜などの有機材料薄膜を配する必要もない。したがって、有機材料薄膜を配するための材料や処理装置、処理工程を別途必要とせず、半導体装置のコストアップを抑制することができる。
【０１１２】
なお、上記半導体装置１０では、メタル配線層１４が１層のみの場合について説明したが、メタル配線層を２層以上設けてもよい。例えば図７に示す半導体装置５０のように、２層のメタル配線層１４・５４を設けることができる。なお、半導体装置５０の構成要素のうち、上記半導体装置１０の構成要素と同等の機能を有する構成要素に対しては、上記半導体装置１０について用いた符号と同一符号を用いる。また、第１層間絶縁層５３、支柱部５３ａ〜５３ｅ、メタル配線層５４、配線５４ａ〜５４ｆ、導電層６２、バリアメタル６３ａ・６３ｂ、ビアホール６６、プラグ６８、及び切欠部７０ａ〜７０ｅは、それぞれ第１層間絶縁層１３、支柱部１３ａ〜１３ｅ、メタル配線層１４、配線１４ａ〜１４ｆ、導電層２２、バリアメタル２３ａ・２３ｂ、ビアホール２６、プラグ２８、及び切欠部３０ａ〜３０ｅと同等の機能を有する構成要素である。
【０１１３】
半導体装置５０では、切欠部３０ａ〜３０ｅと切欠部７０ａ〜７０ｅとが積層方向に重なるように配置されることが望ましい。これにより、支柱部１３ａ〜１３ｅと支柱部５３ａ〜５３ｅとが積層方向に直線状に延び、効果的な支持が可能になる。
【０１１４】
なお、必ずしも複数のメタル配線層すべてに切欠部が形成されている必要はないが、ボンディングパッド１２に最も近いメタル配線層には切欠部が形成されていることが望ましい。
【０１１５】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。なお、本発明の半導体装置及びその製造方法は、次の特徴を有しているともいえる。
【０１１６】
本発明の半導体装置は、複数層の金属層によって構成され、最上層の第１の金属層によって形成されたボンディングパッドを有する半導体装置で、ボンディングパッドの下部にて半導体素子が形成されている半導体装置であって、ボンディングパッドの下部において、第１の金属層の下層である第２の金属層が形成されていない箇所が１本以上の細いスリット状になるように第２の金属層パターンが形成されている。
【０１１７】
また、本発明の半導体装置は、第２の金属層が、ボンディングパッドの下部にてボンディングパッドの幅より細い、ある一定の値以下の線幅で形成されている箇所を複数箇所有し、第２の金属層に挟まれた絶縁膜がある値以上の線幅で形成されている箇所を複数箇所有している。
【０１１８】
また、本発明の半導体装置は、ボンディングパッドの下部において、第２の金属層が形成されていない細いスリット状の箇所が、ボンディングパッドの中心に位置するように配置されている。
【０１１９】
また、本発明の半導体装置は、上記スリット状の箇所が、ボンディングパッドの中心からチップの外側方向よりもボンディングパッドの中心からチップの内側方向に多く形成されている。
【０１２０】
また、上記半導体装置の製造方法は、半導体基板上に、第１の金属層を堆積させる工程と、第２の金属層を堆積させる工程と、第２の金属層を所定の幅と所定の間隔を有するストライプ状に加工する工程とを含んでいる。
【０１２１】
また、上記半導体装置の製造方法は、第１の金属層の下方に、第２の金属層を所定の幅と所定の間隔を有するストライプ状に加工する工程を含んでいる。
【０１２２】
【発明の効果】
本発明の半導体装置は、接続領域を有する第１導電層と、基板と第１導電層との間に介在する絶縁層と、絶縁層に埋設された第２導電層とを備え、第２導電層が絶縁層より硬度の小さい材質からなる半導体装置であって、第２導電層の少なくとも一部の領域は、積層方向において接続領域と重なっており、接続領域と重なる第２導電層の領域には、積層方向に貫通しており、第２導電層をその層方向において分離している切欠部が形成されているとともに、この切欠部に絶縁層の一部が埋め込まれている構成である。
【０１２３】
これにより、切欠部に埋め込まれた絶縁層の一部が、硬度の小さい材質からなる第２導電層を貫通して上層を支持する柱（壁）の役割を果たすようになる。したがって、第１導電層の接続領域に衝撃が加わったとしても、その衝撃を支柱部で受けることにより第２導電層の変形が抑制される。その結果、接続領域の下方における第１導電層や第２導電層、絶縁層、さらにはこれらの層の上下に設けられる他の層にクラックが発生することを抑制することができる。
【０１２４】
また、切欠部は、第２導電層の層方向において第２導電層を分離している。したがって、第２導電層における、複数の層の積層方向において上記接続領域と重なる領域をも、その上方にある第１導電層の接続領域とは絶縁され、独立した配線として利用することができるようになる。このように、第１導電層の接続領域の下層をより有効活用することができるようになり、半導体装置の小型化（高集積化）を図ることができるようになる。
【０１２５】
以上のように、上記の構成によれば、接続領域の下層におけるクラックの発生を抑制しつつ、接続領域の下層を有効活用して半導体装置の小型化を図ることができる。
【０１２６】
なお、上記半導体装置の製造方法は、第２導電層を形成する第２導電層形成工程と、第２導電層に対して、積層方向に貫通し、第２導電層をその層方向において分離する切欠部を形成する切欠部形成工程と、第２導電層を覆い、かつ、切欠部を埋めるようにして、第２導電層より硬度の大きい材質からなる絶縁層を形成する絶縁層形成工程と、積層方向において第２導電層における切欠部の形成された領域と接続領域とが重なるように第１導電層を形成する第１導電層形成工程とを含む方法である。
【０１２７】
この製造方法により、上述した効果を奏する半導体装置を製造することができる。この製造方法では、従来の半導体装置の製造工程にて一般に利用されている材料や製造条件を用いればよく、第２導電層をパターニングする際のパターンを変更する以外は特別な工程の追加等は必要ない。さらに、従来のエリアパッド技術のようにボンディングパッドの下方にポリイミド膜などの有機材料薄膜を配する必要もない。したがって、有機材料薄膜を配するための材料や処理装置、処理工程を別途必要とせず、半導体装置のコストアップを抑制することができる。
【０１２８】
本発明の半導体装置は、上記の半導体装置において、基板が半導体基板であり、積層方向において接続領域と重なる半導体基板の領域には、半導体素子が形成されていてもよい。
【０１２９】
上記の構成では、接続領域の下方に半導体素子を形成するいわゆるエリアパッド構造となる。上述したように、本発明の構成では第１導電層の接続領域に衝撃が加わったとしても接続領域の下層においてクラックが発生することを抑制することができるため、接続領域の下方に半導体素子を形成したとしてもショートの問題が起こりにくい。そこで、上記のようにエリアパッド構造とすることにより、さらに接続領域の下層を有効活用して半導体装置の小型化を図ることができる。
【０１３０】
本発明の半導体装置は、上記の半導体装置において、積層方向において接続領域と重なる第２導電層の領域には、切欠部が複数形成されているとともに、各切欠部にそれぞれ絶縁層の一部が埋め込まれていてもよい。
【０１３１】
上記の構成では、第１導電層の接続領域に衝撃が加わった際に、その衝撃を複数の支柱部で受けることができる。したがって、接続領域の下方においてより広範囲で安定して第２導電層の変形を抑制することができる。また、その衝撃を複数の支柱部で分散して受けることができるため、より強い衝撃をも許容することができるようになる。
【０１３２】
なお、この半導体装置の製造方法は、上記の製造方法において、切欠部形成工程では、積層方向において接続領域と重なる第２導電層の領域に、切欠部を複数形成することになる。
【０１３３】
本発明の半導体装置は、上記の半導体装置において、積層方向において接続領域と重なる第２導電層の領域では、接続領域の中心に相当する部分に対して基板の端部側より中心側に切欠部が多く形成されていることが望ましい。
【０１３４】
上記の構成では、大きい応力が発生しやすい部分をより多くの支柱部により分散して支持することができ、より強い衝撃をも許容することができるようになる。
【０１３５】
本発明の半導体装置は、上記の半導体装置において、積層方向において接続領域と重なる第２導電層の領域であって、接続領域の中心に相当する部分には切欠部が位置することが望ましい。
【０１３６】
上記の構成では、最も衝撃が大きく最大応力が発生しやすい部分をこの支柱部により効果的に支持することができ、より確実にクラックの発生を抑制することができる。
【０１３７】
本発明の半導体装置は、上記の半導体装置において、上記切欠部が、上記第２導電層の層方向に延在するスリット状に形成されていてもよい。
【０１３８】
本発明の半導体装置は、上記の半導体装置において、積層方向において接続領域と重なる第２導電層の領域のうち切欠部を除いた部分の面積の割合が、８７％以下であることが望ましい。上記の構成では、より確実にクラック発生を抑制することができる。
【０１３９】
本発明の半導体装置は、上記の半導体装置において、積層方向において接続領域と重なる第２導電層の領域では、各切欠部の延在する方向に直交する断面における第２導電層の層方向の切欠部の平均数密度が、０．２本／μｍ以上であることが望ましい。上記の構成では、より確実にクラック発生を抑制することができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の実施の一形態に係る半導体装置を半導体基板上方からみた平面図、（ｂ）は、上記半導体装置の（ａ）Ａ−Ａ線における断面図である。
【図２】配線層密度とクラック発生率との関係を示すグラフである。
【図３】スリット数とクラック発生率との関係を示すグラフである。
【図４】図１の半導体装置における切欠部の配置を説明するための図面である。
【図５】図１の半導体装置における切欠部の他の配置を説明するための図面である。
【図６】（ａ）〜（ｄ）は、図１の半導体装置の製造方法を説明するための図面である。
【図７】図１の半導体装置の一変形例を示す図面であり、半導体基板上方からみた断面図である。
【図８】（ａ）は、従来の半導体装置を半導体基板上方からみた平面図、（ｂ）は、上記半導体装置の断面図である。
【図９】従来の半導体装置におけるボンディングパッド部分の斜視図である。
【符号の説明】
１０ 半導体装置
１１ 半導体基板（基板）
１２ ボンディングパッド（第１導電層）
１２ａ 接続領域
１３ 第１層間絶縁層（絶縁層）
１３ａ〜１３ｅ 支柱部
１４ メタル配線層（第２導電層）
１４ａ〜１４ｆ 配線
１５ ＭＯＳトランジスタ（半導体素子）
１７ 第２層間絶縁膜
１８ パッシベーション膜
３０ａ〜３０ｅ 切欠部
５０ 半導体装置
５３ 第１層間絶縁層（絶縁層）
５３ａ〜５３ｅ 支柱部
５４ メタル配線層（第２導電層）
５４ａ〜５４ｆ 配線
７０ａ〜７０ｅ 切欠部
【発明の属する技術分野】
本発明は、外部との電気的接続をとるための領域を有する例えばボンディングパッドのような導電層と、その下方に設けられ、絶縁層に埋設された他の導電層とを備える半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路等の半導体装置は、その高機能化、高性能化に伴い、半導体装置の内部配線を構成する配線層が複数のメタル配線層つまり多層配線により構成され、また半導体装置の外部との信号等の入出力のためのボンディングパッドの数もますます増大している。
【０００３】
従来の多層配線技術においては、ボンディングパッドを最上層のメタル配線層のみで形成するのではなく、その下層にある全てのメタル配線層を用いて形成することが多い。つまり、下層のメタル配線層の形状を、最上層のメタル配線層で形成するボンディングパッドの形状と略同じ形状にしてボンディングパッドの下方に配し、それぞれのメタル配線層で形成されたボンディングパッド同士を、ビアホール（via hole）などを介して接続し、同電位にするといった構成がとられている。
【０００４】
このような構成をとるのは、ビアホールのみを用いることにより、複数の層を介してさらに下層のメタル配線層や半導体素子とのコンタクトをとろうとすると、各層間でビアホールの位置合わせが困難になる、各層間でのビアホール同士の接続は信頼性に欠ける等の問題が発生するからである。したがって、上記の構成をとることにより、各層間においてメタル配線層を介してビアホール同士を接続するようにし、コンタクトをより容易かつ確実にするようにしている。
【０００５】
この構成では、ボンディングパッドの下方には半導体素子が配置されていなかった。その理由は、ウエハーテスト工程におけるテスターのプローバーの衝撃、又は後半工程にてチップをパッケージにアセンブリする際のボンディング工程におけるワイヤーボンダーのボンディングヘッドの衝撃で、ボンディングパッド、又は各層のボンディングパッド間の層間絶縁膜にクラックが発生する可能性があることにある。ボンディングパッドの下方に半導体素子を配置していた場合、上記クラックの発生により、例えばボンディングパッドと下方の半導体素子のメタル配線とがショートし、半導体装置の目的とする機能が失われる可能性があるからである。
【０００６】
近年、半導体装置の高集積化が進む中、多機能化や、大容量化、システム化によって、チップサイズが増大してきている。その一方では、チップコストを下げるためにチップサイズの縮小化が急務となってきている。チップサイズを縮小するためには、プロセス縮小、回路の簡素化等様々な方法があるが、レイアウト的な手法の一つとして、ボンディングパッドの形成された領域を有効に活用することが考えられる。
【０００７】
ボンディングパッドの形成された領域を有効活用する技術としては、ボンディングパッドの下方に半導体素子のアクティブ領域を配置するいわゆるエリアパッド技術が考えられる。ところが、従来の構成では、上述したようにボンディングパッドや層間絶縁膜にクラックが発生し、ショートが起こる可能性があったため、これを抑制しない限りエリアパッド技術は採用し難いものであった。
【０００８】
そこで、エリアパッド技術では、ボンディングパッドの下方にポリイミド膜などの有機材料薄膜を配し、それにより衝撃を吸収する方法がとられている。しかし、この方法では、有機材料薄膜を配するための材料や処理装置、処理工程を別途必要とするため、半導体装置のコストアップを招来することになる。
【０００９】
したがって、エリアパッド技術を採用するためには、極力コストアップを招来することなくボンディングパッドや層間絶縁膜のクラック発生を防止する方法が求められる。
【００１０】
ここで、特開平３−１５３８号公報（公開日平成３（１９９１）年１月８日）には、多層配線技術におけるクラック発生防止に関する技術が開示してある。図８（ａ）は、上記公報に開示された半導体装置１００のボンディングパッド１２０部分の平面図であり、図８（ｂ）は、この半導体装置１００の断面図である。
【００１１】
この半導体装置１００は、例えばＰ型シリコン基板等の半導体基板１０１の表面に、絶縁膜１０２を介してポリサイドによる配線１０３ａ及び配線層１０３ｂが形成され、その上方に、Ａｌ配線層１０４・１０５・１０６が層間絶縁膜１０７・１０８・１０９を介して形成され、さらに表面保護膜１１０が形成されて構成されている。
【００１２】
上記Ａｌ配線層１０４・１０５・１０６によりボンディングパッド１２０が構成されている。そして、Ａｌ配線層１０６上の表面保護膜１１０が一部取り除かれることにより開口部１１０ａが形成されており、この開口部１１０ａに露出したＡｌ配線層１０６の表面がボンディングパッド１２０の接続面１２０ａとなっている。
【００１３】
層間絶縁膜１０８・１０９にはそれぞれ複数の導電体１１１・１１２が埋め込まれている。また、層間絶縁膜１０７には導電体１１３が埋め込まれている。この導電体１１１〜１１３は、Ａｌ配線層１０６と配線１０３ａとを接続するために設けられている。なお、導電体１１２と導電体１１１とを接続するためにＡｌ配線層１０５が設けられており、導電体１１１と導電体１１３とを接続するためにＡｌ配線層１０４が設けられている。
【００１４】
ここで、導電体１１１・１１２は、各層の積層方向において互いに重なり合わないようにずらして配置されている。これにより、一般に硬質の材料からなる導電体１１１・１１２に対してボンディング工程等においてストレスがかかった際に、それぞれ下地となるＡｌ配線層１０４・１０５をストレスバッファ層として作用させることで絶縁膜１０２や層間絶縁膜１０７の破損を回避しようとしている。
【００１５】
また、特開平１０−６４９４５号公報（公開日平成１０（１９９８）年３月６日）には、多層配線技術におけるクラック発生防止に関する他の技術が開示してある。図９は、上記公報に開示された半導体装置におけるボンディングパッド２００部分の斜視図である。
【００１６】
このボンディングパッド２００は、電極２０１と電極２０３とを、層間絶縁膜２０４・２０５に埋め込まれた導電体２０６・２０７を介して接続するようになっている。なお、電極２０２は、導電体２０６と導電体２０７とを接続するために設けられている。さらに、電極２０２には開口部２０２ａが設けられており、この開口部２０２ａを介して層間絶縁膜２０４・２０５が接続されている。これにより、電極２０１・２０３間には層間絶縁膜による支柱２０８が介在することになる。したがって、ボンディング工程の際に衝撃が加わったとしても、層間絶縁膜２０４・２０５にクラックが生じることを回避しようとしている。
【００１７】
【発明が解決しようとする課題】
ところが、上記特開平３−１５３８号公報に開示された技術では、依然としてクラックが発生する可能性が高い。ここで、上記特開平３−１５３８号公報に開示された構成において、ボンディングパッド又は層間絶縁膜にクラックが入るメカニズムについて説明する。
【００１８】
通常、Ａｌ配線層１０４・１０５・１０６等の配線層は比較的硬度の小さい材質からなり、層間絶縁膜１０７・１０８・１０９は比較的硬度の大きい材質からなっている。図８（ａ）及び図８（ｂ）のように、ボンディングパッド１２０を比較的広い面積の多層のメタルにて構成した場合、ウエハーテスト工程におけるテスターのプローバー、又はボンディング工程におけるワイヤーボンダーのボンディングヘッドがＡｌ配線層１０６を押すと、このＡｌ配線層１０６の下層をなすＡｌ配線層１０５・１０４の硬度が小さいためＡｌ配線層１０５・１０４が圧縮変形する。Ａｌ配線層１０５・１０４が圧縮変形すると、Ａｌ配線層１０５・１０４自体の変形箇所、及び層間絶縁膜１０８・１０９におけるＡｌ配線層１０５・１０４の変形箇所に対応する部分に局所的に応力が集中することになる。その結果、応力が集中した部分又はその周辺部にクラックが発生する可能性が高くなる。
【００１９】
なお、配線層の上面及び下面には、フォトリソグラフィ技術を用いた加工における露光時の光反射を防止すべく比較的硬度の大きいＴｉＮ等の材質からなるバリアメタルが形成されることがある。上記のように応力集中が起こると、バリアメタルにもクラックが発生する可能性が高くなる。
【００２０】
また、上記何れの公報に開示された技術においても、ボンディングパッドが形成された部分においては、複数の層がボンディングパッドの形成のために占有されているため、ボンディングパッドの形成された領域を有効活用できていない。
【００２１】
例えば上記特開平１０−６４９４５号公報に開示された図９の構成を例にとると、電極２０２は一体的に構成されており、導電体２０６と導電体２０７とを接続するために設けられたものである。したがって、電極２０２は各層の積層方向の電気的接続をとるために設けられているといえる。
【００２２】
一方、基板上にはその面方向に２次元的に多数の素子等が配置されており、これらを接続するための配線として、電極２０２と同じ層にて形成した配線を利用することも考えられる。この場合、図９の構成では、電極２０２が形成されている領域を迂回して配線を形成する必要がある。したがって、配線の敷設の観点からするとボンディングパッドの形成された領域を有効活用できないという問題が生じる。
【００２３】
なお、このような問題は、上記特開平３−１５３８号公報に開示された図８（ａ）及び図８（ｂ）の構成においても同様に生じる。
【００２４】
本発明の目的は、クラックの発生を抑制しつつ、ボンディングパッドの形成された領域を有効活用して装置の小型化を図ることができる半導体装置及びその製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
本発明の半導体装置は、表面に複数の層が積層された基板と、それぞれ上記複数の層の一部をなす層であって、外部との電気的接続をとるための接続領域を有する第１導電層と、上記基板と上記第１導電層との間に介在する絶縁層と、上記絶縁層に埋設された第２導電層とを備え、上記第２導電層が上記絶縁層より硬度の小さい材質からなる半導体装置であって、上記第２導電層の少なくとも一部の領域は、上記複数の層の積層方向において上記接続領域と重なっており、上記接続領域と重なる上記第２導電層の領域には、上記積層方向に貫通しており、上記第２導電層をその層方向において分離している切欠部が形成されているとともに、この切欠部に上記絶縁層の一部が埋め込まれていることを特徴としている。
【００２６】
上記の構成では、絶縁層に埋設され、この絶縁層より硬度の小さい材質からなる第２導電層が、外部との電気的接続をとるための接続領域を有する第１導電層と、基板との間に介在する構成において、接続領域と重なる第２導電層の領域に、この第２導電層を貫通する切欠部が形成され、この切欠部に絶縁層の一部が埋め込まれている。
【００２７】
これにより、切欠部に埋め込まれた絶縁層の一部が、硬度の小さい材質からなる第２導電層を貫通して上層を支持する柱（壁）の役割を果たすようになる（切欠部に埋め込まれた絶縁層の一部を「支柱部」と称する）。
【００２８】
したがって、第１導電層の接続領域に衝撃（例えば、ボンディング工程におけるボンディングヘッド等が衝突することによる衝撃）が加わったとしても、その衝撃を支柱部で受けることにより第２導電層の変形が抑制される。その結果、接続領域の下方における第１導電層や第２導電層、絶縁層、さらにはこれらの層の上下に設けられる他の層にクラックが発生することを抑制することができる。
【００２９】
また、切欠部は、第２導電層の層方向において第２導電層を分離している。これにより、第２導電層における切欠部により互いに分離された部分のうちの一部を、上層である第１導電層と、下層に設けられた他の層とを接続するために用いるとともに、他の一部を、第１導電層とは絶縁させた配線として利用することができるようになる。
【００３０】
したがって、第２導電層における、複数の層の積層方向において上記接続領域と重なる領域をも、その上方にある第１導電層の接続領域とは絶縁され、独立した配線として利用することができるようになる。この独立した配線は、例えば基板の面方向に互いに離間して配置された他の電気回路要素同士を接続するために用いることができる。このように、第１導電層の接続領域の下層をより有効活用することができるようになり、半導体装置の小型化（高集積化）を図ることができるようになる。
【００３１】
このように、本発明の半導体装置では、上記第２導電層における上記切欠部により互いに分離された部分のうちの少なくとも１つが、上記第２導電層の層方向に延在する配線であってもよい。
【００３２】
以上のように、上記の構成によれば、接続領域の下層におけるクラックの発生を抑制しつつ、接続領域の下層を有効活用して半導体装置の小型化を図ることができる。
【００３３】
なお、上記半導体装置の製造方法は、上記第２導電層を形成する第２導電層形成工程と、上記第２導電層に対して、上記複数の層の積層方向に貫通し、上記第２導電層をその層方向において分離する切欠部を形成する切欠部形成工程と、上記第２導電層を覆い、かつ、上記切欠部を埋めるようにして、上記第２導電層より硬度の大きい材質からなる上記絶縁層を形成する絶縁層形成工程と、上記積層方向において上記第２導電層における上記切欠部の形成された領域と上記接続領域とが重なるように上記第１導電層を形成する第１導電層形成工程とを含むことを特徴としている。
【００３４】
また、この製造方法において、上記第２導電層における上記切欠部により互いに分離された部分のうちの少なくとも１つを、上記第２導電層の層方向に延在する配線としてもよい。
【００３５】
この製造方法により、上述した効果を奏する半導体装置を製造することができる。この製造方法では、従来の半導体装置の製造工程にて一般に利用されている材料や製造条件を用いればよく、第２導電層をパターニングする際のパターンを変更する以外は特別な工程の追加等は必要ない。さらに、従来のエリアパッド技術のようにボンディングパッドの下方にポリイミド膜などの有機材料薄膜を配する必要もない。したがって、有機材料薄膜を配するための材料や処理装置、処理工程を別途必要とせず、半導体装置のコストアップを抑制することができる。
【００３６】
本発明の半導体装置は、上記の半導体装置において、上記基板が半導体基板であり、上記積層方向において上記接続領域と重なる上記半導体基板の領域には、半導体素子が形成されていてもよい。
【００３７】
上記の構成では、接続領域の下方に半導体素子を形成するいわゆるエリアパッド構造となる。上述したように、本発明の構成では第１導電層の接続領域に衝撃が加わったとしても接続領域の下層においてクラックが発生することを抑制することができるため、接続領域の下方に半導体素子を形成したとしてもショートの問題が起こりにくい。そこで、上記のようにエリアパッド構造とすることにより、さらに接続領域の下層を有効活用して半導体装置の小型化を図ることができる。
【００３８】
本発明の半導体装置は、上記の半導体装置において、上記積層方向において上記接続領域と重なる上記第２導電層の領域には、上記切欠部が複数形成されているとともに、各切欠部にそれぞれ上記絶縁層の一部が埋め込まれていてもよい。
【００３９】
上記の構成では、接続領域と重なる第２導電層の領域に複数の切欠部が形成され、各切欠部に絶縁層の一部が埋め込まれていることにより、接続領域と重なる第２導電層の領域に複数の支柱部を形成することができる。これにより、第１導電層の接続領域に衝撃が加わった際に、その衝撃を複数の支柱部で受けることができる。したがって、接続領域の下方においてより広範囲で安定して第２導電層の変形を抑制することができる。また、その衝撃を複数の支柱部で分散して受けることができるため、より強い衝撃をも許容することができるようになる。
【００４０】
なお、この半導体装置の製造方法は、上記の製造方法において、上記切欠部形成工程では、上記積層方向において上記接続領域と重なる上記第２導電層の領域に、上記切欠部を複数形成することになる。
【００４１】
本発明の半導体装置は、上記の半導体装置において、上記積層方向において上記接続領域と重なる上記第２導電層の領域では、上記接続領域の中心に相当する部分に対して上記基板の端部側より中心側に上記切欠部が多く形成されていることが望ましい。
【００４２】
上記の構成では、接続領域と重なる第２導電層の領域において、接続領域の中心に相当する部分に対して、基板端部側より基板中心側に切欠部が多く形成されている。接続領域がワイヤーボンディングのための領域である場合、ボンディング工程におけるボンディングヘッドは、通常、基板端部側から基板中心側に向かって移動しつつ接続領域に衝突することになる。このとき、ボンディングヘッドが接続領域に衝突することによる衝撃に起因して生じる応力は、基板端部側より基板中心側において大きくなる。
【００４３】
上記のように、基板端部側より基板中心側に切欠部が多く形成され、支柱部が形成されることにより、大きい応力が発生しやすい部分をより多くの支柱部により分散して支持することができ、より強い衝撃をも許容することができるようになる。
【００４４】
本発明の半導体装置は、上記の半導体装置において、上記積層方向において上記接続領域と重なる上記第２導電層の領域であって、上記接続領域の中心に相当する部分には上記切欠部が位置することが望ましい。
【００４５】
上記の構成では、接続領域の中心に相当する部分には切欠部が位置する。接続領域に加わる衝撃は、この接続領域の端部より中心部の方が大きくなりやすい。これは、衝撃を加える物（例えば、ボンディング工程におけるボンディングヘッド等）は接続領域の中心付近に衝突することが多いからである。上記のように、接続領域の中心に相当する部分に切欠部が位置し、支柱部が形成されることにより、最も衝撃が大きく最大応力が発生しやすい部分をこの支柱部により効果的に支持することができ、より確実にクラックの発生を抑制することができる。
【００４６】
本発明の半導体装置は、上記の半導体装置において、上記切欠部が、上記第２導電層の層方向に延在するスリット状に形成されていてもよい。
【００４７】
本発明の半導体装置は、上記の半導体装置において、上記積層方向において上記接続領域と重なる上記第２導電層の領域のうち上記切欠部を除いた部分の面積の割合が、８７％以下であることが望ましい。
【００４８】
上記の構成では、より確実にクラック発生を抑制することができる。クラック発生を抑制する観点からすると上記面積の割合が小さい方が望ましいが、第２導電層の少なくとも一部の領域は接続領域と重なっていることから、上記面積の割合が０％となることはない。
【００４９】
本発明の半導体装置は、上記の半導体装置において、上記積層方向において上記接続領域と重なる上記第２導電層の領域には、上記切欠部が複数形成されているとともに、各切欠部にそれぞれ上記絶縁層の一部が埋め込まれており、上記積層方向において上記接続領域と重なる上記第２導電層の領域では、上記各切欠部の延在する方向に直交する断面における上記第２導電層の層方向の上記切欠部の平均数密度が、０．２本／μｍ以上であることが望ましい。
【００５０】
上記の構成では、より確実にクラック発生を抑制することができる。クラック発生を抑制する観点からすると上記平均数密度が大きい方が望ましいが、上記平均数密度が大きくなると切欠部の幅が小さくなり切欠部の形成が困難になる。したがって、切欠部の形成が可能な範囲内で上記平均数密度を設定すればよい。
【００５１】
【発明の実施の形態】
本発明の実施の一形態について図１から図７に基づいて説明すれば、以下の通りである。なお、本実施形態の半導体装置の製造工程や製造条件等は、通常の半導体装置の製造工程や製造条件等と基本的には同じであるため、特段の場合を除いてその詳細な説明は省略する。
【００５２】
図１（ａ）は、本実施形態の半導体装置１０を半導体基板１１上方からみた平面図、図１（ｂ）は、半導体装置１０の図１（ａ）Ａ−Ａ線における断面図である。なお、図面の複雑化を避けるため、図１（ａ）では図１（ｂ）に現れている構成要素の一部のものについては図示を省略している。
【００５３】
半導体装置１０は、表面に複数の層が積層された半導体基板１１（基板）と、外部との電気的接続をとるための接続領域（接続面）１２ａを有するボンディングパッド１２（第１導電層）と、半導体基板１１とボンディングパッド１２との間に介在する第１層間絶縁膜１３（絶縁層）と、この第１層間絶縁層１３に埋設されたメタル配線層１４（第２導電層）とを少なくとも備えている。
【００５４】
さらに、半導体装置１０は、半導体基板１１上に形成されたＭＯＳトランジスタ１５（半導体素子）と、ＭＯＳトランジスタ１５を分離する素子分離層１６と、第１層間絶縁層１３と半導体基板１１との間に介在する第２層間絶縁膜１７と、ボンディングパッド１２を覆いつつ接続領域１２ａに相当する部分に開口部１８ａを有するパッシベーション膜１８とを備えている。
【００５５】
なお、ボンディングパッド１２の接続領域１２ａは、パッシベーション膜１８の開口部１８ａにより表面に露出しており、ウエハーテスト工程におけるテスターのプローバーや、ボンディング工程におけるワイヤーボンダーのボンディングヘッド等が接触でき、あるいはボンディングワイヤー等が接続できるようになっている。
【００５６】
また、ここでは基板として半導体基板１１を用いているが、絶縁体基板上に半導体層が形成されているような構成であってもよい。
【００５７】
ＭＯＳトランジスタ１５は、ゲート電極１９、ソース領域２０、及びドレイン領域２１を備えている。なお、ＭＯＳトランジスタ１５は、上記以外にも、絶縁膜、ソース電極、ドレイン電極等を備えることもあるが、本半導体装置１０ではＭＯＳトランジスタ１５の構成にこだわらないため、ここではこれらの図示及び説明を省略している。また、ＭＯＳトランジスタ１５は、半導体素子の一例として挙げたものであり、他の素子に置き換えて考えてもよい。
【００５８】
なお、ＭＯＳトランジスタ１５や素子分離層１６など、半導体基板１１と第２層間絶縁膜１７との間、又は半導体基板１１の上部に形成されている各層を「機能層」と総称することもある。
【００５９】
メタル配線層１４は、単層の金属薄膜にて構成されていてもよいが、主な構成要素である導電層２２を、バリアメタル（反射防止膜）２３ａ・２３ｂで挟持して構成されることが多い。バリアメタル２３ａ・２３ｂは、メタル配線層１４の形成過程で利用されるフォトリソグラフ技術の露光工程における光の反射を防止するためのものである。なお、メタル配線層１４の上側のバリアメタル２３ａのみが設けられることもある。
【００６０】
同様に、ボンディングパッド１２は、主な構成要素である導電層２４を、バリアメタル２５ａ・２５ｂで挟持して構成されることが多く、ボンディングパッド１２の上側のバリアメタル２５ａのみが設けられることもある。ただし、ボンディングパッド１２の接続領域１２ａでは、ボンディングワイヤー等との接続を良好にすべく、バリアメタル２５ａが除去されていることが望ましい。
【００６１】
導電層２２・２４を構成する材質は、一般に第１層間絶縁層１３やバリアメタル２３ａ・２３ｂ・２５ａ・２５ｂの材質よりも硬度の小さいものが用いられることが多い。導電層２２・２４を構成する材質としては例えばＡｌやＡｌＣｕ（Ｃｕを含んだＡｌ）があり、第１層間絶縁層１３を構成する材質としては例えばＳｉＯ2やＰ−ＴＥＯＳがあり、バリアメタル２３ａ・２３ｂ・２５ａ・２５ｂを構成する材質としては例えばＴｉ／ＴｉＮ（密着層としてのＴｉと、バリアメタルとしてのＴｉＮ）がある。
【００６２】
第１層間絶縁層１３は、メタル配線層１４とボンディングパッド１２とを絶縁するものであり、第２層間絶縁膜１７は、半導体基板１１や機能層とメタル配線層１４とを絶縁するものである。また、第１層間絶縁層１３及び第２層間絶縁膜１７には、所定の位置にビアホール２６・２７が形成され、このビアホール２６・２７に埋め込まれたプラグ２８・２９により、ボンディングパッド１２とメタル配線層１４との間の導通、メタル配線層１４と機能層との間の導通がとられる。なお、図１（ｂ）では、メタル配線層１４の一部とＭＯＳトランジスタ１５のドレイン領域２１とが接続されている場合を一例として示している。
【００６３】
ここで、本半導体装置１０では、メタル配線層１４の少なくとも一部の領域は、半導体基板１１上に積層された各層の積層方向（以下、単に「積層方向」という。）において接続領域１２ａと重なっている。
【００６４】
そして、接続領域１２ａと重なるメタル配線層１４の領域（つまり、メタル配線層１４における接続領域１２ａの下方の領域）には、積層方向に貫通しており、メタル配線層１４をその層方向において分離している切欠部（ノッチ）３０ａ〜３０ｅが形成されている。なお、本明細書では、「メタル配線層１４の領域」には切欠部をも含むものとしている。この切欠部３０ａ〜３０ｅにより、メタル配線層１４は複数の配線１４ａ〜１４ｆに区分されている。
【００６５】
なお、「積層方向」とは、第２層間絶縁膜１７、メタル配線層１４、第１層間絶縁層１３、ボンディングパッド１２、パッシベーション膜１８等を積層していく方向、つまり半導体基板１１の表面にほぼ垂直な方向を意味している。また、「層方向」とは、各層に関してその層がひろがっている方向、つまり半導体基板１１の表面にほぼ平行な方向を意味している。
【００６６】
また、各切欠部３０ａ〜３０ｅには、第１層間絶縁層１３の一部がそれぞれ埋め込まれている。これにより、各切欠部３０ａ〜３０ｅに埋め込まれた第１層間絶縁層１３の一部が、硬度の小さい材質からなるメタル配線層１４を貫通して上層を支持する柱（壁）の役割を果たすようになる。つまり、この切欠部３０ａ〜３０ｅにそれぞれ埋め込まれている第１層間絶縁層１３の一部が、それぞれ支柱部１３ａ〜１３ｅを構成している。
【００６７】
これにより、接続領域１２ａと重なるメタル配線層１４の領域では、配線１４ａ〜１４ｆと支柱部１３ａ〜１３ｅとが交互に並ぶ断面構造となっている。
【００６８】
なお、本実施形態では、複数の切欠部３０ａ〜３０ｅが形成されている場合を想定して説明しているが、接続領域１２ａと重なるメタル配線層１４の領域に単一の切欠部が形成されていてもよい。
【００６９】
また、本実施形態では、切欠部３０ａ〜３０ｅがスリット状に形成され互いに平行に、つまりストライプ状に配置されている場合を想定して説明しているが、切欠部３０ａ〜３０ｅの形状は上記に限定されるものではない。例えば、メタル配線層１４の層方向において折れ曲がった形状や曲線形状等であってもよい。
【００７０】
ここで、ボンディングパッド１２の接続領域１２ａには、ウエハーテスト工程においてテスターのプローバーが衝突したり、ボンディング工程においてワイヤーボンダーのボンディングヘッドが衝突したりする。この衝突による衝撃や荷重によって、接続領域１２ａの下層には応力が発生する。支柱部１３ａ〜１３ｅが形成されていないと、上記応力によりメタル配線層１４の導電層２２が圧縮変形しやすくなる。この圧縮変形により、導電層２２上のバリアメタル２３ａ、その上の第１層間絶縁層１３、さらにその上のバリアメタル２５ｂにおける、上記圧縮変形の変形箇所に対応する部分に局所的に応力が集中する。そして、このように応力が集中した部分にクラックが発生する可能性が高くなる。
【００７１】
これに対して、本半導体装置１０は、支柱部１３ａ〜１３ｅが形成されていることにより、上記衝撃や荷重がボンディングパッド１２の接続領域１２ａに加わったとしても、その衝撃等を支柱部１３ａ〜１３ｅで受けることができる。支柱部１３ａ〜１３ｅは第１層間絶縁層１３の一部であるため、メタル配線層１４より硬度の大きい材質により構成されていることになる。したがって、支柱部１３ａ〜１３ｅにより上記衝撃等をうけることで、メタル配線層１４の変形を抑制することができる。
【００７２】
その結果、導電層２２上のバリアメタル２３ａ、その上の第１層間絶縁層１３、さらにその上のバリアメタル２５ｂの一部に応力が集中することを抑制でき、これらにクラックが発生することを抑制することができる。
【００７３】
また、従来の構成では、例えば図８（ａ）及び図８（ｂ）に示したように、接続領域の下方に設けられている導電層は最上の導電層と導通しており、接続領域内の各導電層全体でボンディングパッドが構成されていた。このような構成では、接続領域の下方の導電層を、その上方にあるボンディングパッドとは独立した配線として利用することができず、接続領域の下層を有効活用することが困難であった。
【００７４】
これに対して、本半導体装置１０では、切欠部３０ａ〜３０ｅがメタル配線層１４をその層方向において配線１４ａ〜１４ｆに分離している。これにより、切欠部３０ａ〜３０ｅによって互いに分離された配線１４ａ〜１４ｆのうちの一部のもの、例えば図１（ｂ）では配線１４ｆを、上層であるボンディングパッド１２と、下層に設けられた他の層とを接続するために用いつつ、他の一部のもの、例えば図１（ｂ）では配線１４ａ〜１４ｅを、ボンディングパッド１２とは絶縁させた配線として利用することができるようになる。
【００７５】
したがって、メタル配線層１４における、積層方向において接続領域１２ａと重なる領域をも、接続領域１２ａとは絶縁され、独立した配線として利用することができるようになる。この独立した配線１４ａ〜１４ｅは、例えば半導体基板１１の面方向に互いに離間して配置された他の電気回路要素同士を接続するために用いることができる。
【００７６】
半導体装置１０には、図１（ａ）又は図１（ｂ）に現れているボンディングパッド１２やＭＯＳトランジスタ１５以外に、他のボンディングパッドやＭＯＳトランジスタ、その他の電気回路要素が形成されている。半導体装置１０では、図１（ａ）又は図１（ｂ）に現れているボンディングパッド１２やＭＯＳトランジスタ１５以外の電気回路要素であっても、図１（ａ）又は図１（ｂ）に現れている接続領域１２ａの下方の配線１４ａ〜１４ｆを用いて接続することができる。つまり、本半導体装置１０では、メタル配線層１４と同一の層による配線のレイアウトの自由度を高めることができる。
【００７７】
このように、本半導体装置１０では、メタル配線層１４における切欠部３０ａ〜３０ｅにより互いに分離された部分（配線１４ａ〜１４ｆ）のうちの少なくとも１つを、メタル配線層１４の層方向に延在する配線とすることができる。これにより、本半導体装置１０では、接続領域１２ａの下層をより有効活用することができるようになり、半導体装置１０自体の小型化を図ることができるようになる。
【００７８】
以上のように、本半導体装置１０の構成では、接続領域１２ａの下層におけるクラックの発生を抑制しつつ、接続領域１２ａの下層を有効活用して装置の小型化を図ることができる。
【００７９】
本半導体装置１０では、積層方向において接続領域１２ａと重なる半導体基板１１の領域に、半導体素子としてのＭＯＳトランジスタ１５が形成されている。この構成では、接続領域１２ａの下方に半導体素子を形成するいわゆるエリアパッド構造となる。上述したように、本半導体装置１０の構成では接続領域１２ａに衝撃が加わったとしても接続領域１２ａの下層においてクラックが発生することを抑制することができるため、接続領域１２ａの下方にＭＯＳトランジスタ１５を形成したとしてもショートの問題が起こりにくい。そこで、上記のようにエリアパッド構造とすることにより、さらに接続領域１２ａの下層を有効活用して装置の小型化を図ることができる。
【００８０】
図１（ａ）及び図１（ｂ）にも現れているように、切欠部３０ａ〜３０ｅは複数形成されており、各切欠部３０ａ〜３０ｅにそれぞれ第１層間絶縁層１３の一部が埋め込まれていることが望ましい。
【００８１】
これにより、接続領域１２ａと重なるメタル配線層１４の領域に複数の支柱部１３ａ〜１３ｅを形成することができ、接続領域１２ａに衝撃が加わった際に、その衝撃を複数の支柱部１３ａ〜１３ｅで受けることができる。したがって、接続領域１２ａの下方においてより広範囲で安定してメタル配線層１４の変形を抑制することができる。また、その衝撃を複数の支柱部１３ａ〜１３ｅで分散して受けることができるため、より強い衝撃をも許容することができるようになる。
【００８２】
各切欠部３０ａ〜３０ｅは、図１（ａ）に示したように、例えばメタル配線層１４の層方向に延在するスリット状、つまり直線状に延びる溝状に形成しておくことができる。各切欠部３０ａ〜３０ｅの配置関係としては、各切欠部３０ａ〜３０ｅを互いに平行になるように配置することが望ましい。これにより、支柱部１３ａ〜１３ｅを接続領域１２ａの下方においてより均一に近い状態で分散させて配置できるとともに、配線１４ａ〜１４ｆを高密度で配置することができる。
【００８３】
このとき、切欠部３０ａ〜３０ｅの延在する方向に直交する断面（例えば図１（ｂ）に現れている断面）において、配線１４ａ〜１４ｆの幅を接続領域１２ａの幅より小さい所定幅以下とし、切欠部３０ａ〜３０ｅの幅を接続領域１２ａの幅より小さい所定幅以上とすることによって、より確実にクラックの発生を抑制することができるようになる。
【００８４】
配線層密度とクラック発生率との関係を図２に示す。ここで、「配線層密度」とは、接続領域１２ａの面積に対する、積層方向において接続領域１２ａと重なるメタル配線層１４の領域内で配線１４ａ〜１４ｆが占める面積の割合、つまり積層方向において接続領域１２ａと重なるメタル配線層１４の領域のうち切欠部３０ａ〜３０ｅを除いた部分の面積の割合を意味する。
【００８５】
図８（ａ）及び図８（ｂ）に示した従来の構成では、配線層密度＝１となるため、配線層密度が大きいほどクラック発生率が従来の構成の場合に近づくことになる。実際、図２に現れているように、配線層密度が大きいほどクラック発生率が高くなり、配線層密度がほぼ１になるとクラック発生率がほぼ１００％になる。
【００８６】
これに対して、配線層密度が０．８７以下ではクラック発生率が０％になった。したがって、配線層密度を０．８７以下にすることが望ましい。なお、マージンを考慮に入れて配線層密度を０．８０以下にすることがより望ましく、より確実には配線層密度を０．６０以下にすることが望ましい。
【００８７】
なお、クラック発生を抑制する観点からすると配線層密度が小さい方が望ましいが、メタル配線層１４の少なくとも一部の領域は接続領域１２ａと重なっていることから、配線層密度が０％となることはない。
【００８８】
次に、スリット数とクラック発生率との関係を図３に示す。ここで、スリット数は、積層方向において接続領域１２ａと重なるメタル配線層１４の領域に形成された切欠部の本数を指す。なお、図３はスリットの延在する方向に直交する断面における接続領域１２ａの幅が９０μｍの場合に関するものである。
【００８９】
図８（ａ）及び図８（ｂ）に示した従来の構成では、スリット数＝０本となるため、スリット数が小さいほどクラック発生率が従来の構成の場合に近づくことになる。実際、図３に現れているように、スリット数が小さいほどクラック発生率が高くなっている。
【００９０】
これに対して、スリット数が１８本以上ではクラック発生率が０％になった。したがって、スリット数を１８本以上にすることが望ましい。なお、マージンを考慮に入れてスリット数を２０本以上にすることがより望ましい。
【００９１】
なお、スリット数の影響をより一般化するためには、スリット数密度（切欠部の平均数密度）に換算して考えればよい。「スリット数密度」とは、積層方向において接続領域１２ａと重なるメタル配線層１４の領域に関して、スリットの延在する方向に直交する断面におけるメタル配線層１４の層方向の平均数密度、つまり単位長さ当たりの平均スリット数を意味する。上記の場合でスリット数＝１８本はスリット数密度＝１８本／９０μｍ＝０．２本／μｍに相当し、スリット数＝２０本はスリット数密度＝２０本／９０μｍ≒０．２２本／μｍに相当することになる。
【００９２】
なお、クラック発生を抑制する観点からするとスリット数数密度が大きい方が望ましいが、スリット数数密度が大きくなると切欠部の幅が小さくなり切欠部の形成が困難になる。したがって、切欠部の形成が可能な範囲内でスリット数数密度を設定すればよい。
【００９３】
以上のように、スリット数を増加／減少することと、配線層密度を減少／増加することとはクラック発生率を抑制する点に関して相反する効果がある。クラック発生率をより確実に抑制するためには、スリット数を大きく（例えば、スリット数密度を０．２２本／μｍ以上）し、かつ、配線層密度を小さく（例えば、配線層密度を０．６以下）するように切欠部３０ａ〜３０ｅ及び配線１４ａ〜１４ｆの幅（延在する方向と直交する層方向の幅）を決定することが望ましい。
【００９４】
例えば、スリットの延在する方向に直交する断面における接続領域１２ａの幅が９０μｍの場合、切欠部３０ａ〜３０ｅの幅を１．８μｍ以上（ただし、製造プロセスで許容される最大値以下）、かつ、配線１４ａ〜１４ｆの幅を２．７μｍ以下（ただし、製造プロセスで許容される最小値以上）に設定することが望ましく、これによりスリット数密度を０．２２本／μｍ以上、かつ、配線層密度を０．６以下にすることができる。
【００９５】
また、図４に示すように、積層方向において接続領域１２ａと重なるメタル配線層１４の領域であって、接続領域１２ａの中心Ｃに相当する部分には切欠部の１つである切欠部３０ｃが位置していることが望ましい。なお、図４は、図１（ａ）と同様、本半導体装置１０を半導体基板１１上方からみた平面図である。
【００９６】
接続領域１２ａに加わる衝撃は、この接続領域１２ａの端部より中心部の方が大きくなりやすい。これは、衝撃を加える物（例えば、ボンディング工程におけるボンディングヘッド等）は、接続領域１２ａの中心付近に衝突することが多いからである。上記のように、接続領域１２ａの中心に相当する部分に切欠部の１つである切欠部３０ｃが位置し、支柱部１３ｃが形成されることにより、最も衝撃が大きく最大応力が発生しやすい部分をこの支柱部１３ｃにより効果的に支持することができ、より確実にクラックの発生を抑制することができる。
【００９７】
なお、接続領域１２ａの中心は、接続領域１２ａが矩形の領域である場合はその対角線の交点を意味し、接続領域１２ａが円形の領域である場合はその円の中心を意味する。より一般的には、接続領域１２ａの中心は、接続領域１２ａの重心を意味する。
【００９８】
図４では、切欠部３０ａ〜３０ｅ、支柱部１３ａ〜１３ｅ、及び配線１４ａ〜１４ｆが接続領域１２ａの中心Ｃに対して対称となるように配置されている場合を示したが、図５に示すように切欠部３０ａ〜３０ｄ、支柱部１３ａ〜１３ｄ、及び配線１４ａ〜１４ｅを配置してもよい。図５には、積層方向において接続領域１２ａと重なるメタル配線層１４の領域で、接続領域１２ａの中心Ｃに相当する部分に対して半導体基板１１の基板端部側より基板中心側に切欠部及び支持部が多く配置されている場合を示している。図５の場合は、半導体基板１１の基板端部側には切欠部３０ｄ及び支持部１３ｄが配置され、半導体基板１１の基板中心側には切欠部３０ａ・３０ｂ及び支持部１３ａ・１３ｂが配置されている。これにより、半導体基板１１の基板中心側の方が基板端部側より配線１４ａ〜１４ｅの面積密度が小さくなる。
【００９９】
接続領域１２ａがワイヤーボンディングのための領域である場合、ボンディング工程におけるボンディングヘッドは、通常、半導体基板１１の基板端部側から基板中心側に向かって移動しつつ接続領域１２ａに衝突することになる。このとき、ボンディングヘッドが接続領域１２ａに衝突することによる衝撃に起因して生じる応力は、基板端部側より基板中心側において大きくなる。
【０１００】
上記のように、基板端部側より基板中心側に切欠部及び支持部が多く形成されることにより、大きい応力が発生しやすい部分をより多くの支柱部により分散して支持することができ、より強い衝撃をも許容することができるようになる。
【０１０１】
なお、ここでいう半導体基板１１の「端部」とは、半導体装置１０が完成されたときの半導体基板１１の端部１１ａをいう。したがって、通常の半導体装置の製造工程のように、大面積の半導体基板に多数の半導体装置を形成し、所定の段階で半導体基板を切断して各半導体装置を切り分ける場合には、その切断する部分が「端部」になる。
【０１０２】
次に、本半導体装置１０の製造方法について図６（ａ）〜図６（ｄ）に基づいて説明する。なお、以下に示す各層の材質や形成方法、具体的な数値等は、一例として示したものであり、これらは適宜変更可能なものである。
【０１０３】
まず、図６（ａ）に示すように、半導体基板１１上にＭＯＳトランジスタ１５や素子分離層１６等の機能層を形成し、その上に第２層間絶縁膜１７としてのＢＰＳＧ膜をＣＶＤ（Chemical Vapor Deposition）法により９０００Åの厚みに堆積させる。なお、第２層間絶縁膜１７には所定の位置にビアホール２７を形成し、プラグ２９を埋め込む。
【０１０４】
さらに、この第２層間絶縁膜１７の上にメタル配線層１４を堆積させる（第２導電層形成工程）。メタル配線層１４は、バリアメタル２３ｂとして厚み２００ÅのＴｉＮ膜、導電層２２として厚み４０００ÅのＡｌ膜、バリアメタル２３ａとして厚み２００ÅのＴｉＮ膜をこの順に積層することにより形成する。
【０１０５】
次に、図６（ｂ）に示すように、フォトリソグラフ技術及び金属薄膜加工技術によりメタル配線層１４を所定のパターンにパターニングする。つまり、メタル配線層１４に対して、積層方向に貫通し、メタル配線層１４をその層方向において分離する切欠部３０ａ〜３０ｅを形成する（切欠部形成工程）。ここでは、後に形成するボンディングパッド１２の接続領域１２ａと重なる領域における、配線１４ａ〜１４ｆの幅が１．５μｍ、切欠部３０ａ〜３０ｅの幅が１．５μｍであり、配線１４ａ〜１４ｆ及び切欠部３０ａ〜３０ｅがそれぞれストライプ状となるようにパターニングした。
【０１０６】
次に、図６（ｃ）に示すように、第２層間絶縁膜１７及びパターニングしたメタル配線層１４上に第１層間絶縁層１３としてのＰ−ＴＥＯＳ膜を１５０００Åの厚みに堆積させる。このとき、第１層間絶縁層１３が、メタル配線層１４を覆い、かつ、切欠部３０ａ〜３０ｅを埋めるように第１層間絶縁層１３を堆積させる（絶縁層形成工程）。なお、第１層間絶縁層１３には所定の位置にビアホール２６を形成し、プラグ２８を埋め込む。
【０１０７】
次に、図６（ｄ）に示すように、第１層間絶縁層１３上にボンディングパッド１２を形成する。ボンディングパッド１２は、バリアメタル２５ｂとして厚み２００ÅのＴｉＮ膜、導電層２４として厚み６０００ÅのＡｌ膜、バリアメタル２５ａとして厚み２００ÅのＴｉＮ膜をこの順に積層し、これらをフォトリソグラフ技術及び金属薄膜加工技術により所定のパターンにパターニングすることにより形成する。ここでは、ボンディングパッド１２が１００μｍ×１００μｍの正方形になるようにパターニングした。
【０１０８】
そして、第１層間絶縁層１３及びパターニングしたボンディングパッド１２上にパッシベーション膜１８としてのＢＰＳＧ膜を１００００Åの厚みに堆積させ、これをフォトリソグラフ技術及びパッシベーション膜加工技術によりパターニングしてボンディングパッド１２上に開口部１８ａを形成し、接続領域１２ａを設ける。ここでは、接続領域１２ａが９０μｍ×９０μｍの正方形になるようにパターニングした。
【０１０９】
なお、ボンディングパッド１２及び接続領域１２ａは、積層方向においてメタル配線層１４における切欠部３０ａ〜３０ｅの形成された領域と接続領域１２ａとが重なるように形成される（第１導電層形成工程）。
【０１１０】
この製造方法においては、メタル配線層１４における切欠部３０ａ〜３０ｅにより互いに分離された部分のうちの少なくとも１つを、メタル配線層１４の層方向に延在する配線１４ａ〜１４ｆとしてもよい。また、切欠部３０ａ〜３０ｅを、メタル配線層１４の層方向に延在するスリット状に形成してもよい。さらに、上記切欠部形成工程では、積層方向において接続領域１２ａと重なるメタル配線層１４の領域に、切欠部を複数形成してもよい。
【０１１１】
上記のような工程を経て半導体装置１０を形成することができる。この製造方法では、従来の半導体装置の製造工程にて一般に利用されている材料や製造条件を用いればよく、メタル配線層１４をパターニングする際のパターンを変更する以外は特別な工程の追加等は必要ない。さらに、従来のエリアパッド技術のようにボンディングパッドの下方にポリイミド膜などの有機材料薄膜を配する必要もない。したがって、有機材料薄膜を配するための材料や処理装置、処理工程を別途必要とせず、半導体装置のコストアップを抑制することができる。
【０１１２】
なお、上記半導体装置１０では、メタル配線層１４が１層のみの場合について説明したが、メタル配線層を２層以上設けてもよい。例えば図７に示す半導体装置５０のように、２層のメタル配線層１４・５４を設けることができる。なお、半導体装置５０の構成要素のうち、上記半導体装置１０の構成要素と同等の機能を有する構成要素に対しては、上記半導体装置１０について用いた符号と同一符号を用いる。また、第１層間絶縁層５３、支柱部５３ａ〜５３ｅ、メタル配線層５４、配線５４ａ〜５４ｆ、導電層６２、バリアメタル６３ａ・６３ｂ、ビアホール６６、プラグ６８、及び切欠部７０ａ〜７０ｅは、それぞれ第１層間絶縁層１３、支柱部１３ａ〜１３ｅ、メタル配線層１４、配線１４ａ〜１４ｆ、導電層２２、バリアメタル２３ａ・２３ｂ、ビアホール２６、プラグ２８、及び切欠部３０ａ〜３０ｅと同等の機能を有する構成要素である。
【０１１３】
半導体装置５０では、切欠部３０ａ〜３０ｅと切欠部７０ａ〜７０ｅとが積層方向に重なるように配置されることが望ましい。これにより、支柱部１３ａ〜１３ｅと支柱部５３ａ〜５３ｅとが積層方向に直線状に延び、効果的な支持が可能になる。
【０１１４】
なお、必ずしも複数のメタル配線層すべてに切欠部が形成されている必要はないが、ボンディングパッド１２に最も近いメタル配線層には切欠部が形成されていることが望ましい。
【０１１５】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。なお、本発明の半導体装置及びその製造方法は、次の特徴を有しているともいえる。
【０１１６】
本発明の半導体装置は、複数層の金属層によって構成され、最上層の第１の金属層によって形成されたボンディングパッドを有する半導体装置で、ボンディングパッドの下部にて半導体素子が形成されている半導体装置であって、ボンディングパッドの下部において、第１の金属層の下層である第２の金属層が形成されていない箇所が１本以上の細いスリット状になるように第２の金属層パターンが形成されている。
【０１１７】
また、本発明の半導体装置は、第２の金属層が、ボンディングパッドの下部にてボンディングパッドの幅より細い、ある一定の値以下の線幅で形成されている箇所を複数箇所有し、第２の金属層に挟まれた絶縁膜がある値以上の線幅で形成されている箇所を複数箇所有している。
【０１１８】
また、本発明の半導体装置は、ボンディングパッドの下部において、第２の金属層が形成されていない細いスリット状の箇所が、ボンディングパッドの中心に位置するように配置されている。
【０１１９】
また、本発明の半導体装置は、上記スリット状の箇所が、ボンディングパッドの中心からチップの外側方向よりもボンディングパッドの中心からチップの内側方向に多く形成されている。
【０１２０】
また、上記半導体装置の製造方法は、半導体基板上に、第１の金属層を堆積させる工程と、第２の金属層を堆積させる工程と、第２の金属層を所定の幅と所定の間隔を有するストライプ状に加工する工程とを含んでいる。
【０１２１】
また、上記半導体装置の製造方法は、第１の金属層の下方に、第２の金属層を所定の幅と所定の間隔を有するストライプ状に加工する工程を含んでいる。
【０１２２】
【発明の効果】
本発明の半導体装置は、接続領域を有する第１導電層と、基板と第１導電層との間に介在する絶縁層と、絶縁層に埋設された第２導電層とを備え、第２導電層が絶縁層より硬度の小さい材質からなる半導体装置であって、第２導電層の少なくとも一部の領域は、積層方向において接続領域と重なっており、接続領域と重なる第２導電層の領域には、積層方向に貫通しており、第２導電層をその層方向において分離している切欠部が形成されているとともに、この切欠部に絶縁層の一部が埋め込まれている構成である。
【０１２３】
これにより、切欠部に埋め込まれた絶縁層の一部が、硬度の小さい材質からなる第２導電層を貫通して上層を支持する柱（壁）の役割を果たすようになる。したがって、第１導電層の接続領域に衝撃が加わったとしても、その衝撃を支柱部で受けることにより第２導電層の変形が抑制される。その結果、接続領域の下方における第１導電層や第２導電層、絶縁層、さらにはこれらの層の上下に設けられる他の層にクラックが発生することを抑制することができる。
【０１２４】
また、切欠部は、第２導電層の層方向において第２導電層を分離している。したがって、第２導電層における、複数の層の積層方向において上記接続領域と重なる領域をも、その上方にある第１導電層の接続領域とは絶縁され、独立した配線として利用することができるようになる。このように、第１導電層の接続領域の下層をより有効活用することができるようになり、半導体装置の小型化（高集積化）を図ることができるようになる。
【０１２５】
以上のように、上記の構成によれば、接続領域の下層におけるクラックの発生を抑制しつつ、接続領域の下層を有効活用して半導体装置の小型化を図ることができる。
【０１２６】
なお、上記半導体装置の製造方法は、第２導電層を形成する第２導電層形成工程と、第２導電層に対して、積層方向に貫通し、第２導電層をその層方向において分離する切欠部を形成する切欠部形成工程と、第２導電層を覆い、かつ、切欠部を埋めるようにして、第２導電層より硬度の大きい材質からなる絶縁層を形成する絶縁層形成工程と、積層方向において第２導電層における切欠部の形成された領域と接続領域とが重なるように第１導電層を形成する第１導電層形成工程とを含む方法である。
【０１２７】
この製造方法により、上述した効果を奏する半導体装置を製造することができる。この製造方法では、従来の半導体装置の製造工程にて一般に利用されている材料や製造条件を用いればよく、第２導電層をパターニングする際のパターンを変更する以外は特別な工程の追加等は必要ない。さらに、従来のエリアパッド技術のようにボンディングパッドの下方にポリイミド膜などの有機材料薄膜を配する必要もない。したがって、有機材料薄膜を配するための材料や処理装置、処理工程を別途必要とせず、半導体装置のコストアップを抑制することができる。
【０１２８】
本発明の半導体装置は、上記の半導体装置において、基板が半導体基板であり、積層方向において接続領域と重なる半導体基板の領域には、半導体素子が形成されていてもよい。
【０１２９】
上記の構成では、接続領域の下方に半導体素子を形成するいわゆるエリアパッド構造となる。上述したように、本発明の構成では第１導電層の接続領域に衝撃が加わったとしても接続領域の下層においてクラックが発生することを抑制することができるため、接続領域の下方に半導体素子を形成したとしてもショートの問題が起こりにくい。そこで、上記のようにエリアパッド構造とすることにより、さらに接続領域の下層を有効活用して半導体装置の小型化を図ることができる。
【０１３０】
本発明の半導体装置は、上記の半導体装置において、積層方向において接続領域と重なる第２導電層の領域には、切欠部が複数形成されているとともに、各切欠部にそれぞれ絶縁層の一部が埋め込まれていてもよい。
【０１３１】
上記の構成では、第１導電層の接続領域に衝撃が加わった際に、その衝撃を複数の支柱部で受けることができる。したがって、接続領域の下方においてより広範囲で安定して第２導電層の変形を抑制することができる。また、その衝撃を複数の支柱部で分散して受けることができるため、より強い衝撃をも許容することができるようになる。
【０１３２】
なお、この半導体装置の製造方法は、上記の製造方法において、切欠部形成工程では、積層方向において接続領域と重なる第２導電層の領域に、切欠部を複数形成することになる。
【０１３３】
本発明の半導体装置は、上記の半導体装置において、積層方向において接続領域と重なる第２導電層の領域では、接続領域の中心に相当する部分に対して基板の端部側より中心側に切欠部が多く形成されていることが望ましい。
【０１３４】
上記の構成では、大きい応力が発生しやすい部分をより多くの支柱部により分散して支持することができ、より強い衝撃をも許容することができるようになる。
【０１３５】
本発明の半導体装置は、上記の半導体装置において、積層方向において接続領域と重なる第２導電層の領域であって、接続領域の中心に相当する部分には切欠部が位置することが望ましい。
【０１３６】
上記の構成では、最も衝撃が大きく最大応力が発生しやすい部分をこの支柱部により効果的に支持することができ、より確実にクラックの発生を抑制することができる。
【０１３７】
本発明の半導体装置は、上記の半導体装置において、上記切欠部が、上記第２導電層の層方向に延在するスリット状に形成されていてもよい。
【０１３８】
本発明の半導体装置は、上記の半導体装置において、積層方向において接続領域と重なる第２導電層の領域のうち切欠部を除いた部分の面積の割合が、８７％以下であることが望ましい。上記の構成では、より確実にクラック発生を抑制することができる。
【０１３９】
本発明の半導体装置は、上記の半導体装置において、積層方向において接続領域と重なる第２導電層の領域では、各切欠部の延在する方向に直交する断面における第２導電層の層方向の切欠部の平均数密度が、０．２本／μｍ以上であることが望ましい。上記の構成では、より確実にクラック発生を抑制することができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の実施の一形態に係る半導体装置を半導体基板上方からみた平面図、（ｂ）は、上記半導体装置の（ａ）Ａ−Ａ線における断面図である。
【図２】配線層密度とクラック発生率との関係を示すグラフである。
【図３】スリット数とクラック発生率との関係を示すグラフである。
【図４】図１の半導体装置における切欠部の配置を説明するための図面である。
【図５】図１の半導体装置における切欠部の他の配置を説明するための図面である。
【図６】（ａ）〜（ｄ）は、図１の半導体装置の製造方法を説明するための図面である。
【図７】図１の半導体装置の一変形例を示す図面であり、半導体基板上方からみた断面図である。
【図８】（ａ）は、従来の半導体装置を半導体基板上方からみた平面図、（ｂ）は、上記半導体装置の断面図である。
【図９】従来の半導体装置におけるボンディングパッド部分の斜視図である。
【符号の説明】
１０ 半導体装置
１１ 半導体基板（基板）
１２ ボンディングパッド（第１導電層）
１２ａ 接続領域
１３ 第１層間絶縁層（絶縁層）
１３ａ〜１３ｅ 支柱部
１４ メタル配線層（第２導電層）
１４ａ〜１４ｆ 配線
１５ ＭＯＳトランジスタ（半導体素子）
１７ 第２層間絶縁膜
１８ パッシベーション膜
３０ａ〜３０ｅ 切欠部
５０ 半導体装置
５３ 第１層間絶縁層（絶縁層）
５３ａ〜５３ｅ 支柱部
５４ メタル配線層（第２導電層）
５４ａ〜５４ｆ 配線
７０ａ〜７０ｅ 切欠部
Claims (6)
- 表面に複数の層が積層された基板と、
それぞれ上記複数の層の一部をなす層であって、外部との電気的接続をとるための接続領域を有する第１導電層と、上記基板と上記第１導電層との間に介在する絶縁層と、上記絶縁層に埋設された第２導電層とを備え、
上記第２導電層が上記絶縁層より硬度の小さい材質からなり、
上記第２導電層の少なくとも一部の領域は、上記複数の層の積層方向において上記接続領域と重なっており、
上記接続領域と重なる上記第２導電層の領域には、上記積層方向に貫通しており、上記第２導電層をその層方向において分離している切欠部が形成されているとともに、この切欠部に上記絶縁層の一部が埋め込まれている半導体装置であって、
上記切欠部は、上記第２導電層の層方向に延在するスリット状に形成されており、
上記積層方向において上記接続領域と重なる上記第２導電層の領域のうち上記切欠部を除いた部分の面積の割合が、８７％以下であることを特徴とする半導体装置。 - 表面に複数の層が積層された基板と、
それぞれ上記複数の層の一部をなす層であって、外部との電気的接続をとるための接続領域を有する第１導電層と、上記基板と上記第１導電層との間に介在する絶縁層と、上記絶縁層に埋設された第２導電層とを備え、
上記第２導電層が上記絶縁層より硬度の小さい材質からなり、
上記第２導電層の少なくとも一部の領域は、上記複数の層の積層方向において上記接続領域と重なっており、
上記接続領域と重なる上記第２導電層の領域には、上記積層方向に貫通しており、上記第２導電層をその層方向において分離している切欠部が形成されているとともに、この切欠部に上記絶縁層の一部が埋め込まれている半導体装置であって、
上記切欠部は、上記第２導電層の層方向に延在するスリット状に形成されており、
上記積層方向において上記接続領域と重なる上記第２導電層の領域には、上記切欠部が複数形成されているとともに、各切欠部にそれぞれ上記絶縁層の一部が埋め込まれており、上記積層方向において上記接続領域と重なる上記第２導電層の領域では、上記各切欠部の延在する方向に直交する断面における上記第２導電層の層方向の上記切欠部の平均数密度が、０．２本／μｍ以上であることを特徴とする半導体装置。 - 上記第２導電層における上記切欠部により互いに分離された部分のうちの少なくとも１つは、上記第２導電層の層方向に延在する配線であることを特徴とする請求項１又は２に記載の半導体装置。
- 上記基板が半導体基板であり、
上記積層方向において上記接続領域と重なる上記半導体基板の領域には、半導体素子が形成されていることを特徴とする請求項１から３の何れか１項に記載の半導体装置。 - 表面に複数の層が積層された基板と、
それぞれ上記複数の層の一部をなす層であって、外部との電気的接続をとるための接続領域を有する第１導電層と、上記基板と上記第１導電層との間に介在する絶縁層と、上記絶縁層に埋設された第２導電層とを備える半導体装置の製造方法において、
上記第２導電層を形成する第２導電層形成工程と、
上記第２導電層に対して、上記複数の層の積層方向に貫通し、上記第２導電層をその層方向において分離する切欠部を形成する切欠部形成工程と、
上記第２導電層を覆い、かつ、上記切欠部を埋めるようにして、上記第２導電層より硬度の大きい材質からなる上記絶縁層を形成する絶縁層形成工程と、
上記積層方向において上記第２導電層における上記切欠部の形成された領域と上記接続領域とが重なるように上記第１導電層を形成する第１導電層形成工程とを含み、
上記切欠部を、上記第２導電層の層方向に延在するスリット状に形成し、
上記積層方向において上記接続領域と重なる上記第２導電層の領域のうち上記切欠部を除いた部分の面積の割合を、８７％以下とすることを特徴とする半導体装置の製造方法。 - 表面に複数の層が積層された基板と、
それぞれ上記複数の層の一部をなす層であって、外部との電気的接続をとるための接続領域を有する第１導電層と、上記基板と上記第１導電層との間に介在する絶縁層と、上記絶縁層に埋設された第２導電層とを備える半導体装置の製造方法において、
上記第２導電層を形成する第２導電層形成工程と、
上記第２導電層に対して、上記複数の層の積層方向に貫通し、上記第２導電層をその層方向において分離する切欠部を形成する切欠部形成工程と、
上記第２導電層を覆い、かつ、上記切欠部を埋めるようにして、上記第２導電層より硬度の大きい材質からなる上記絶縁層を形成する絶縁層形成工程と、
上記積層方向において上記第２導電層における上記切欠部の形成された領域と上記接続領域とが重なるように上記第１導電層を形成する第１導電層形成工程とを含み、
上記切欠部を、上記第２導電層の層方向に延在するスリット状に形成し、
上記積層方向において上記接続領域と重なる上記第２導電層の領域には、上記切欠部を複数形成し、各切欠部にそれぞれ上記絶縁層の一部を埋め込み、上記積層方向において上記接続領域と重なる上記第２導電層の領域では、上記各切欠部の延在する方向に直交する断面における上記第２導電層の層方向の上記切欠部の平均数密度を、０．２本／μｍ以上とすることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002162800A JP3967199B2 (ja) | 2002-06-04 | 2002-06-04 | 半導体装置及びその製造方法 |
| US10/452,907 US6847124B2 (en) | 2002-06-04 | 2003-06-03 | Semiconductor device and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002162800A JP3967199B2 (ja) | 2002-06-04 | 2002-06-04 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004014609A JP2004014609A (ja) | 2004-01-15 |
| JP3967199B2 true JP3967199B2 (ja) | 2007-08-29 |
Family
ID=30431447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002162800A Expired - Lifetime JP3967199B2 (ja) | 2002-06-04 | 2002-06-04 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6847124B2 (ja) |
| JP (1) | JP3967199B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7271489B2 (en) * | 2003-10-15 | 2007-09-18 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
| JP4357862B2 (ja) * | 2003-04-09 | 2009-11-04 | シャープ株式会社 | 半導体装置 |
| US7005369B2 (en) * | 2003-08-21 | 2006-02-28 | Intersil American Inc. | Active area bonding compatible high current structures |
| US8274160B2 (en) | 2003-08-21 | 2012-09-25 | Intersil Americas Inc. | Active area bonding compatible high current structures |
| US6930367B2 (en) * | 2003-10-31 | 2005-08-16 | Robert Bosch Gmbh | Anti-stiction technique for thin film and wafer-bonded encapsulated microelectromechanical systems |
| US7629689B2 (en) * | 2004-01-22 | 2009-12-08 | Kawasaki Microelectronics, Inc. | Semiconductor integrated circuit having connection pads over active elements |
| JP2005243907A (ja) | 2004-02-26 | 2005-09-08 | Renesas Technology Corp | 半導体装置 |
| US7241636B2 (en) * | 2005-01-11 | 2007-07-10 | Freescale Semiconductor, Inc. | Method and apparatus for providing structural support for interconnect pad while allowing signal conductance |
| US7449355B2 (en) * | 2005-04-27 | 2008-11-11 | Robert Bosch Gmbh | Anti-stiction technique for electromechanical systems and electromechanical device employing same |
| JP2006339406A (ja) * | 2005-06-02 | 2006-12-14 | Renesas Technology Corp | 半導体装置 |
| JP2007059867A (ja) * | 2005-07-26 | 2007-03-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2007036021A (ja) * | 2005-07-28 | 2007-02-08 | Seiko Epson Corp | 半導体装置 |
| JP2007042817A (ja) * | 2005-08-02 | 2007-02-15 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
| JP4645398B2 (ja) * | 2005-10-04 | 2011-03-09 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US20070170528A1 (en) * | 2006-01-20 | 2007-07-26 | Aaron Partridge | Wafer encapsulated microelectromechanical structure and method of manufacturing same |
| JP4757660B2 (ja) * | 2006-02-27 | 2011-08-24 | エルピーダメモリ株式会社 | 半導体装置 |
| KR101325198B1 (ko) * | 2006-08-29 | 2013-11-04 | 삼성디스플레이 주식회사 | 쇼트 패드와 이를 구비한 박막 트랜지스터 기판 및액정표시패널 |
| US7573115B2 (en) * | 2006-11-13 | 2009-08-11 | International Business Machines Corporation | Structure and method for enhancing resistance to fracture of bonding pads |
| JP4522435B2 (ja) * | 2007-06-05 | 2010-08-11 | 富士通テン株式会社 | 高周波回路装置、及びレーダ装置 |
| WO2009058143A1 (en) * | 2007-10-31 | 2009-05-07 | Agere Systems Inc. | Bond pad support structure for semiconductor device |
| JP2011119506A (ja) * | 2009-12-04 | 2011-06-16 | Panasonic Corp | 半導体装置 |
| JP5610905B2 (ja) * | 2010-08-02 | 2014-10-22 | パナソニック株式会社 | 半導体装置 |
| JP6074984B2 (ja) * | 2012-09-28 | 2017-02-08 | ローム株式会社 | 半導体装置 |
| US9219031B2 (en) * | 2013-05-13 | 2015-12-22 | Infineon Technologies Ag | Chip arrangement, and method for forming a chip arrangement |
| JP2016111084A (ja) * | 2014-12-03 | 2016-06-20 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| US9806148B2 (en) * | 2015-04-07 | 2017-10-31 | Texas Instruments Incorporated | Device isolator with reduced parasitic capacitance |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02285638A (ja) * | 1989-04-27 | 1990-11-22 | Toshiba Corp | 半導体装置 |
| JPH031538A (ja) | 1989-05-29 | 1991-01-08 | Sony Corp | 半導体装置 |
| JP2598328B2 (ja) * | 1989-10-17 | 1997-04-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5288662A (en) * | 1992-06-15 | 1994-02-22 | Air Products And Chemicals, Inc. | Low ozone depleting organic chlorides for use during silicon oxidation and furnace tube cleaning |
| JPH08213422A (ja) * | 1995-02-07 | 1996-08-20 | Mitsubishi Electric Corp | 半導体装置およびそのボンディングパッド構造 |
| JP3482779B2 (ja) | 1996-08-20 | 2004-01-06 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP2000195896A (ja) * | 1998-12-25 | 2000-07-14 | Nec Corp | 半導体装置 |
| US6586839B2 (en) * | 2000-08-31 | 2003-07-01 | Texas Instruments Incorporated | Approach to structurally reinforcing the mechanical performance of silicon level interconnect layers |
-
2002
- 2002-06-04 JP JP2002162800A patent/JP3967199B2/ja not_active Expired - Lifetime
-
2003
- 2003-06-03 US US10/452,907 patent/US6847124B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6847124B2 (en) | 2005-01-25 |
| US20040016949A1 (en) | 2004-01-29 |
| JP2004014609A (ja) | 2004-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3967199B2 (ja) | 半導体装置及びその製造方法 | |
| US5739587A (en) | Semiconductor device having a multi-latered wiring structure | |
| JP5205066B2 (ja) | 半導体装置およびその製造方法 | |
| TW503492B (en) | Semiconductor integrated circuit device and manufacturing method of the same | |
| US7301244B2 (en) | Semiconductor device | |
| JP5027431B2 (ja) | 半導体装置 | |
| JP5234239B2 (ja) | 半導体装置 | |
| KR100436001B1 (ko) | 반도체 장치 | |
| WO2005083767A1 (ja) | 半導体装置 | |
| TW201351585A (zh) | 半導體元件及其製造方法 | |
| JP2009147218A (ja) | 半導体装置とその製造方法 | |
| JP2005347622A (ja) | 半導体装置、回路基板及び電子機器 | |
| JP2001168093A (ja) | 半導体装置 | |
| JP4280204B2 (ja) | 半導体装置 | |
| JP4293563B2 (ja) | 半導体装置及び半導体パッケージ | |
| JP4251164B2 (ja) | 半導体装置および半導体チップ | |
| US6828681B2 (en) | Semiconductor devices having contact pads and methods of manufacturing the same | |
| JP4675146B2 (ja) | 半導体装置 | |
| JP4777899B2 (ja) | 半導体装置 | |
| JP4675147B2 (ja) | 半導体装置 | |
| JP4065876B2 (ja) | パッド下の集積半導体構造 | |
| US9691714B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| KR100709443B1 (ko) | 반도체 소자의 본딩 패드 형성방법 | |
| JPH04313256A (ja) | 半導体集積回路装置及びその形成方法 | |
| JP2009130312A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050324 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070306 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070507 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070507 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070529 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070530 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3967199 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110608 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130608 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |