JPH10247664A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH10247664A
JPH10247664A JP9049085A JP4908597A JPH10247664A JP H10247664 A JPH10247664 A JP H10247664A JP 9049085 A JP9049085 A JP 9049085A JP 4908597 A JP4908597 A JP 4908597A JP H10247664 A JPH10247664 A JP H10247664A
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JP
Japan
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film
wirings
silicon oxide
integrated circuit
wiring
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JP9049085A
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English (en)
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Masashi Umagoe
雅士 馬越
Naokatsu Suwauchi
尚克 諏訪内
Junji Ogishima
淳史 荻島
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 ＳＯＧ（スピンオングラス）膜を含む絶縁膜
を使って上下の配線間を平坦化した半導体チップをテー
プキャリアパッケージに封止する工程で生じるボンディ
ングパッドの剥離を防止する。 【解決手段】 酸化シリコン膜４６、ＳＯＧ膜４７およ
び酸化シリコン膜４８の３層膜で構成された層間絶縁膜
上に形成したボンディングパッドＢＰの下層にダミーの
配線４１Ｃ〜４１Ｇを形成し、ボンディングパッドＢＰ
の下部の配線４１Ｃ〜４１Ｇの上部において、同じ材料
である酸化シリコン膜４６、４８同士が直接接触する面
積を大きくして膜の接着性を向上させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、スピンオングラス
(Spin On Glass; ＳＯＧ）膜を含んだ絶縁膜を使って上
下の配線間を平坦化した半導体チップをテープキャリア
パッケージ（Tape Carrier Package; ＴＣＰ) に封止す
る半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】近年の大容量ＤＲＡＭ(Dynamic Random
Access Memory)は、メモリセルの微細化に伴う情報蓄積
用容量素子（キャパシタ）の蓄積電荷量の減少を補うた
めに、情報蓄積用容量素子をメモリセル選択用ＭＩＳＦ
ＥＴの上部に配置するスタックド・キャパシタ(stacked
capacitor) 構造を採用していることから、メモリアレ
イと周辺回路との間にほぼ情報蓄積用容量素子の高さに
相当する分の段差（標高差）が生じる。ところが、この
ような段差上に配線を形成すると、段差部にエッチング
残りが生じたり、フォトリソグラフィ時に露光光の焦点
ずれが生じたりするために、配線を精度良く加工するこ
とができなくなり、短絡不良などが発生する。
【０００３】そこで、このような問題を解決するため
に、下層の配線と上層の配線とを絶縁する層間絶縁膜の
平坦化技術が不可欠となっている。
【０００４】層間絶縁膜を平坦化するには、通常、一層
の絶縁膜のみでは困難であることから、従来より、配線
上にＣＶＤ(chemical Vapor Deposition) 法で酸化シリ
コン膜を堆積した後、配線間スペースに生じた酸化シリ
コン膜の凹部にスピンオングラス（ＳＯＧ）膜を埋め込
むことが行われている。例えば特開平３−７２６９３号
公報には、配線上にプラズマＣＶＤ法で酸化シリコン膜
を堆積した後、その上部にＳＯＧ膜をスピン塗布し、こ
れを熱処理（ベーク）して緻密化した後、エッチバック
によりその表面を平坦化し、さらにその上部にプラズマ
ＣＶＤ法で第２の酸化シリコン膜を堆積する平坦化技術
が記載されている。
【０００５】
【発明が解決しようとする課題】本発明者は、上記のよ
うなＳＯＧ膜を含んだ絶縁膜を使って上下の配線層間を
平坦化した半導体チップをＬＳＩパッケージに封止する
際、半導体チップの主面（素子形成面）に形成したボン
ディングパッド上にリードをボンディングしたときに加
わる衝撃によって、ボンディングパッドがその下部の絶
縁膜の一部と共にＳＯＧ膜との界面で剥離することがあ
るという問題を見い出した。
【０００６】これは、図４２（ａ）に示すように、ボン
ディングパッドＢＰの下部のような大面積で平坦な領域
には、エッチバックを行ってもＳＯＧ膜１００が残りや
すく、その場合は、ＳＯＧ膜１００と酸化シリコン膜１
０１との界面が剥離しやすい。そのため、ボンディング
パッドＢＰの接着性の低下を招き、最悪の場合には、図
４２（ｂ）に示すように、ボンディングパッドＢＰがそ
の下部の酸化シリコン膜１０１と共にＳＯＧ膜１００の
界面で剥離する。他方、図示は省略するが、多数の配線
が形成されている領域では、ＳＯＧ膜は配線間スペース
に生じた酸化シリコン膜の凹部に埋め込まれ、配線上に
は残らない。
【０００７】ＤＲＡＭなどのメモリＬＳＩを形成した半
導体チップを封止するパッケージには、ＴＣＰ(Tape Ca
rrier Package)、ＴＳＯＰ(Thin Small Outline Packag
e)、ＴＳＯＪ(Thin Small Outline J-lead package) な
どがあるが、とりわけ「後工程バンプ方式」と呼ばれる
組み立て方式によって製造したＴＣＰは、ボンディング
パッドに加わる衝撃が大きいために上記した剥離が生じ
易い。
【０００８】通常、ＴＣＰの組み立て工程では、片面に
リードを形成した絶縁テープのデバイスホール内に半導
体チップを配置し、あらかじめ前工程（ウエハプロセ
ス）で半導体チップのパッド上に形成しておいたバンプ
電極上にリードの一端部（インナーリード部）をボンデ
ィングしてリードとボンディングパッドを電気的に接続
する。従って、この場合は、ボンディングパッドに加わ
る衝撃が一回で済むので、ボンディングパッドの剥離も
比較的生じ難い。
【０００９】これに対し、「後工程バンプ方式」では、
まず図４３（ａ）に示すように、ワイヤボンディング装
置を使ってボンディングパッドＢＰ上にＡｕボール１０
２Ａをボンディングする（バンプ付け工程）。次に、図
４３（ｂ）に示すように、このＡｕボール１０２Ａの表
面をツール１０３で平坦化して高さの揃ったバンプ電極
１０２を形成する（フラットニング工程）。その後、図
４３（ｃ）に示すように、このバンプ電極１０２上にリ
ード１０４の一端部（インナーリード部）をボンディン
グしてリード１０４とボンディングパッドＢＰを電気的
に接続する（リード付け工程）。
【００１０】上記した「後工程バンプ方式」は、プリン
ト配線基板上にＴＣＰを積層してメモリモジュールを作
製する際などに、ボンディングパッド上のバンプ電極の
有り無しによってチップセレクト信号を検出することが
できるので、ＴＣＰを使ったメモリモジュールの設計が
容易になるという利点がある。しかし、この方式は、ボ
ンディングパッド上にＡｕボールをボンディングする時
と、このＡｕボールの表面をツールで平坦化してバンプ
電極を形成する時と、このバンプ電極上にリードをボン
ディングする時の合計３回、ボンディングパッドに衝撃
が加わるのでパッド下の絶縁膜に大きなストレスがかか
り、その結果、前記図４２（ａ）、（ｂ）に示すよう
に、絶縁膜同士の接着性が低下してＳＯＧ膜１００の界
面で剥離が生じ易くなる。
【００１１】本発明の目的は、スピンオングラス膜を含
んだ絶縁膜を使って上下の配線間を平坦化した半導体チ
ップをテープキャリアパッケージに封止する工程で生じ
るボンディングパッドの剥離を防止することのできる技
術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】（１）本発明の半導体集積回路装置は、半
導体チップの主面上に、少なくとも第１酸化シリコン膜
と、スピンオングラス膜と、第２酸化シリコン膜との積
層膜を含む層間絶縁膜が形成され、前記層間絶縁膜の上
部にボンディングパッドが形成され、前記ボンディング
パッドの下部には、前記層間絶縁膜を介して複数の配線
が所定のピッチで配置されており、少なくとも前記複数
の配線の上部の前記スピンオングラス膜が取り除かれて
いる。
【００１５】（２）本発明の半導体集積回路装置は、前
記複数の配線が互いに平行に延在するパターンで配置さ
れている。
【００１６】（３）本発明の半導体集積回路装置は、前
記複数の配線が互いに島状に分離されたパターンで配置
されている。
【００１７】（４）本発明の半導体集積回路装置は、前
記複数の配線が電気的にフローティング状態のダミー配
線である。
【００１８】（５）本発明の半導体集積回路装置は、前
記複数の配線の下部に第２層間絶縁膜を介して第２配線
が配置されている。
【００１９】（６）本発明の半導体集積回路装置は、前
記複数の配線のスペース領域に前記スピンオングラス膜
が埋め込まれている。
【００２０】（７）本発明の半導体集積回路装置は、半
導体チップの主面の第１領域に、メモリセル選択用ＭＩ
ＳＦＥＴとその上部に配置された情報蓄積用容量素子と
で構成されたＤＲＡＭのメモリセルが形成されると共
に、前記情報蓄積用容量素子の上部に、少なくとも第１
酸化シリコン膜と、スピンオングラス膜と、第２酸化シ
リコン膜との積層膜を含む層間絶縁膜が形成され、前記
半導体チップの主面の第２領域の前記層間絶縁膜上にボ
ンディングパッドが形成され、前記ボンディングパッド
の下部には、前記層間絶縁膜を介して複数の配線が所定
のピッチで配置されており、少なくとも前記複数の配線
の上部の前記スピンオングラス膜が取り除かれている。
【００２１】（８）本発明の半導体集積回路装置は、前
記半導体チップのボンディングパッド上にバンプ電極を
介してリードの一端をボンディングしたテープキャリア
パッケージである。
【００２２】（９）本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。
【００２３】（ａ）半導体チップの主面の第１領域に半
導体素子を形成する工程、（ｂ）前記半導体素子の上部
に１または複数層の層間絶縁膜を介して１または複数層
の配線を形成する工程、（ｃ）前記１または複数層の配
線のうちの最上層の配線を形成する工程で、前記半導体
チップの主面の第２領域に複数の配線を所定のピッチで
配置する工程、（ｄ）前記複数の配線を含む前記最上層
の配線の上部に第１酸化シリコン膜を堆積した後、前記
第１酸化シリコン膜の上部にスピンオングラス膜を塗布
する工程、（ｅ）前記スピンオングラス膜をエッチバッ
クすることにより、少なくとも前記複数の配線の上部の
前記スピンオングラス膜を取り除く工程、（ｆ）前記半
導体チップの主面上に第２酸化シリコン膜を堆積した
後、前記第２酸化シリコン膜の上部に堆積した導電膜を
パターニングすることにより、前記複数の配線の上部に
ボンディングパッドを形成する工程。
【００２４】（１０）本発明の半導体集積回路装置の製
造方法は、前記複数の配線を互いに平行に延在するパタ
ーンで配置する。
【００２５】（１１）本発明の半導体集積回路装置の製
造方法は、前記複数の配線を互いに島状に分離されたパ
ターンで配置する。
【００２６】（１２）本発明の半導体集積回路装置の製
造方法は、前記複数の配線を電気的にフローティング状
態のダミー配線とすることを特徴とする。
【００２７】（１３）本発明の半導体集積回路装置の製
造方法は、前記（ｂ）工程で前記ボンディングパッドの
下層に１または複数層の配線を形成する。
【００２８】（１４）本発明の半導体集積回路装置の製
造方法は、以下の工程を含んでいる。 （ａ）半導体チップの主面上に第１導電膜を堆積した
後、前記第１導電膜をパターニングすることにより、前
記半導体チップの主面の第１領域にＤＲＡＭのメモリセ
ルの一部を構成するメモリセル選択用ＭＩＳＦＥＴのゲ
ート電極を形成し、前記半導体チップの主面の第２領域
に前記ＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴのゲ
ート電極を形成する工程、（ｂ）前記メモリセル選択用
ＭＩＳＦＥＴと前記周辺回路のＭＩＳＦＥＴとの上部に
第１絶縁膜を介して第２導電膜を堆積した後、前記第２
導電膜をパターニングすることにより、前記メモリセル
選択用ＭＩＳＦＥＴのソース領域、ドレイン領域の一方
に接続されるビット線と前記周辺回路のＭＩＳＦＥＴの
ソース領域、ドレイン領域の一方に接続される周辺回路
の第１層配線とを形成する工程、（ｃ）前記ビット線と
前記第１配線との上部に第２絶縁膜を介して第３導電膜
を堆積した後、前記第３導電膜をパターニングすること
により、前記メモリセル選択用ＭＩＳＦＥＴのソース領
域、ドレイン領域の他方に接続される情報蓄積用容量素
子の下部電極を形成する工程、（ｄ）前記情報蓄積用容
量素子の下部電極の上部に第３絶縁膜を介して第４導電
膜を堆積した後、前記第４導電膜と前記第３絶縁膜とを
パターニングすることにより、前記情報蓄積用容量素子
の上部電極と容量絶縁膜とを形成する工程、（ｅ）前記
情報蓄積用容量素子の上部に第４絶縁膜を介して第５導
電膜を堆積した後、前記第５導電膜をパターニングする
ことにより、前記情報蓄積用容量素子の上部電極に接続
される配線と周辺回路の第２層配線とを形成する工程、
（ｆ）前記（ｅ）工程で前記第５導電膜をパターニング
することにより、前記半導体チップの主面の第３領域に
複数の配線を所定のピッチで配置する工程、（ｇ）前記
情報蓄積用容量素子の上部電極に接続される配線と前記
周辺回路の第２層配線と前記複数の配線との上部に第１
酸化シリコン膜を堆積した後、前記第１酸化シリコン膜
の上部にスピンオングラス膜を塗布する工程、（ｈ）前
記スピンオングラス膜をエッチバックすることにより、
少なくとも前記複数の配線の上部の前記スピンオングラ
ス膜を取り除く工程、（ｉ）前記半導体チップの主面上
に第２酸化シリコン膜を堆積した後、前記第２酸化シリ
コン膜の上部に堆積した第６導電膜をパターニングする
ことにより、前記複数の配線の上部にボンディングパッ
ドを形成する工程。
【００２９】（１５）本発明の半導体集積回路装置の製
造方法は、前記第１〜第４導電膜のうちの少なくとも１
層の導電膜をパターニングする工程で、前記ボンディン
グパッドの下層に１または複数層の配線を形成する。
【００３０】（１６）本発明のテープキャリアパッケー
ジの製造方法は、以下の工程を含んでいる。
【００３１】（ａ）主面上に、少なくとも第１酸化シリ
コン膜と、スピンオングラス膜と、第２酸化シリコン膜
との積層膜を含む層間絶縁膜が形成され、前記層間絶縁
膜の上部にボンディングパッドが形成され、前記ボンデ
ィングパッドの下部には、前記層間絶縁膜を介して複数
の配線が所定のピッチで配置されており、少なくとも前
記複数の配線の上部の前記スピンオングラス膜が取り除
かれている半導体チップと、少なくともその一面にリー
ドが形成された絶縁テープとを用意する工程、（ｂ）前
記半導体チップのボンディングパッド上に金属ボールを
ワイヤボンディングする工程、（ｃ）前記金属ボールの
表面を平坦化することにより、前記ボンディングパッド
上にバンプ電極を形成する工程、（ｄ）前記絶縁テープ
に形成されたリードの一端部を前記バンプ電極上にボン
ディングする工程。
【００３２】（１７）本発明のマルチチップモジュール
は、前記テープキャリアパッケージをプリント配線基板
に複数個積層して実装したものである。
【００３３】（１８）本発明の半導体集積回路装置は、
半導体チップの主面上に、少なくとも第１絶縁膜と、平
坦化膜と、第２絶縁膜との積層膜を含む層間絶縁膜が形
成され、前記層間絶縁膜の上部にボンディングパッドが
形成された半導体集積回路装置であって、前記ボンディ
ングパッドの下部には、前記層間絶縁膜を介して複数の
配線が配置されており、少なくとも前記複数の配線の上
部において、前記第１絶縁膜と前記第２絶縁膜とが接触
するように構成され、前記第１絶縁膜と前記第２絶縁膜
との接着力は、前記第１絶縁膜または前記第２絶縁膜と
前記平坦化膜との接着力よりも大きい。
【００３４】（１９）本発明の半導体集積回路装置は、
前記第１絶縁膜と前記第２絶縁膜とが同一の絶縁材料で
構成されている。
【００３５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００３６】図１は、本実施の形態のＤＲＡＭを形成し
た半導体チップの全体平面図、図２は、その一部を示す
拡大平面図である。
【００３７】単結晶シリコンからなる主面には、例えば
６４Ｍbit(メガビット）の容量を有するＤＲＡＭが形成
されている。図１に示すように、このＤＲＡＭは、８個
に分割されたメモリマットＭＭとそれらの周囲に配置さ
れた周辺回路ＰＣとで構成されている。８Ｍbit の容量
を有するメモリマットＭＭのそれぞれは、図２に示すよ
うに、１６個のメモリアレイＭＡＲＹに分割されてい
る。メモリアレイＭＡＲＹのそれぞれは、行列状に配置
された２Ｋbit(キロビット）×２５６bit ＝５１２Ｋbi
t のメモリセルで構成されており、それらの周囲には、
センスアンプＳＡやワードドライバＷＤなどの周辺回路
（ＰＣ）が配置されている。メモリマットＭＭに挟まれ
た半導体チップ１Ａの中央部には、この半導体チップ１
Ａを封止するＬＳＩパッケージの外部接続端子（リー
ド）が接続される複数のボンディングパッドＢＰが１列
に配置されている。
【００３８】図３および図４は、上記ＤＲＡＭが形成さ
れた半導体チップ１Ａの要部を示す断面図である。図３
の左側部分は、メモリアレイ（ＭＡＲＹ）とそれに隣接
する周辺回路（ＰＣ）の各一部を示しており、同図の右
側部分と図４は、パッド形成領域を示している。
【００３９】ｐ- 型の単結晶シリコンからなる半導体基
板１には、メモリアレイ（ＭＡＲＹ）および周辺回路
（ＰＣ）に共通のｐ型ウエル２が形成されている。ｐ型
ウエル２の表面には素子分離用のフィールド酸化膜４が
形成されており、このフィールド酸化膜４の下部を含む
ｐ型ウエル２の内部にはｐ型チャネルストッパ層５が形
成されている。
【００４０】メモリアレイ（ＭＡＲＹ）のｐ型ウエル２
のアクティブ領域には、ＤＲＡＭのメモリセルが形成さ
れている。メモリセルのそれぞれは、ｎチャネル型で構
成された一個のメモリセル選択用ＭＩＳＦＥＴＱｔとそ
の上部に形成され、メモリセル選択用ＭＩＳＦＥＴＱｔ
と直列に接続された一個の情報蓄積用容量素子Ｃとで構
成されている。すなわち、このメモリセルは、メモリセ
ル選択用ＭＩＳＦＥＴＱｔの上部に情報蓄積用容量素子
Ｃを配置するスタックド・キャパシタ構造で構成されて
いる。
【００４１】メモリセル選択用ＭＩＳＦＥＴＱｔは、ゲ
ート酸化膜７、ワード線ＷＬと一体に形成されたゲート
電極８Ａ、ソース領域およびドレイン領域（ｎ型半導体
領域９、９）、ソース領域とドレイン領域との間のｐ型
ウエル２の形成されたチャネル領域（図示せず）で構成
されている。ゲート電極８Ａ（ワード線ＷＬ）は、ｎ型
の不純物（例えばＰ（リン））をドープした低抵抗の多
結晶シリコン膜とＷ（タングステン）シリサイド( ＷＳ
ｉ2)膜とを積層した２層の導電膜、または低抵抗の多結
晶シリコン膜とＴｉＮ（チタンナイトライド）膜とＷ
（タングステン）膜とを積層した３層の導電膜で構成さ
れている。ゲート電極８Ａ（ワード線ＷＬ）の上部には
窒化シリコン膜１０が形成されており、側壁には窒化シ
リコンのサイドウォールスペーサ１１が形成されてい
る。これらの絶縁膜（窒化シリコン膜１０およびサイド
ウォールスペーサ１１）は、窒化シリコン膜に代えて酸
化シリコン膜で構成することもできる。
【００４２】周辺回路（ＰＣ）のｐ型ウエル２のアクテ
ィブ領域には、ｎチャネル型ＭＩＳＦＥＴＱｎが形成さ
れており、図示しない領域にはｐチャネル型ＭＩＳＦＥ
Ｔが形成されている。すなわち、この周辺回路（ＰＣ）
は、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩ
ＳＦＥＴとを組み合わせたＣＭＯＳ(Complementary Met
al Oxide Semiconductor) 回路で構成されている。
【００４３】周辺回路（ＰＣ）のｎチャネル型ＭＩＳＦ
ＥＴＱｎは、ゲート酸化膜７、ゲート電極８Ｂ、ソース
領域およびドレイン領域、ソース領域とドレイン領域と
の間のｐ型ウエル２の形成されたチャネル領域（図示せ
ず）で構成されている。ゲート電極８Ｂは、前記メモリ
セル選択用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード
線ＷＬ）と同じ導電膜で構成されている。ゲート電極８
Ｂの上部には窒化シリコン膜１０が形成されており、側
壁には窒化シリコンのサイドウォールスペーサ１１が形
成されている。ｎチャネル型ＭＩＳＦＥＴＱｎのソース
領域、ドレイン領域のそれぞれは、低不純物濃度のｎ型
半導体領域９と高不純物濃度のｎ+ 型半導体領域１３と
からなるＬＤＤ(Lightly Doped Drain) 構造で構成され
ており、ｎ+ 型半導体領域１３の表面にはＴｉ（チタ
ン）シリサイド（ＴｉＳｉ2)層１６が形成されている。
【００４４】メモリセル選択用ＭＩＳＦＥＴＱｔおよび
ｎチャネル型ＭＩＳＦＥＴＱｎの上部には、下層から順
に酸化シリコン膜１７、ＢＰＳＧ(Boron-doped Phospho
Silicate Glass)膜１８および酸化シリコン膜１９が形
成されている。
【００４５】メモリアレイ（ＭＡＲＹ）の酸化シリコン
膜１９の上部には、ＴｉＮ膜とＷ膜とを積層した２層の
導電膜で構成されたビット線ＢＬが形成されている。ビ
ット線ＢＬは、リン（Ｐ) またはヒ素（Ａｓ）をドープ
した多結晶シリコンのプラグ２０を埋め込んだ接続孔２
１を通じてメモリセル選択用ＭＩＳＦＥＴＱｔのソース
領域、ドレイン領域の一方（ｎ型半導体領域９）と電気
的に接続されている。また、ビット線ＢＬの一端部は、
接続孔２３を通じて周辺回路（ＰＣ）のｎチャネル型Ｍ
ＩＳＦＥＴＱｎのソース領域、ドレイン領域の一方（ｎ
+ 型半導体領域１３）と電気的に接続されている。この
ｎ+ 型半導体領域１３の表面には低抵抗のＴｉシリサイ
ド層１６が形成されているので、ビット線ＢＬのコンタ
クト抵抗を低減することができる。
【００４６】周辺回路（ＰＣ）の酸化シリコン膜１９の
上部には第１層目の配線３０が形成されている。配線３
０は、前記ビット線ＢＬと同様、ＴｉＮ膜とＷ膜とを積
層した２層の導電膜で構成されている。配線３０の一端
は、接続孔２４を通じてｎチャネル型ＭＩＳＦＥＴＱｎ
のソース領域、ドレイン領域の他方（ｎ+ 型半導体領域
１３）と電気的に接続されている。このｎ+ 型半導体領
域１３の表面には低抵抗のＴｉシリサイド層１６が形成
されているので、配線３０のコンタクト抵抗を低減する
ことができる。
【００４７】ビット線ＢＬおよび第１層目の配線３０の
上部には窒化シリコン膜２７が形成されており、側壁に
は窒化シリコンのサイドウォールスペーサ２９が形成さ
れている。ビット線ＢＬおよび配線３０のさらに上部に
は、ＳＯＧ膜３１および酸化シリコン膜３２が形成され
ている。メモリアレイ（ＭＡＲＹ）の酸化シリコン膜３
２の上部には、蓄積電極（下部電極）３３、容量絶縁膜
３４およびプレート電極（上部電極）３５で構成された
情報蓄積用容量素子Ｃが形成されている。
【００４８】情報蓄積用容量素子Ｃの蓄積電極３３は、
Ｗ膜で構成されており、Ｗ（または多結晶シリコン）の
プラグ３６を埋め込んだ接続孔３７および多結晶シリコ
ンのプラグ２０を埋め込んだ接続孔２２を通じてメモリ
セル選択用ＭＩＳＦＥＴＱｔのソース領域、ドレイン領
域の他方（ｎ型半導体領域９）と電気的に接続されてい
る。容量絶縁膜３４はＴａ2 Ｏ5(酸化タンタル）膜で構
成されており、プレート電極３５はＴｉＮ膜で構成され
ている。
【００４９】情報蓄積用容量素子Ｃの上部には、酸化シ
リコン膜３８、ＳＯＧ膜３９および酸化シリコン膜４０
の３層膜で構成された層間絶縁膜が形成されている。こ
の層間絶縁膜の上部には、情報蓄積用容量素子Ｃのプレ
ート電極（上部電極）にプレート電圧（Ｖdd/2）を供給
する配線４１Ａおよび周辺回路（ＰＣ）の第２層目の配
線４１Ｂが形成されている。配線４１Ａは、情報蓄積用
容量素子Ｃのプレート電極３５の上部の層間絶縁膜（酸
化シリコン膜４０、ＳＯＧ膜３９および酸化シリコン膜
３８）に開孔した接続孔４２を通じてプレート電極３５
と電気的に接続されている。この接続孔４２の内部に
は、Ｗのプラグ４４が埋め込まれている。
【００５０】パッド形成領域の層間絶縁膜（酸化シリコ
ン膜４０、ＳＯＧ膜３９および酸化シリコン膜３８）の
上部には、実質的に配線としての機能を有しない、電気
的にフローティング状態の配線（ダミー配線）４１Ｃ〜
４１Ｇが所定のピッチで密に配置されている。配線４１
Ａ、４１Ｂおよび配線（ダミー配線）４１Ｃ〜４１Ｇ
は、下層から順にＴｉＮ膜、Ｓｉ（シリコン）とＣｕ
（銅）とを添加したＡｌ（アルミニウム）合金膜および
ＴｉＮ膜を積層した３層膜で構成されている。
【００５１】配線４１Ａ〜４１Ｇの上部には、酸化シリ
コン膜４６、ＳＯＧ膜４７および酸化シリコン膜４８の
３層膜で構成された層間絶縁膜を介してボンディングパ
ッドＢＰおよび第３層目の配線４５が形成されている。
配線４５は、層間絶縁膜（酸化シリコン膜４６、ＳＯＧ
膜４７および酸化シリコン膜４８）に開孔した接続孔２
６を通じて第２層目の配線４１Ｂと電気的に接続されて
いる。この接続孔２６の内部には、Ｗのプラグ４３が埋
め込まれている。ボンディングパッドＢＰおよび配線４
５は、例えばＷ膜、Ａｌ合金膜およびＷ膜を積層した３
層膜で構成されている。
【００５２】ボンディングパッドＢＰの上部を除く半導
体チップ１Ａの表面には、 パッシベーション膜４９が形
成されている。パッシベーション膜４９は、例えば酸化
シリコン膜と窒化シリコン膜との２層膜で構成されてい
る。
【００５３】図５は、上記ボンディングパッドＢＰの平
面図である。 ボンディングパッドＢＰは、 寸法が縦×横
＝約１００μｍ×１００μｍ程度の四角い平面パターン
を有しており、その上には後述するＴＣＰ（テープキャ
リアパッケージ）の組み立て工程でリードの一端部がボ
ンディングされる。
【００５４】ボンディングパッドＢＰの下部には、前記
配線（ダミー配線）４１Ｃ〜４１Ｇが所定のピッチでス
トライプ状に配置されている。図４に示すように、ボン
ディングパッドＢＰとその下層の配線４１Ｃ〜４１Ｇと
の間には、酸化シリコン膜４６、ＳＯＧ膜４７および酸
化シリコン膜４８の３層膜で構成された層間絶縁膜が形
成されているが、この層間絶縁膜の中間層であるＳＯＧ
膜４７は、密に配置された配線４１Ｃ〜４１Ｇの狭いス
ペース領域のみに形成されており、配線４１Ｃ〜４１Ｇ
の上部には形成されていない。すなわち、ボンディング
パッドＢＰの下部の層間絶縁膜は、その大部分が酸化シ
リコン膜４６と酸化シリコン膜４８の２層膜で構成され
ており、構成された領域は、配線４１Ｃ〜４１Ｇの狭い
スペース領域のみに限られている。
【００５５】このように、本実施の形態のＤＲＡＭは、
平坦性に優れた酸化シリコン膜４６、ＳＯＧ膜４７、酸
化シリコン膜４８の３層膜で層間絶縁膜を構成すること
によって、メモリアレイ（ＭＡＲＹ）と周辺回路（Ｐ
Ｃ）との間の段差を緩和すると共に、ボンディングパッ
ドＢＰの下部の層間絶縁膜は、酸化シリコン膜４６、４
８に対する接着性が比較的低いＳＯＧ膜４７の占有面積
を減らし、配線４１Ｃ〜４１Ｇの上部で同じ材料である
酸化シリコン膜４６、４８同士が直接接触する面積を増
やすことによって、膜の接着性を向上させている。すな
わち、層間絶縁膜を構成する３層の絶縁膜（酸化シリコ
ン膜４６、ＳＯＧ膜４７、酸化シリコン膜４８）のう
ち、酸化シリコン膜４６と酸化シリコン膜４８との接着
力は、酸化シリコン膜４６とＳＯＧ膜４７および酸化シ
リコン膜４８とＳＯＧ膜４７との接着力よりも大きいの
で、酸化シリコン膜４６、４８同士が直接接触する面積
が増えるように配線４１Ｃ〜４１Ｇを配置している。な
お、層間絶縁膜を構成する３層の絶縁膜のうち、ＳＯＧ
膜４７を挟んだ上下２層の絶縁膜は必ずしも同じ材料で
ある必要はなく、相互の接着力がＳＯＧ膜４７との接着
力よりも大きい材料であれば、任意のものを使用するこ
とができる。
【００５６】次に、本実施の形態のＤＲＡＭの製造方法
を図６〜図２９を用いて詳細に説明する。
【００５７】まず、図６に示すように、１〜１０Ωcm程
度の比抵抗を有するｐ- 型の半導体基板１の表面に選択
酸化（ＬＯＣＯＳ）法でフィールド酸化膜４を形成した
後、メモリセルを形成する領域（メモリアレイＭＡＲ
Ｙ）と周辺回路（ＰＣ）のｎチャネル型ＭＩＳＦＥＴを
形成する領域の半導体基板１にｐ型不純物（ホウ素
（Ｂ))をイオン注入してｐ型ウエル２を形成し、続い
て、ｐ型ウエル２にｐ型不純物（Ｂ）をイオン注入して
ｐ型チャネルストッパ層５を形成する。なお、半導体基
板１の図示しない領域にはｎ型ウエルが形成され、この
ｎ型ウエルには、周辺回路（ＰＣ）の一部を構成するｐ
チャネル型ＭＩＳＦＥＴが形成されるが、その製造プロ
セスの説明は省略する。
【００５８】次に、ｐ型ウエル２のフィールド酸化膜４
で囲まれたアクティブ領域の表面に熱酸化法でゲート酸
化膜７を形成し、さらにこのゲート酸化膜７を通じてｐ
型ウエル２にＭＩＳＦＥＴのしきい値電圧（Ｖth）を調
整するための不純物をイオン注入する。ｐ型ウエル２を
形成するためのイオン注入、ｐ型チャネルストッパ層５
を形成するためのイオン注入およびＭＩＳＦＥＴのしき
い値電圧（Ｖth）を調整するためのイオン注入は、同一
のフォトレジストマスクを使って同一工程で形成しても
よい。また、メモリセル選択用ＭＩＳＦＥＴＱｔのしき
い値電圧（Ｖth）を調整するためのイオン注入と周辺回
路（ＰＣ）のｎチャネル型ＭＩＳＦＥＴＱｎのしきい値
電圧（Ｖth）を調整するためのイオン注入を別工程で行
い、しきい値電圧（Ｖth）をそれぞれのＭＩＳＦＥＴで
独立に調整してもよい。
【００５９】次に、図７に示すように、メモリセル選択
用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線ＷＬ）
およびｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂ
を形成する。ゲート電極８Ａ（ワード線ＷＬ）およびゲ
ート電極８Ｂは、例えば半導体基板１上にＣＶＤ法でｎ
型の多結晶シリコン膜、ＷＳｉ2 膜および窒化シリコン
膜１０を順次堆積した後、フォトレジストをマスクにし
たエッチングでこれらの膜をパターニングして同時に形
成する。あるいはＣＶＤ法でｎ型の多結晶シリコン膜を
堆積し、次いでスパッタリング法でＴｉＮ膜とＷ膜とを
堆積し、さらにＣＶＤ法で窒化シリコン膜１０を堆積し
た後、フォトレジストをマスクにしたエッチングでこれ
らの膜をパターニングして同時に形成する。ＴｉＮ膜
は、多結晶シリコン膜とＷ膜との反応を防止するバリア
メタルとして使用される。ゲート電極８Ａ（ワード線Ｗ
Ｌ）およびゲート電極８Ｂは、例えばｎ型の多結晶シリ
コン膜上にＴｉＮ膜（またはＷＮ（タングステンナイト
ライド）膜）とＴｉシリサイド膜とを積層した３層の導
電膜など、より低抵抗の材料で構成することによって、
そのシート抵抗をさらに低減することができる。
【００６０】次に、図８に示すように、ｐ型ウエル２に
ｎ型不純物（Ｐ）をイオン注入してメモリセル選択用Ｍ
ＩＳＦＥＴＱｔのｎ型半導体領域９とｎチャネル型ＭＩ
ＳＦＥＴＱｎのｎ型半導体領域９とをゲート電極８Ａ、
８Ａに対して自己整合（セルフアライン）で形成する。
このとき、メモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半
導体領域９を形成するためのイオン注入と、ｎチャネル
型ＭＩＳＦＥＴＱｎのｎ型半導体領域９を形成するため
のイオン注入とを別工程で行い、ソース領域、ドレイン
領域の不純物濃度をそれぞれのＭＩＳＦＥＴで独立に調
整してもよい。
【００６１】次に、図９に示すように、メモリセル選択
用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線ＷＬ）
およびｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂ
の各側壁にサイドウォールスペーサ１１を形成する。サ
イドウォールスペーサ１１は、ＣＶＤ法で堆積した窒化
シリコン膜を異方性エッチングで加工して形成する。次
いで、周辺回路（ＰＣ）のｐ型ウエル２にｎ型不純物
（Ｐ）をイオン注入してｎチャネル型ＭＩＳＦＥＴＱｎ
のｎ+ 型半導体領域１３をサイドウォールスペーサ１１
に対して自己整合（セルフアライン）で形成する。周辺
回路（ＰＣ）を構成するｎチャネル型ＭＩＳＦＥＴＱｎ
のソース領域、ドレイン領域は、必要に応じてそれらの
一方または両方をシングルドレイン構造や二重拡散ドレ
イン(Double Diffused Drain) 構造などで構成すること
もできる。
【００６２】次に、図１０に示すように、メモリセル選
択用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）およびｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極
８Ｂの上部にＣＶＤ法で酸化シリコン膜１７とＢＰＳＧ
膜１８とを堆積した後、化学的機械研磨(Chemical Mech
anical Polishing; ＣＭＰ）法でＢＰＳＧ膜１８を研磨
することにより、その表面を平坦化する。
【００６３】次に、図１１に示すように、ＢＰＳＧ膜１
８上にＣＶＤ法で多結晶シリコン膜２８を堆積した後、
フォトレジストをマスクにして多結晶シリコン膜２８を
エッチングし、次いで多結晶シリコン膜２８をマスクに
してＢＰＳＧ膜１８、酸化シリコン膜１７およびゲート
酸化膜７をエッチングすることにより、メモリセル選択
用ＭＩＳＦＥＴＱｔのソース領域、ドレイン領域の一方
（ｎ型半導体領域９）の上部に接続孔２１を形成し、他
方（ｎ型半導体領域９）の上部に接続孔２２を形成す
る。
【００６４】このとき、メモリセル選択用ＭＩＳＦＥＴ
Ｑｔのゲート電極８Ａ（ワード線ＷＬ）の上部に形成さ
れた窒化シリコン膜１０と側壁に形成された窒化シリコ
ンのサイドウォールスペーサ１１は、酸化シリコン系の
絶縁膜（ＢＰＳＧ膜１８、酸化シリコン膜１７およびゲ
ート酸化膜７）とはエッチング速度が異なるので、ほと
んどエッチングされずに残る。すなわち、接続孔２１、
２２を形成するためのドライエッチングに用いるガス
は、酸化シリコン膜のエッチングレートは高いが、窒化
シリコン膜のエッチングは低い。これにより、ｎ型半導
体領域９に接する領域が上記フォトレジストのマスクを
形成するのに用いた露光光の解像度よりも小さい径で構
成される微細な接続孔２１、２２をサイドウォールスペ
ーサ１１に対して自己整合（セルフアライン）で形成で
きるので、メモリセルサイズを縮小することができる。
【００６５】次に、図１２に示すように、接続孔２１、
２２の内部に多結晶シリコンのプラグ２０を埋め込む。
このプラグ２０は、多結晶シリコン膜２８の上部にＣＶ
Ｄ法で多結晶シリコン膜を堆積した後、ＢＰＳＧ膜１８
の上部の多結晶シリコン膜をエッチバックで除去して形
成する。このとき、エッチングのマスクに用いた多結晶
シリコン膜２８も同時に除去する。プラグ２０を構成す
る多結晶シリコン膜にはｎ型の不純物（Ｐ）がドープさ
れる。この不純物は、接続孔２１、２２を通じてメモリ
セル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域９、９
（ソース領域、ドレイン領域）に拡散するため、周辺回
路（ＰＣ）のｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導
体領域９よりも高不純物濃度のｎ型半導体領域９が形成
される。
【００６６】次に、図１３に示すように、ＢＰＳＧ膜１
８の上部にＣＶＤ法で酸化シリコン膜１９を堆積した
後、フォトレジストをマスクにしたエッチングで接続孔
２１の上部の酸化シリコン膜１９を除去してプラグ２０
を露出させた後、図１４に示すように、フォトレジスト
をマスクにして周辺回路（ＰＣ）の酸化シリコン膜１
９、ＢＰＳＧ膜１８、酸化シリコン膜１７およびゲート
酸化膜７をエッチングすることにより、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのソース領域、ドレイン領域の一方（ｎ
+ 型半導体領域１３）の上部に接続孔２３を形成し、他
方（ｎ+ 型半導体領域１３）の上部に接続孔２４を形成
する。
【００６７】次に、図１５に示すように、接続孔２３、
２４の底部に露出したｎチャネル型ＭＩＳＦＥＴＱｎの
ｎ+ 型半導体領域１３、１３の表面と、ビット線ＢＬが
接続されるプラグ２０の表面とにＴｉシリサイド層１６
を形成する。Ｔｉシリサイド層１６は、スパッタリング
法で堆積したＴｉ膜をアニールしてＳｉ基板（ｎ+ 型半
導体領域１３）および多結晶シリコン（プラグ２０）と
反応させた後、酸化シリコン膜１９上に残った未反応の
Ｔｉ膜をウェットエッチングで除去して形成する。この
Ｔｉシリサイド層１６の形成により、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのソース領域、ドレイン領域およびプラグ
２０とそれらに接続される配線（ビット線ＢＬ、配線３
０）とのコンタクト抵抗を低減することができる。
【００６８】次に、図１６に示すように、メモリアレイ
（ＭＡＲＹ）の酸化シリコン膜１９の上部にビット線Ｂ
Ｌを形成し、周辺回路（ＰＣ）の酸化シリコン膜１９の
上部に第１層目の配線３０を形成する。ビット線ＢＬお
よび配線３０は、酸化シリコン膜１９の上部にスパッタ
リング法でＴｉＮ膜とＷ膜とを堆積し、次いでその上部
にＣＶＤ法で窒化シリコン膜２７を堆積した後、フォト
レジストをマスクにしたエッチングでこれらの膜をパタ
ーニングして同時に形成する。ビット線ＢＬおよび配線
３０は、例えばＴｉＮ膜（またはＷＮ膜）とＴｉシリサ
イド膜とを積層した２層の導電膜など、より低抵抗の材
料で構成することもでき、これにより、そのシート抵抗
をさらに低減することができる。
【００６９】次に、図１７に示すように、ＣＶＤ法で堆
積した窒化シリコン膜を異方性エッチングで加工してビ
ット線ＢＬおよび配線３０の各側壁にサイドウォールス
ペーサ２９を形成した後、ビット線ＢＬおよび配線３０
の上部にＳＯＧ膜３１をスピン塗布し、次いでその上部
にＣＶＤ法で酸化シリコン膜３２を堆積する。前記窒化
シリコン膜２７とサイドウォールスペーサ２９は、窒化
シリコン膜に比べて誘電率が小さい酸化シリコン膜に代
えることもできる。この場合は、ビット線ＢＬと配線３
０の寄生容量を低減することができる。
【００７０】次に、図１８に示すように、フォトレジス
トをマスクにして酸化シリコン膜３２およびＳＯＧ膜３
１をエッチングすることにより、メモリセル選択用ＭＩ
ＳＦＥＴＱｔのソース領域、ドレイン領域の他方（ｎ型
半導体領域９）の上部に形成された前記接続孔２２の上
部に接続孔３７を形成する。
【００７１】次に、図１９に示すように、接続孔３７の
内部にＷのプラグ３６を埋め込んだ後、接続孔３７の上
部に情報蓄積用容量素子Ｃの蓄積電極３３を形成する。
プラグ３６は、酸化シリコン膜３２の上部にＣＶＤ法で
堆積したＷ膜（または多結晶シリコン膜）をエッチバッ
クして形成する。蓄積電極３３は、酸化シリコン膜３２
の上部にスパッタリング法で堆積したＷ膜を、フォトレ
ジストをマスクにしたエッチングでパターニングして形
成する。プラグ３６は、多結晶シリコン膜や、ＴｉＮ膜
とＷ膜との積層膜などで構成することもできる。また、
蓄積電極３３は、Ｐｔ、Ｉｒ、ＩｒＯ2 、Ｒｈ、ＲｈＯ
2 、Ｏｓ、ＯｓＯ2 、Ｒｕ、ＲｕＯ2 、Ｒｅ、Ｒｅ
Ｏ3 、Ｐｄ、Ａｕなどの金属膜もしくは導電性金属酸化
物膜などで構成することもできる。情報蓄積用容量素子
Ｃの容量値を大きくするためには、蓄積電極３３を構成
するＷ膜の膜厚を厚くして表面積を大きくするのが有効
である。
【００７２】次に、図２０に示すように、蓄積電極３３
の上部にプラズマＣＶＤ法で酸化タンタル膜を堆積し、
次いでその上部にＣＶＤ法でＴｉＮ膜を堆積した後、フ
ォトレジストをマスクにしたエッチングでこれらの膜を
パターニングすることにより、Ｗ膜からなる蓄積電極３
３、酸化タンタル膜からなる容量絶縁膜３４およびＴｉ
Ｎ膜からなるプレート電極３５で構成された情報蓄積用
容量素子Ｃを形成する。容量絶縁膜３４は、ＢＳＴ
（（Ｂａ，Ｓｒ）ＴｉＯ3)などの高誘電体材料や、ＰＺ
Ｔ（ＰｂＺｒX Ｔｉ1-X Ｏ3)、ＰＬＴ（ＰｂＬａX Ｔｉ
1-X Ｏ3)、ＰＬＺＴ、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 、Ｂ
ａＴｉＯ3 、ＰｂＺｒＯ3 、ＬｉＮｂＯ3 、Ｂｉ4 Ｔｉ
3 Ｏ12、ＢａＭｇＦ4 、Ｙ1 系（ＳｒＢｉ2(Ｎｂ，Ｔ
ａ)2Ｏ9)などの強誘電体材料で構成することもできる。
またプレート電極３５は、Ｗシリサイド／ＴｉＮ、Ｔ
ａ、Ｃｕ、Ａｇ、Ｐｔ、Ｉｒ、ＩｒＯ2 、Ｒｈ、ＲｈＯ
2 、Ｏｓ、ＯｓＯ2 、Ｒｕ、ＲｕＯ2 、Ｒｅ、Ｒｅ
Ｏ3 、Ｐｄ、Ａｕなどの金属膜もしくは導電性金属酸化
物膜などで構成することもできる。
【００７３】プレート電極３５は、ＴｉＮ膜（３５Ａ）
で構成されるので、その膜厚をあまり厚くするとＴｉＮ
膜にクラックが入ったり、下層の容量絶縁膜３４にスト
レスが加わって特性が劣化したりする虞れがある。従っ
て、ＴｉＮ膜は、比較的薄い膜厚（0.２μｍ程度）とす
るのがよい。
【００７４】次に、図２１に示すように、情報蓄積用容
量素子Ｃの上部にＣＶＤ法で酸化シリコン膜３８を堆積
し、次いでその上部にＳＯＧ膜３９をスピン塗布し、さ
らにその上部にＣＶＤ法で酸化シリコン膜４０を堆積す
ることにより、情報蓄積用容量素子Ｃを形成することに
よって生じたメモリアレイ（ＭＡＲＹ）と周辺回路（Ｐ
Ｃ）との間の段差を緩和する。続いて、フォトレジスト
をマスクにしてのこの層間絶縁膜（酸化シリコン膜４
０、ＳＯＧ膜３９および酸化シリコン膜３８）をエッチ
ングすることにより、情報蓄積用容量素子Ｃのプレート
電極３５の上部に接続孔４２を形成する。
【００７５】次に、図２２に示すように、接続孔４２の
内部にＷのプラグ４４を埋め込んだ後、酸化シリコン膜
４０の上部に配線４１Ａ、４１Ｂおよび配線（ダミー配
線）４１Ｃ〜４１Ｇを形成する。プラグ４４は、酸化シ
リコン膜４０の上部にＣＶＤ法で堆積したＷ膜をエッチ
バックして形成する。また、配線４１Ａ〜４１Ｇは、酸
化シリコン膜４０の上部にスパッタリング法でＴｉＮ
膜、Ａｌ合金膜およびＴｉＮ膜を堆積した後、フォトレ
ジストをマスクにしたエッチングでこれらの膜をパター
ニングして同時に形成する。配線４１Ａ〜４１Ｇは、Ｔ
ｉＮ膜とＣｕ膜との積層膜などで構成することもでき
る。
【００７６】次に、図２３、図２４に示すように、配線
４１Ａ〜４１Ｇの上部にＣＶＤ法で酸化シリコン膜４６
を堆積し、次いでその上部にＳＯＧ膜４７をスピン塗布
した後、図２５、図２６に示すように、メモリアレイ
（ＭＡＲＹ）、周辺回路（ＰＣ）およびパッド形成領域
において、配線４１Ａ〜４１Ｇの上部の酸化シリコン膜
４６の表面が露出するまでＳＯＧ膜４７をエッチバック
する。すなわち、配線（ダミー配線）４１Ｃ〜４１Ｇ
は、メモリアレイ（ＭＡＲＹ）において、配線４１Ａ、
４１Ｂ間スペースに生じた凹部にＳＯＧ膜４７が埋め込
まれるのと同様に、パッド形成領域において、配線４１
Ｃ〜４１Ｇ間スペースに生じた凹部にＳＯＧ膜４７が埋
め込まれるように配置される。
【００７７】ここで、配線４１Ｃ〜４１Ｇの膜厚を３５
０nm、配線４１Ｃ〜４１Ｇの上部に堆積する酸化シリコ
ン膜４６の膜厚を平坦部で１８０nm、配線４１Ｃ〜４１
Ｇの上部で３５０nm、ＳＯＧ膜４７の膜厚を２５０nm、
エッチバック量を１６０nmとした場合、配線４１Ｃ〜４
１Ｇを設けないと、ボンディングパッドＢＰの下部には
単純見積もりで２５０−１６０＝９０nmのＳＯＧ膜４７
が残ることになる。従って、この状態でボンディングパ
ッドＢＰを形成すると、ボンディングパッドＢＰが強い
ストレスを受けた際にＳＯＧ膜４７との界面で剥離が生
じ易くなる。
【００７８】その対策として、ボンディングパッドＢＰ
の下部に配線４１Ｃ〜４１Ｇを形成したときに、配線４
１Ｃ〜４１Ｇの上部に９０nmのＳＯＧ膜４７が残らない
ようにするためには、配線４１Ｃ〜４１Ｇに適当なスペ
ースを設け、その内部にＳＯＧ膜４７を埋め込む必要が
ある。
【００７９】酸化シリコン膜４６の膜厚を上記のように
平坦部で１８０nm、配線４１Ｃ〜４１Ｇの上部で３５０
nmとした場合、図２７に示すように、配線４１Ｃ〜４１
Ｇのスペースには５２０nmの段差が生じる。このときの
配線４１Ｃ〜４１Ｇのスペースをａ、幅をｂとすると、
配線４１Ｃ〜４１Ｇの上部にＳＯＧ膜４７が残らないよ
うにするためには、 ５２０×ａ＞（２５０−１６０）×（ａ＋ｂ） すなわち、ｂ／ａ＜４. ７８となるようにａ、ｂを規定
して配線４１Ｃ〜４１ＧのスペースにＳＯＧ膜４７を埋
め込めばよい。
【００８０】従って、例えば配線４１Ｃ〜４１Ｇのスペ
ース（ａ）を１μｍ、幅（ｂ）を２μｍとすればｂ／ａ
＜３. ７となり、上記の条件（ｂ／ａ＜４. ５６）を満
たすので、配線４１Ｃ〜４１Ｇの上部にはＳＯＧ膜４７
が残らない。
【００８１】また、配線４１Ｃ〜４１Ｇの膜厚を例えば
６１０nmとした場合には、配線４１Ｃ〜４１Ｇのスペー
ス（ａ）に生じる段差が７８０nmとなるため、上記と同
様の計算から、ｂ／ａ＜７. ７となるようにａ、ｂを規
定することにより、配線４１Ｃ〜４１Ｇの上部にＳＯＧ
膜４７が残らないようにすることができる。従って、例
えば配線４１Ｃ〜４１Ｇのスペース（ａ）を１μｍ、幅
（ｂ）を４μｍとすればｂ／ａ＜６. ８となり、上記の
条件（ｂ／ａ＜７. ７）を満たすため、配線４１Ｃ〜４
１Ｇの上部にはＳＯＧ膜４７が残らない。配線４１Ｃ〜
４１Ｇの膜厚が変わっても、同様の考え方で線４１Ｃ〜
４１Ｇのスペース（ａ）および幅（ｂ）を規定すること
により、配線４１Ｃ〜４１Ｇの上部にＳＯＧ膜４７が残
らないようにすることができる。
【００８２】これにより、ボンディングパッドＢＰの下
部において、同じ材料である酸化シリコン膜４６と（後
に堆積する）酸化シリコン膜４８とが直接界面を接する
面積比が大きく（例えばパッド面積の８７％程度）確保
され、層間絶縁膜の接着力が高くなるので、ボンディン
グパッドＢＰが強いストレスを受けた場合でもＳＯＧ膜
４７との界面で剥離が生じ難くなる。
【００８３】次に、図２８、図２９に示すように、配線
４１Ａ〜４１Ｇの上部を覆う層間絶縁膜の最上層である
酸化シリコン膜４８をＣＶＤ法で堆積した後、層間絶縁
膜（酸化シリコン膜４６、ＳＯＧ膜４７、酸化シリコン
膜４８）をエッチングして配線４１Ｂの上部に接続孔２
６を形成し、続いてこの接続孔２６にＷのプラグ４３を
埋め込んだ後、層間絶縁膜（酸化シリコン膜４８）の上
部に配線４５およびボンディングパッドＢＰを形成す
る。プラグ４３は、酸化シリコン膜４８の上部にＣＶＤ
法で堆積したＷ膜をエッチバックして形成する。また、
配線４５およびボンディングパッドＢＰは、酸化シリコ
ン膜４８の上部にスパッタリング法でＴｉＮ膜、Ａｌ合
金膜およびＴｉＮ膜を堆積した後、フォトレジストをマ
スクにしたエッチングでこれらの膜をパターニングして
同時に形成する。配線４５およびボンディングパッドＢ
Ｐは、ＴｉＮ膜とＣｕ膜との積層膜などで構成すること
もできる。
【００８４】その後、ボンディングパッドＢＰの上部に
酸化シリコン膜と窒化シリコン膜の２層膜をＣＶＤ法で
堆積してパッシベーション膜４９を形成した後、フォト
レジストをマスクにしたエッチングでボンディングパッ
ドＢＰの上部のパッシベーション膜４９を除去してボン
ディングパッドＢＰを露出させることにより、前記図
３、図４に示した本実施の形態のＤＲＡＭが完成する。
【００８５】次に、上記ＤＲＡＭが形成された半導体チ
ップ１ＡをＴＣＰ（テープキャリアパッケージ）に封止
する方法を図３０〜図３７を用いて説明する。
【００８６】ＴＣＰを製造するには、まず、図３０に示
すような絶縁テープ５０を用意する。この絶縁テープ５
０は、厚さ５０μｍ程度のポリイミド樹脂からなり、そ
の中央部には、半導体チップ１Ａが配置される矩形のデ
バイスホール５１が形成されている。このデバイスホー
ル５１の２つの長辺に沿った領域には、絶縁テープ５０
の片面に接着した薄いＣｕ箔をエッチングして形成した
リード５２が配置されており、そのインナーリード部５
２ａがデバイスホール５１内に延在している。絶縁テー
プ５０は、実際には長さ数１０メートルの長尺テープで
あるが、図にはその一部（ＴＣＰ３個分）のみを示して
ある。
【００８７】一方、半導体チップ１Ａのボンディングパ
ッドＢＰ上には、ＴＣＰの組み立てに先立ってバンプ電
極を形成する。バンプ電極を形成するには、まず、図３
１に示すように、２３０℃程度に加熱した半導体チップ
１ＡのボンディングパッドＢＰ上にキャピラリ５６使っ
てＡｕボール５３Ａをワイヤボンディングする。このと
き、ボンディングパッドＢＰには４５ｇ程度の荷重が加
わる。
【００８８】次に、図３２に示すように、底部が平坦な
ツール５４を半導体チップ１Ａの上方からＡｕボール５
３Ａに押し付けてその表面を平坦化することにより、バ
ンプ電極５３を形成する。このとき、ボンディングパッ
ドＢＰに加わる荷重は９０ｇ程度である。
【００８９】次に、前記絶縁テープ５０の片面に形成し
たリード５２のインナーリード部５２ａをバンプ電極５
３上に位置決めした後、図３３に示すように、約５００
℃に加熱したツール５４をインナーリード部５２ａに１
秒程度圧着することにより、図３４に示すように、すべ
てのリード５２のインナーリード部５２ａを半導体チッ
プ１Ａの対応するボンディングパッドＢＰ上に同時に一
括してボンディングする。このとき、ボンディングパッ
ドＢＰに加わる荷重は８０ｇ程度である。
【００９０】このように、本実施の形態のＴＣＰの製造
工程では、半導体チップ１ＡのボンディングパッドＢＰ
上にバンプ電極５３を形成し、次いでこのバンプ電極５
３上にリード５２のインナーリード部５２ａをボンディ
ングする際にボンディングパッドＢＰに３回の衝撃が加
わるが、前述したように、ボンディングパッドＢＰの下
部の層間絶縁膜を構成する３層膜（酸化シリコン膜４
６、ＳＯＧ膜４７、酸化シリコン膜４８）のうち、酸化
シリコン膜４６、４８に対する接着性が比較的低いＳＯ
Ｇ膜４７の占有面積を減らし、同じ材料である酸化シリ
コン膜４６、４８同士が直接接触する面積を増やすこと
によって、膜の接着性を向上させているので、ボンディ
ングパッドＢＰの剥離を有効に防止することができる。
また、半導体チップ１Ａのメモリアレイ（ＭＡＲＹ）に
おいても酸化シリコン膜４６、４８同士が直接接触する
面積が大きく、酸化シリコン膜４６、４８とＳＯＧ膜４
７とが接触する面積は小さい。
【００９１】半導体チップ１ＡのボンディングパッドＢ
Ｐ上にバンプ電極５３を形成するときは、図３５に示す
ように、特定のボンディングパッドＢＰ上にだけバンプ
電極５３を形成しないでおく。バンプ電極５３を形成し
ないボンディングパッドＢＰの位置は、半導体チップ１
Ａと他の半導体チップ１Ｂとで異ならせておく。
【００９２】次に、図３６に示すように、半導体チップ
１Ａの主面と側面とをポッティング樹脂５５で封止す
る。半導体チップ１Ａを樹脂封止するには、ディスペン
サなどを使って半導体チップ１Ａの主面上にシンナーで
希釈したポッティング樹脂５５を塗布した後、熱処理を
行ってポッティング樹脂５５を硬化させる。半導体チッ
プ１Ａは、モールド樹脂で封止してもよい。
【００９３】次に、絶縁テープ５５およびリード５２の
不要箇所を切断・除去した後、図３７に示すように、リ
ード５２のアウターリード部５２ｂを基板実装が可能な
形状に成形することにより、ＴＣＰが完成する。アウタ
ーリード部５２ｂは、ＴＣＰの実装環境に応じて、半導
体チップ１Ａの主面側に折り曲げたり、裏面側に折り曲
げたりする。リード５２のアウターリード部５２ｂに
は、成形に先立って半田メッキを施しておく。
【００９４】図３８に示すように、ＴＣＰをモジュール
基板６０に実装するには、リード５２のアウターリード
部５２ｂをモジュール基板６０の電極６１上に位置決め
した後、アウターリード部５２ｂの表面の半田メッキを
加熱炉内でリフローさせる。このとき、半導体チップ１
Ａを実装したＴＣＰと他の半導体チップ１Ｂを実装した
ＴＣＰのそれぞれのアウターリード部５２ｂの折り曲げ
形状を変えることにより、積層メモリモジュールを容易
に実現することができる。
【００９５】この積層メモリモジュールは、前述したよ
うに、バンプ電極５３を形成しないボンディングパッド
ＢＰの位置が半導体チップ１Ａと他の半導体チップ１Ｂ
とで異なるので、特定のボンディングパッドＢＰ上のバ
ンプ電極５３の有無によって、容易にチップセレクトを
行うことができる。この場合、例えば図３９に示すよう
に、バンプ電極５３を形成しないボンディングパッドＢ
Ｐに対応するリード５２には、インナーリード部５２ａ
を形成しないようにしてもよい。
【００９６】このように、本実施の形態のＴＣＰによれ
ば、半導体チップ１ＡのボンディングパッドＢＰ上にバ
ンプ電極５３を形成し、次いでこのバンプ電極５３上に
リード５２のインナーリード部５２ａをボンディングす
る工程でボンディングパッドＢＰに衝撃が加わった際
に、ボンディングパッドＢＰの下部の層間絶縁膜（酸化
シリコン膜４６、ＳＯＧ膜４７、酸化シリコン膜４８）
の接着性の低下を抑制してボンディングパッドＢＰの剥
離を防止することができる。
【００９７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００９８】前記実施の形態では、ボンディングパッド
の下部の配線（ダミー配線）を所定のピッチでストライ
プ状に配置したが、例えば図４０に示すように、これら
の配線（ダミー配線）４１Ｃ〜４１Ｇを所定のピッチで
島状に配置してもよい。また、ＳＯＧ膜をエッチバック
したときに少なくとも配線（ダミー配線）上にＳＯＧ膜
が残らないようなパターンであれば、ストライプ状や島
状のパターンに限定されない。
【００９９】また、例えば図４１に示すように、ボンデ
ィングパッドの下部の配線（ダミー配線）４１Ｃ〜４１
Ｇのさらに下層に配線（ダミー配線）３０Ａを配置して
もよい。このようにすると、配線（ダミー配線）４１Ｃ
〜４１Ｇの下地の標高が他の領域に比べて高くなるた
め、ＳＯＧ膜４７をスピン塗布した時に配線（ダミー配
線）４１Ｃ〜４１Ｇ上のＳＯＧ膜４７の膜厚を薄くでき
る。従って、ＳＯＧ膜４７をエッチバックするときに、
配線（ダミー配線）４１Ｃ〜４１Ｇ上のＳＯＧ膜４７を
短時間で取り除くことができる。
【０１００】なお、図４１は、配線（ダミー配線）４１
Ｃ〜４１Ｇの下層の配線（ダミー配線）３０Ａをビット
線ＢＬおよび配線３０と同層の配線で構成した場合につ
いて示してあるが、例えばゲート電極８Ａ、８Ｂ、蓄積
電極（下部電極）３３またはプレート電極（上部電極）
３５などと同層の配線で構成することもできる。またそ
の際、配線（ダミー配線）４１Ｃ〜４１Ｇの下層に２層
以上の配線（ダミー配線）を配置してもよい。さらに、
ボンディングパッドの下部に形成する配線は、必ずしも
電気的にフローティング状態のダミー配線である必要は
なく、実際の配線の一部を延長したり分岐したりしてボ
ンディングパッドの下部に配置してもよい。
【０１０１】前記実施の形態では、ＤＲＡＭを形成した
半導体チップをＴＣＰに封止する場合について説明した
が、本発明は、少なくともボンディングパッドの下部に
ＳＯＧ膜を含む層間絶縁膜を形成した半導体チップをＴ
ＣＰに封止する場合に適用することができる。
【０１０２】また、本発明はＴＣＰに限らず、少なくと
も半導体チップのボンディングパッド上に形成したバン
プ電極を介してリードとボンディングパッドを電気的に
接続するＬＳＩパッケージに適用することができる。
【０１０３】さらに、本発明はＳＯＧ膜を含む層間絶縁
膜に限らず、一般に異なる絶縁材料を積層して形成した
層間絶縁膜上にボンディングパッドを形成し、このボン
ディングパッド上に形成したバンプ電極を介してボンデ
ィングパッドとリードとを電気的に接続するＬＳＩパッ
ケージに適用することができる。
【０１０４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１０５】本発明によれば、ＳＯＧ膜を含んだ絶縁膜
を使って上下の配線間を平坦化した半導体チップをＴＣ
Ｐに封止する工程で生じるボンディングパッドの剥離を
有効に防止することができるので、ＴＣＰ、 特に「後工
程バンプ方式」で製造されるＴＣＰの信頼性および製造
歩留まりを向上させることができる。
【０１０６】本発明によれば、半導体チップの主面上に
配線を形成する工程で同時にボンディングパッドの下層
にダミーの配線を形成するので、前工程（ウエハプロセ
ス）の工程数を増やすことなく、上記した効果を得るこ
とができる。
【図面の簡単な説明】
【図１】本発明の実施の形態であるＤＲＡＭを形成した
半導体チップの全体平面図である。
【図２】本発明の実施の形態であるＤＲＡＭを形成した
半導体チップの拡大平面図である。
【図３】本発明の実施の形態であるＤＲＡＭを形成した
半導体チップの要部断面図である。
【図４】本発明の実施の形態であるＤＲＡＭを形成した
半導体チップの要部断面図である。
【図５】ボンディングパッドとその下部の配線（ダミー
配線）のパターンを示す平面図である。
【図６】本発明の実施の形態であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図２７】ボンディングパッドの下部に配置する配線
（ダミー配線）の幅およびスペースの説明図である。
【図２８】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態であるＴＣＰの製造方法
を示す斜視図である。
【図３１】本発明の実施の形態であるＴＣＰの製造方法
を示す要部断面図である。
【図３２】本発明の実施の形態であるＴＣＰの製造方法
を示す要部断面図である。
【図３３】本発明の実施の形態であるＴＣＰの製造方法
を示す要部断面図である。
【図３４】本発明の実施の形態であるＴＣＰの製造方法
を示す要部平面図である。
【図３５】本発明の実施の形態であるＴＣＰの製造方法
を示す要部平面図である。
【図３６】本発明の実施の形態であるＴＣＰの製造方法
を示す斜視図である。
【図３７】本発明の実施の形態であるＴＣＰの製造方法
を示す要部断面図である。
【図３８】本発明の実施の形態である積層メモリモジュ
ールを示す要部断面図である。
【図３９】本発明の他の実施の形態であるＴＣＰの製造
方法を示す要部平面図である。
【図４０】本発明の他の実施の形態であるボンディング
パッドとその下部の配線（ダミー配線）のパターンを示
す平面図である。
【図４１】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
【図４２】本発明者が検討したボンディングパッドの剥
離モードを示す説明図である。
【図４３】後工程バンプ方式によるＴＣＰの製造フロー
の要部説明図である。
【符号の説明】
１ 半導体基板 １Ａ、１Ｂ 半導体チップ ２ ｐ型ウエル ４ フィールド酸化膜 ５ ｐ型チャネルストッパ層 ７ ゲート酸化膜 ８Ａ、８Ｂ ゲート電極 ９ ｎ型半導体領域 １０ 窒化シリコン膜 １１ サイドウォールスペーサ １３ ｎ+ 型半導体領域 １６ Ｔｉシリサイド層 １７ 酸化シリコン膜 １８ ＢＰＳＧ膜 １９ 酸化シリコン膜 ２０ プラグ ２１〜２４ 接続孔 ２６ 接続孔 ２７ 窒化シリコン膜 ２８ 多結晶シリコン膜 ２９ サイドウォールスペーサ ３０ 配線 ３０Ａ 配線（ダミー配線） ３１ ＳＯＧ膜 ３２ 酸化シリコン膜 ３３ 蓄積電極（下部電極） ３４ 容量絶縁膜 ３５ プレート電極（上部電極） ３６ プラグ ３７ 接続孔 ３８ 酸化シリコン膜 ３９ ＳＯＧ膜 ４０ 酸化シリコン膜 ４１Ａ、４１Ｂ 配線 ４１Ｃ〜４１Ｇ 配線（ダミー配線） ４２ 接続孔 ４３ プラグ ４４ プラグ ４５ 配線 ４６ 酸化シリコン膜 ４７ ＳＯＧ膜 ４８ 酸化シリコン膜 ４９ パッシベーション膜 ５０ 絶縁テープ ５１ デバイスホール ５２ リード ５２ａ インナーリード部 ５２ｂ アウターリード部 ５３ バンプ電極 ５３Ａ Ａｕボール ５４ ツール ５５ ポッティング樹脂 ５６ キャピラリ ６０ モジュール基板 ６１ 電極 １００ ＳＯＧ膜 １０１ 酸化シリコン膜 １０２ バンプ電極 １０２Ａ Ａｕボール １０３ ツール １０４ リード ＢＬ ビット線 ＢＰ ボンディングパッド Ｃ 情報蓄積用容量素子 ＭＡＲＹ メモリアレイ ＭＭ メモリマット ＰＣ 周辺回路 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｔ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 27/10 ６８１Ｆ 29/788 ６８１Ｃ 29/792 29/78 ３７１

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの主面上に、少なくとも第
    １酸化シリコン膜と、スピンオングラス膜と、第２酸化
    シリコン膜との積層膜を含む層間絶縁膜が形成され、前
    記層間絶縁膜の上部にボンディングパッドが形成された
    半導体集積回路装置であって、前記ボンディングパッド
    の下部には、前記層間絶縁膜を介して複数の配線が所定
    のピッチで配置されており、少なくとも前記複数の配線
    の上部の前記スピンオングラス膜が取り除かれているこ
    とを特徴とする半導体集積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、前記複数の配線は、互いに平行に延在するパター
    ンで配置されていることを特徴とする半導体集積回路装
    置。
  3. 【請求項３】 請求項１記載の半導体集積回路装置であ
    って、前記複数の配線は、互いに島状に分離されたパタ
    ーンで配置されていることを特徴とする半導体集積回路
    装置。
  4. 【請求項４】 請求項１記載の半導体集積回路装置であ
    って、前記複数の配線は、電気的にフローティング状態
    のダミー配線であることを特徴とする半導体集積回路装
    置。
  5. 【請求項５】 請求項１記載の半導体集積回路装置であ
    って、前記複数の配線の下部には、第２層間絶縁膜を介
    して第２配線が配置されていることを特徴とする半導体
    集積回路装置。
  6. 【請求項６】 請求項１記載の半導体集積回路装置であ
    って、前記複数の配線のスペース領域に前記スピンオン
    グラス膜が埋め込まれていることを特徴とする半導体集
    積回路装置。
  7. 【請求項７】 半導体チップの主面の第１領域に、メモ
    リセル選択用ＭＩＳＦＥＴとその上部に配置された情報
    蓄積用容量素子とで構成されたＤＲＡＭのメモリセルが
    形成されると共に、前記情報蓄積用容量素子の上部に、
    少なくとも第１酸化シリコン膜と、スピンオングラス膜
    と、第２酸化シリコン膜との積層膜を含む層間絶縁膜が
    形成され、前記半導体チップの主面の第２領域の前記層
    間絶縁膜上にボンディングパッドが形成された半導体集
    積回路装置であって、前記ボンディングパッドの下部に
    は、前記層間絶縁膜を介して複数の配線が所定のピッチ
    で配置されており、少なくとも前記複数の配線の上部の
    前記スピンオングラス膜が取り除かれていることを特徴
    とする半導体集積回路装置。
  8. 【請求項８】 請求項１〜７のいずれか１項に記載の半
    導体チップのボンディングパッド上にバンプ電極を介し
    てリードの一端をボンディングしたことを特徴とするテ
    ープキャリアパッケージ型半導体集積回路装置。
  9. 【請求項９】 以下の工程を含むことを特徴とする半導
    体集積回路装置の製造方法； （ａ）半導体チップの主面の第１領域に半導体素子を形
    成する工程、（ｂ）前記半導体素子の上部に１または複
    数層の層間絶縁膜を介して１または複数層の配線を形成
    する工程、（ｃ）前記１または複数層の配線のうちの最
    上層の配線を形成する工程で、前記半導体チップの主面
    の第２領域に複数の配線を所定のピッチで配置する工
    程、（ｄ）前記複数の配線を含む前記最上層の配線の上
    部に第１酸化シリコン膜を堆積した後、前記第１酸化シ
    リコン膜の上部にスピンオングラス膜を塗布する工程、
    （ｅ）前記スピンオングラス膜をエッチバックすること
    により、少なくとも前記複数の配線の上部の前記スピン
    オングラス膜を取り除く工程、（ｆ）前記半導体チップ
    の主面上に第２酸化シリコン膜を堆積した後、前記第２
    酸化シリコン膜の上部に堆積した導電膜をパターニング
    することにより、前記複数の配線の上部にボンディング
    パッドを形成する工程。
  10. 【請求項１０】 請求項９記載の半導体集積回路装置の
    製造方法であって、前記複数の配線を互いに平行に延在
    するパターンで配置することを特徴とする半導体集積回
    路装置の製造方法。
  11. 【請求項１１】 請求項９記載の半導体集積回路装置の
    製造方法であって、前記複数の配線を互いに島状に分離
    されたパターンで配置することを特徴とする半導体集積
    回路装置の製造方法。
  12. 【請求項１２】 請求項９記載の半導体集積回路装置の
    製造方法であって、前記複数の配線を電気的にフローテ
    ィング状態のダミー配線とすることを特徴とする半導体
    集積回路装置の製造方法。
  13. 【請求項１３】 請求項９記載の半導体集積回路装置の
    製造方法であって、前記（ｂ）工程で前記ボンディング
    パッドの下層に１または複数層の配線を形成することを
    特徴とする半導体集積回路装置の製造方法。
  14. 【請求項１４】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体チップの主面上に第１導電膜を堆積した
    後、前記第１導電膜をパターニングすることにより、前
    記半導体チップの主面の第１領域にＤＲＡＭのメモリセ
    ルの一部を構成するメモリセル選択用ＭＩＳＦＥＴのゲ
    ート電極を形成し、前記半導体チップの主面の第２領域
    に前記ＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴのゲ
    ート電極を形成する工程、（ｂ）前記メモリセル選択用
    ＭＩＳＦＥＴと前記周辺回路のＭＩＳＦＥＴとの上部に
    第１絶縁膜を介して第２導電膜を堆積した後、前記第２
    導電膜をパターニングすることにより、前記メモリセル
    選択用ＭＩＳＦＥＴのソース領域、ドレイン領域の一方
    に接続されるビット線と前記周辺回路のＭＩＳＦＥＴの
    ソース領域、ドレイン領域の一方に接続される周辺回路
    の第１層配線とを形成する工程、（ｃ）前記ビット線と
    前記第１配線との上部に第２絶縁膜を介して第３導電膜
    を堆積した後、前記第３導電膜をパターニングすること
    により、前記メモリセル選択用ＭＩＳＦＥＴのソース領
    域、ドレイン領域の他方に接続される情報蓄積用容量素
    子の下部電極を形成する工程、（ｄ）前記情報蓄積用容
    量素子の下部電極の上部に第３絶縁膜を介して第４導電
    膜を堆積した後、前記第４導電膜と前記第３絶縁膜とを
    パターニングすることにより、前記情報蓄積用容量素子
    の上部電極と容量絶縁膜とを形成する工程、（ｅ）前記
    情報蓄積用容量素子の上部に第４絶縁膜を介して第５導
    電膜を堆積した後、前記第５導電膜をパターニングする
    ことにより、前記情報蓄積用容量素子の上部電極に接続
    される配線と周辺回路の第２層配線とを形成する工程、
    （ｆ）前記（ｅ）工程で前記第５導電膜をパターニング
    することにより、前記半導体チップの主面の第３領域に
    複数の配線を所定のピッチで配置する工程、（ｇ）前記
    情報蓄積用容量素子の上部電極に接続される配線と前記
    周辺回路の第２層配線と前記複数の配線との上部に第１
    酸化シリコン膜を堆積した後、前記第１酸化シリコン膜
    の上部にスピンオングラス膜を塗布する工程、（ｈ）前
    記スピンオングラス膜をエッチバックすることにより、
    少なくとも前記複数の配線の上部の前記スピンオングラ
    ス膜を取り除く工程、（ｉ）前記半導体チップの主面上
    に第２酸化シリコン膜を堆積した後、前記第２酸化シリ
    コン膜の上部に堆積した第６導電膜をパターニングする
    ことにより、前記複数の配線の上部にボンディングパッ
    ドを形成する工程。
  15. 【請求項１５】 請求項１４記載の半導体集積回路装置
    の製造方法であって、前記第１〜第４導電膜のうちの少
    なくとも１層の導電膜をパターニングする工程で、前記
    ボンディングパッドの下層に１または複数層の配線を形
    成することを特徴とする半導体集積回路装置の製造方
    法。
  16. 【請求項１６】 以下の工程を含むことを特徴とするテ
    ープキャリアパッケージ型半導体集積回路装置の製造方
    法； （ａ）請求項１〜７のいずれか１項に記載の半導体チッ
    プと、少なくともその一面にリードが形成された絶縁テ
    ープとを用意する工程、（ｂ）前記半導体チップのボン
    ディングパッド上に金属ボールをワイヤボンディングす
    る工程、（ｃ）前記金属ボールの表面を平坦化すること
    により、前記ボンディングパッド上にバンプ電極を形成
    する工程、（ｄ）前記絶縁テープに形成されたリードの
    一端部を前記バンプ電極上にボンディングする工程。
  17. 【請求項１７】 請求項１６記載の製造方法によって得
    られたテープキャリアパッケージ型半導体集積回路装置
    をプリント配線基板に複数個積層して実装したことを特
    徴とするマルチチップモジュール型半導体集積回路装
    置。
  18. 【請求項１８】 半導体チップの主面上に、少なくとも
    第１絶縁膜と、平坦化膜と、第２絶縁膜との積層膜を含
    む層間絶縁膜が形成され、前記層間絶縁膜の上部にボン
    ディングパッドが形成された半導体集積回路装置であっ
    て、前記ボンディングパッドの下部には、前記層間絶縁
    膜を介して複数の配線が配置されており、少なくとも前
    記複数の配線の上部において、前記第１絶縁膜と前記第
    ２絶縁膜とが接触するように構成され、前記第１絶縁膜
    と前記第２絶縁膜との接着力は、前記第１絶縁膜または
    前記第２絶縁膜と前記平坦化膜との接着力よりも大きい
    ことを特徴とする半導体集積回路装置。
  19. 【請求項１９】 請求項１８記載の半導体集積回路装置
    であって、前記第１絶縁膜と前記第２絶縁膜とは、同一
    の絶縁材料で構成されていることを特徴とする半導体集
    積回路装置。
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KR1019980004832A KR19980079735A (ko) 1997-03-04 1998-02-17 반도체집적회로장치 및 그 제조방법
US09/934,596 US20020003305A1 (en) 1997-03-04 2001-08-23 Semiconductor integrated circuit device including an interlayer insulating film formed under a bonding pad and arranged to prevent peeling of the bonding pad

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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150521A (ja) * 1998-11-13 2000-05-30 Motorola Inc 集積回路
US6515364B2 (en) 2000-04-14 2003-02-04 Nec Corporation Semiconductor device
US6573170B2 (en) * 1999-12-27 2003-06-03 Hitachi, Ltd. Process for multilayer wiring connections and bonding pad adhesion to dielectric in a semiconductor integrated circuit device
KR100388220B1 (ko) * 2000-10-17 2003-06-19 주식회사 하이닉스반도체 반도체장치의 패드부 구조
KR100390045B1 (ko) * 2001-06-27 2003-07-04 주식회사 하이닉스반도체 반도체 소자의 패드 형성 방법
KR100400047B1 (ko) * 2001-11-19 2003-09-29 삼성전자주식회사 반도체 소자의 본딩패드 구조 및 그 형성방법
JP2005183917A (ja) * 2003-12-19 2005-07-07 Hynix Semiconductor Inc シリコン窒化膜のストレスを防止及び緩衝できるパッド構造を備えた半導体装置
JP2007005536A (ja) * 2005-06-23 2007-01-11 Renesas Technology Corp 半導体装置
JP2007165440A (ja) * 2005-12-12 2007-06-28 Seiko Epson Corp 強誘電体メモリ、及び強誘電体メモリの製造方法
WO2007074529A1 (ja) * 2005-12-27 2007-07-05 Fujitsu Limited 半導体装置
JP2007273962A (ja) * 2006-03-02 2007-10-18 Qimonda Ag 自己整合プロセスを用いて形成された相変化メモリ
US8507965B2 (en) 2003-04-24 2013-08-13 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
CN108573972A (zh) * 2017-03-09 2018-09-25 三星电子株式会社 三维半导体器件及其形成方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194328B1 (en) * 1998-12-09 2001-02-27 Advanced Micro Devices, Inc. H2 diffusion barrier formation by nitrogen incorporation in oxide layer
JP2002208678A (ja) * 2001-01-11 2002-07-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2003017520A (ja) * 2001-06-28 2003-01-17 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP3741053B2 (ja) * 2002-02-18 2006-02-01 ソニー株式会社 画像処理装置
WO2004105133A1 (en) * 2003-05-26 2004-12-02 Axalto Sa Wire bonding on in-line connection pads
US20050253268A1 (en) * 2004-04-22 2005-11-17 Shao-Ta Hsu Method and structure for improving adhesion between intermetal dielectric layer and cap layer
US7339272B2 (en) * 2004-06-14 2008-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with scattering bars adjacent conductive lines
KR100970156B1 (ko) * 2005-12-08 2010-07-14 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치
US7521287B2 (en) * 2006-11-20 2009-04-21 International Business Machines Corporation Wire and solder bond forming methods
JP2011119506A (ja) 2009-12-04 2011-06-16 Panasonic Corp 半導体装置
DE102013006624B3 (de) * 2013-04-18 2014-05-28 Forschungszentrum Jülich GmbH Hochfrequenzleiter mit verbesserter Leitfähigkeit und Verfahren seiner Herstellung
KR102246277B1 (ko) * 2014-03-14 2021-04-29 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
CN108695239B (zh) * 2017-04-07 2021-09-21 联华电子股份有限公司 具有接触插塞的半导体结构及其制作方法
JP2021048217A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体装置およびその製造方法
JP2021150626A (ja) * 2020-03-24 2021-09-27 キオクシア株式会社 メモリデバイス及びメモリデバイスの製造方法
US11887949B2 (en) 2021-08-18 2024-01-30 Macronix International Co., Ltd. Bond pad layout including floating conductive sections
JP2023049962A (ja) * 2021-09-29 2023-04-10 ローム株式会社 チップ部品
JP2023140754A (ja) * 2022-03-23 2023-10-05 キオクシア株式会社 半導体記憶装置

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150521A (ja) * 1998-11-13 2000-05-30 Motorola Inc 集積回路
US6573170B2 (en) * 1999-12-27 2003-06-03 Hitachi, Ltd. Process for multilayer wiring connections and bonding pad adhesion to dielectric in a semiconductor integrated circuit device
US6515364B2 (en) 2000-04-14 2003-02-04 Nec Corporation Semiconductor device
KR100388220B1 (ko) * 2000-10-17 2003-06-19 주식회사 하이닉스반도체 반도체장치의 패드부 구조
KR100390045B1 (ko) * 2001-06-27 2003-07-04 주식회사 하이닉스반도체 반도체 소자의 패드 형성 방법
KR100400047B1 (ko) * 2001-11-19 2003-09-29 삼성전자주식회사 반도체 소자의 본딩패드 구조 및 그 형성방법
US8507965B2 (en) 2003-04-24 2013-08-13 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
JP2005183917A (ja) * 2003-12-19 2005-07-07 Hynix Semiconductor Inc シリコン窒化膜のストレスを防止及び緩衝できるパッド構造を備えた半導体装置
US8067838B2 (en) 2003-12-19 2011-11-29 Hynix Semiconductor Inc. Semiconductor device having pad structure for preventing and buffering stress of silicon nitride film
JP2007005536A (ja) * 2005-06-23 2007-01-11 Renesas Technology Corp 半導体装置
JP4661572B2 (ja) * 2005-12-12 2011-03-30 セイコーエプソン株式会社 強誘電体メモリ、及び強誘電体メモリの製造方法
JP2007165440A (ja) * 2005-12-12 2007-06-28 Seiko Epson Corp 強誘電体メモリ、及び強誘電体メモリの製造方法
JP4998270B2 (ja) * 2005-12-27 2012-08-15 富士通セミコンダクター株式会社 半導体装置とその製造方法
JPWO2007074529A1 (ja) * 2005-12-27 2009-06-04 富士通株式会社 半導体装置とその製造方法
US8076780B2 (en) 2005-12-27 2011-12-13 Fujitsu Semiconductor Limited Semiconductor device with pads of enhanced moisture blocking ability
WO2007074529A1 (ja) * 2005-12-27 2007-07-05 Fujitsu Limited 半導体装置
US8906705B2 (en) 2005-12-27 2014-12-09 Fujitsu Semiconductor Limited Semiconductor device with pads of enhanced moisture blocking ability
US9059033B2 (en) 2005-12-27 2015-06-16 Fujitsu Semiconductor Limited Semiconductor device with pads of enhanced moisture blocking ability
JP2007273962A (ja) * 2006-03-02 2007-10-18 Qimonda Ag 自己整合プロセスを用いて形成された相変化メモリ
CN108573972A (zh) * 2017-03-09 2018-09-25 三星电子株式会社 三维半导体器件及其形成方法
CN108573972B (zh) * 2017-03-09 2024-04-09 三星电子株式会社 三维半导体器件及其形成方法

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