JP2009141125A - 半導体装置 - Google Patents

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Abstract

【課題】ボンディングの信頼性を確保可能なパッド構成としつつボンディング時における加圧によるＥＳＤ保護素子の破壊を防ぐことのできる半導体装置であって可能な限り小型化してなる半導体装置を提供すること。
【解決手段】外部電極パッドに対して、ワイヤボンディング用のエリアであるボンディングエリアとプロービングにおいてプローブ針が当てられるエリアであるプロービングエリアとを設け、ＥＳＤ保護素子及びその放電経路をプロービングエリアの下方に配置する。ボンディングエリアの下方には、ボンディングパッドよりも若干小さいサポートビアと、ボンディングパッドに相当する大きさを有し且つサポートビアによりボンディングパッドと連結されたサポートパターンとを配置する。
【選択図】図２

Description

本発明は、外部電極パッドを通じて入来する静電ノイズによる内部素子の破壊を防止するためのＥＳＤ保護素子を備えた半導体装置に関する。
従来、ＥＳＤ保護素子を備える半導体装置を小型化するために、ＥＳＤ保護素子をボンディングパッドの下部に形成する技術が提案されている（例えば、特許文献１乃至特許文献３参照）。
なお、パッド電極を有する半導体装置に関するものではないが、プロービング時におけるプローブ針による生じる傷を問題視し、フリップチップにおける外部接続用のバンプ電極をプロービング用の部位と接続用の部位とに分けた構造としたものも提案されている（特許文献４参照）。
特開２０００−１３３７７５号公報 特開平１１−３０７７２４号公報 特開２００３−２８９１０４号公報 特開平５−１２９３０５号公報
特許文献１乃至特許文献３記載の半導体装置では、一つの電極パッドをボンディング対象とすると共にプロービングの対象ともしているが、かかる半導体装置においても、特許文献４にて指摘されているようなプローブ針による傷に起因して、ボンディング時における接触不良が生じる、即ちボンディングの信頼性が低下する恐れがある。
例えば、ＭｏｂｉｌｅＲＡＭなどはウェハ状態で出荷されるため、従来、パッケージ組立後に行われていたテストや評価がウェハの状態で行われる。このため、ＭｏｂｉｌｅＲＡＭなどでは電極パッドにプロービングする回数が多くなり、プローブ針による接触傷も増えることとなる。電極パッドにプローブ針による接触傷が増えるということはボンディング時におけるボンディングワイヤと電極パッドとの実効的な接触面積が減るということであり、そのため、上述したように、ボンディングの信頼性が低下する可能性がある。
かかるボンディングの信頼性の低下を防ぐ手段としては、例えば、一つの電極パッドをワイヤボンディング用のエリア（ボンディングエリア）とプロービングにおいてプローブ針が当てられるエリア（プロービングエリア）を有するように構成することが考えられるが、そのような構成とするとパッドサイズの大型化は避けられず、従って、チップサイズも大きくなる。
一方、特許文献１乃至特許文献３記載の半導体装置では、ボンディングパッドの下部にＥＳＤ保護素子を設けてチップサイズの小型化を図ろうとしているが、ボンディング時にはボンディングパッドに対しておよそ２０〜３００ｇほどの荷重がかかることから、ＥＳＤ保護素子が破壊される恐れがあり、従って、ボンディングパッドの下部にＥＳＤ保護素子を設けることは好ましくない。
以上を鑑み、本発明は、ボンディングの信頼性を確保可能なパッド構成としつつボンディング時における加圧によるＥＳＤ保護素子の破壊を防ぐことのできる半導体装置であって可能な限り小型化してなる半導体装置を提供することを目的とする。
本発明によれば、ワイヤボンディング用のエリアであるボンディングエリアとプロービングにおいてプローブ針が当てられるエリアであるプロービングエリアとを有する外部電極パッドと、
前記プロービングエリアの下方に位置し且つ前記プロービングエリアと電気的に接続されるようにして設けられたＥＳＤ保護素子と
を含む半導体装置が得られる。
また、本発明によれば、第２の半導体装置として、第１の半導体装置において、前記ＥＳＤ保護素子は、前記ボンディングエリアの直下には位置しないように形成されている、半導体装置が得られる。
また、本発明によれば、第３の半導体装置として、第１又は第２の半導体装置において、
前記ＥＳＤ保護素子に接続された放電経路を更に備えており、
該放電経路は、前記ボンディングエリアの直下には位置しないように設けられている
半導体装置が得られる。
また、本発明によれば、第４の半導体装置として、第１乃至第３の半導体装置のいずれかにおいて、
交互に形成された複数の導電体層及び複数の絶縁体層と、前記絶縁体層内に形成されたビアを備えており、
前記外部電極パッドは、前記導電体層のうち、最上層に位置する導電体層に形成されており、
前記導電体層のうち、前記最上層の一つ下の層には、前記ボンディングエリアに相当する面積を有するサポートパターンが該ボンディングエリアの直下に位置するようにして形成されており、
前記最上層と前記最上層の一つ下の層との間には、前記ボンディングエリアと前記サポートパターンとを接続するサポートビアが形成されている
半導体装置が得られる。
また、本発明によれば、第５の半導体装置として、第４の半導体装置において、前記サポートビアの面積は、前記ボンディングエリアの面積の５０％以上９０％以下である、半導体装置が得られる。
また、本発明によれば、第６の半導体装置として、第４又は第５の半導体装置において、前記導電体層のうち、前記最上層と前記最上層の一つ下の層以外の層における前記ボンディングエリアの直下に相当する領域に、夫々、平坦性を確保するためのダミーパターンが形成されている、半導体装置が得られる。
また、本発明によれば、第７の半導体装置として、第１乃至第６の半導体装置のいずれかにおいて、
前記ＥＳＤ保護素子を形成される保護素子領域を有する基板を更に備えており、
当該基板の前記ボンディングエリアの直下に相当する領域内に、保護素子領域とのバランスをとり平坦性を確保するためのダミー拡散領域が形成されている
半導体装置が得られる。
また、本発明によれば、第８の半導体装置として、第１乃至第７の半導体装置のいずれかにおいて、前記外部電極パッドを上方から見た場合に、前記ボンディングエリアと前記プロービングエリアを区別可能とするマーカーを更に備える、半導体装置が得られる。
また、本発明によれば、第９の半導体装置として、第８の半導体装置において、
前記外部電極パッドの形成された層上に一様に設けられた絶縁膜を更に備えており、
該絶縁膜には、前記外部電極パッドのうち、前記ボンディングエリア及び前記プロービングエリアを露出させる開口部が形成されており、
該開口部は、前記マーカーとして機能しうる形状を有している
半導体装置が得られる。
また、本発明によれば、第１０の半導体装置として、第９の半導体装置において、
前記外部電極パッド、前記ＥＳＤ保護素子及び前記開口部を一組とした場合に、複数組の前記外部電極パッド、前記ＥＳＤ保護素子及び前記開口部を備えており、
該複数組の前記外部電極パッド、前記ＥＳＤ保護素子及び前記開口部は、前記外部電極パッドを上方から見た場合に複数の前記外部電極パッド並びに複数の前記開口部がそれぞれ直線状に並ぶようにして配列されており、それによって、前記マーカーにより示される前記ボンディングエリアと前記プロービングエリアの境界が明確にされている
半導体装置が得られる。
本発明によれば、外部電極パッドをボンディングエリアとプロービングエリアとに分けてあるのでボンディングの信頼性を確保することができ、更に、ＥＳＤ保護素子をプロービングエリアの下方に配置したことから、外部電極パッドの下部にＥＳＤ保護素子を配置しない場合と比較して、チップサイズを縮小することができる。
加えて、プロービングの際にプロービングエリアにかかる荷重は、数ｇ程度であり、ボンディング荷重よりも少なくとも一桁小さいことから、プロービングエリアの下部にＥＳＤ保護素子を配置してもプロービングによってＥＳＤ保護素子が破壊されることはない。
従って、本発明によれば、ボンディングの信頼性の確保とボンディング荷重によるＥＳＤ保護素子の破壊防止とを両立させた上で、チップサイズの削減を図ることができる。
本発明の第１の実施の形態による半導体装置は、図１乃至図６に示されるように、４層のメタル層を有するものであり、４層（最上層）目に外部電極パッド９０を備えている。概略、本実施の形態における外部電極パッド９０は、プロービング時におけるプローブ針の接触傷に起因したボンディング不良を避けるべく、ワイヤボンディング用のエリアであるボンディングエリア９５とプロービングにおいてプローブ針が当てられるエリアであるプロービングエリア９４とを別個に有しており、ＥＳＤ保護素子は、プロービングエリア９４の下方に設けられている。
詳しくは、図２及び図３に示されるように、本実施の形態による半導体装置は、基板１０を有している。基板１０は、ＥＳＤ保護素子を形成する保護素子領域１１を備えており、保護素子領域１１には、ＥＳＤ保護素子のドレイン領域１２及びソース領域１３となる拡散領域が所定の間隔を開けて交互に設けられている。これにより、図２、図３及び図４から理解されるように、ドレイン領域１２とソース領域１３との間には、ゲート領域１４が規定されている。ドレイン領域１２、ソース領域１３及びゲート領域１４からなる保護素子領域１１は、図２及び図３から明らかなように、ボンディングエリア９５の直下には位置しないように、プロービングエリア９４の下方に設けられている。基板１０のボンディングエリア９５の直下に相当する領域には、ドレイン領域１２及びソース領域１３とのバランスをとり上層に形成される要素の平坦性を確保するため、ダミー拡散領域１５が形成されている。本実施の形態においては、ダミー拡散領域１５として、ドレイン領域１２及びソース領域１３の長手方向と直交する方向に延びる短冊状の拡散領域が複数個形成されている。
図２、図３及び図４に示されるように、基板１０上には、層間絶縁膜２０を介して、第１層目のメタル配線層が形成されている。この第１層目のメタル配線層は、ドレイン領域１２の上方に設けられた導電パターン３２と、ソース領域１３の上方に設けられた導電パターン３３と、ボンディングエリア９５の下部に形成されたダミーパターン３５を含んでいる。導電パターン３２は、図２に示されるように、コンタクト（ビア）２２によりドレイン領域１２と接続されており、導電パターン３３は、図３に示されるように、コンタクト（ビア）２３により、ソース領域１３と接続されている。加えて、本実施の形態によるダミーパターン３５は、図４に示されるように、複数個の短冊状の部位からなるものであり、個々の部位は、ダミー拡散領域１５と同方向に長手方向を有している。
図２、図３及び図５に示されるように、第１層目のメタル配線層、即ち、導電パターン３２，３３及びダミーパターン３５上には、層間絶縁膜４０を介して、第２層目のメタル配線層が形成されている。この第２層目のメタル配線層は、プロービングエリア９４側に形成された導電パターン５２，５３と、ボンディングエリア９５側に形成されたダミーパターン５５を含んでいる。導電パターン５２は、図２に示されるように、プラグ（ビア）４２を介して導電パターン３２に接続されており、導電パターン５３は、図３に示されるように、プラグ（ビア）４３を介して導電パターン３３に接続されている。加えて、本実施の形態によるダミーパターン５５は、図５に示されるように、ボンディングエリア９５に相当する面積を有している。
ここで、上述したダミーパターン３５及びダミーパターン５５は、平坦性を確保するためのものであり、その目的が達成される限り、上述した形状以外の形状を有していてもかまわない。
図２、図３及び図６に示されるように、第２層目のメタル配線層、即ち、導電パターン５２，５３及びダミーパターン５５上には、層間絶縁膜６０を介して、第３層目のメタル配線層が形成されている。この第３層目のメタル配線層は、プロービングエリア９４側に形成された導電パターン７２，７３と、ボンディングエリア９５側に形成されたサポートパターン７５を含んでいる。導電パターン７２は、図２及び図６から理解されるように、ドレイン領域１２の長手方向と直交する方向に延びる短冊形状を有しており、プラグ（ビア）６２を介して導電パターン５２に接続されている。導電パターン７３は、図３及び図６から理解されるように、ソース領域１３の長手方向と直交する方向に延びる幅広の短冊形状を有しており、プラグ（ビア）６３を介して導電パターン５３に接続されている。即ち、導電パターン７３は、図３に示されるように、プラグ６３、導電パターン５３、プラグ４３、導電パターン３３及びコンタクト２３を介して、ＥＳＤ保護素子のソース領域１３に接続されている。更に、この導電パターン７３は、ＶＳＳ（図示せず）に接続され、放電経路として機能する。加えて、本実施の形態による導電パターン７３は、図６に示されるように、２つの導電パターン７２の間に位置している。本実施の形態によるサポートパターン７５は、図１乃至図３及び図６から理解されるように、ボンディングエリア９５に相当する形状を有し、従って、ボンディングエリア９５に相当する面積を有しており、ボンディングエリア９５の直下に位置するように設けられている。
図１乃至図３に示されるように、第３層目のメタル配線層、即ち、導電パターン７２，７３及びサポートパターン７５上には、層間絶縁膜８０を介して、外部電極パッド９０を含む第４層目（最上層）のメタル配線層が形成されている。外部電極パッド９０の上部には、ポリイミド膜１００が形成されており、このポリイミド膜１００には、ボンディングエリア９５及びプロービングエリア９４を露出させるように、開口部１０５が形成されている。
外部電極パッド９０は、図１及び図２に示されるように、プラグ（ビア）８２を介して導電パターン７２に接続されている。即ち、外部電極パッド９０は、プラグ８２、導電パターン７２、プラグ６２、導電パターン５２、プラグ４２、導電パターン３２及びコンタクト２２を介して、ＥＳＤ保護素子のドレイン領域１２に接続されている。加えて、外部電極パッド９０のボンディングエリア９５は、サポートビア８５を介して、サポートパターン７５に接続されている。ここで、サポートビア８５は、ＥＳＤ保護素子側の導電パターン７２やプラグ８２と接触することのないように、ボンディングエリア８５よりも若干小さい大きさを有している。具体的には、サポートビア８５は、ボンディングエリア９５の面積の９０％以下の面積を有することが好ましい。一方で、ボンディングエリア９５をボンディング時においても適切にサポートするため、サポートビア８５は、少なくともボンディングエリア９５の５０％以上の面積を有していることが好ましく、ボンディング時の圧力に効果的に対応するためには８０％以上の面積を有していることがより好ましい。
上述したように、本実施の形態による半導体装置においては、ボンディングエリア９５とプロービングエリア９４とを分けることにより、プローブ針による接触傷に起因したボンディング不良を防ぐことができると共に、プロービングエリア９４の下方にＥＳＤ保護素子を配置したことからボンディング圧力によるＥＳＤ保護素子の破壊を回避しつつチップサイズの削減を図ることができる。例えば、７０ｎｍプロセスの一般的な製品においてＥＳＤ保護素子の占める面積は全体の０．５％程度であるが、ＥＳＤ保護素子を外部電極パッド９０と別個に形成した場合と比較すると、その分だけサイズ削減を図ることができる。
加えて、ＥＳＤ保護素子は外部電極パッド９０に近い位置に配置されているため、本実施の形態による半導体装置は、ＥＳＤ保護素子の機能的側面から見ても良好な特性を有している。
また、ボンディングエリア９５の直下にサポートビア８５及びサポートパターン７５を配置したことから、ボンディング時の圧力に耐えることができる。
一方、プロービングエリア９４の下部には、外部電極パッド９０をＥＳＤ保護素子のドレイン領域１２に接続するためのプラグ８２、導電パターン７２、プラグ６２、導電パターン５２、プラグ４２、導電パターン３２及びコンタクト２２が形成されており、また、放電経路として機能する導電パターン７３をＥＳＤ保護素子のソース領域１３に接続するためのプラグ６３、導電パターン５２、プラグ４３、導電パターン３３及びコンタクト２３も形成されている。これらは、上記の電気的接続に加え、プロービング時にプロービングエリア９４を介して加えられる圧力に耐えるための補強的な役割も担っている。特に、本実施の形態においては、コンタクト２２、コンタクト２３、プラグ４２及びプラグ４３をドレイン領域１２及びソース領域のそれぞれに対して４本ずつ配置したことから、強固な補強が得られている。更に、第３層目のメタル配線層であってプロービングエリア９４の下方にあたる位置に放電経路として機能する導電パターン７３を配置したことで、第３層目のメタル配線層の均一性が保たれている。
上述した実施の形態による半導体装置は、顧客ごとのプローブ回数の相違にも容易に対応することができる。具体的には、プロービングの回数が多ければ多いほど、プローブ針による接触傷が増えることとなるため、広いプロービングエリアを要することとなるが、本実施の形態によれば、プロービングエリアを広げたい場合、即ち、プローブ回数の多い顧客用の半導体装置を製造するような場合には、最上層の外部電極パッドのパターンとポリイミド層の開口部のパターンのみを変更することで容易に対処することができる。図７及び図８には、図１乃至図６に示された半導体装置と比較して、外部電極パッド９０ａのパターンとポリイミド層１００ａの開口部１０５ａのパターンのみを変更したことによりプロービングエリア９４ａを広くした例が示されている。
本発明の第２の実施の形態による半導体装置は、上述した第１の実施の形態の変形例であり、具体的には、外部電極パッド上に形成されたポリイミド膜の開口部の形状を特定の形状とすることにより、外部電極パッドを上方から見た場合に、ボンディングエリアとプロービングエリアを区別可能とするマーカーとしての機能をポリイミド膜の開口部に持たせたものである。以下においては、第１の実施の形態による半導体装置との相違点のみについて説明することとし、その他の点については説明を省略する。
本実施の形態による半導体装置は、図９に示されるような開口部１０５ｂを有するポリイミド膜１００ｂを備えている。具体的には、ボンディングエリア９５ｂとプロービングエリア９４ｂで開口部１０５ｂの開口幅を異ならせたことにより、ボンディングエリア９５ｂとプロービングエリア９４ｂの境界部分に段差１０７ｂが形成されている。従って、テストをする際及びボンディングをする際のいずれの場合にも、開口部１０５ｂの段差１０７ｂを目印として、プロービングエリア９４ｂとボンディングエリア９５ｂを区別し、それぞれ適切なエリアに対して作業することができる。
通常、半導体装置には複数の外部電極パッド９０が設けられており、その夫々に、ＥＳＤ保護素子が設けられるが、その場合に、例えば、半導体装置を構成するチップの辺上に対して、図１０に示されるように、段差１０７ｂが直線上に並ぶように、複数の外部電極パッド９０及びポリイミド膜１００ｂの開口部１０５ｂを直線状に並置することにより、ボンディングエリア９５ｂとプロービングエリア９４ｂの境界部分を一目で分かるようにしても良い。
本発明の第３の実施の形態による半導体装置は、第２の実施の形態同様、第１の実施の形態の変形例であり、具体的には、外部電極パッド上に形成されたポリイミド膜の開口部の形状を特定の形状とすることにより、外部電極パッドを上方から見た場合に、ボンディングエリアとプロービングエリアを区別可能とするマーカーとしての機能をポリイミド膜の開口部に持たせたものである。以下においては、第１の実施の形態による半導体装置との相違点のみについて説明することとし、その他の点については説明を省略する。
本実施の形態による半導体装置は、図１１に示されるような開口部１０５ｃを有するポリイミド膜１００ｃを備えている。具体的には、ボンディングエリア９５ｃとプロービングエリア９０ｃの境界部分に相当する位置において、開口部１０５ｃの対向する２辺から互いに向かい合うようにして突出した突出部１０７ｃがポリイミド膜１００ｃには設けられている。従って、テストをする際及びボンディングをする際のいずれの場合にも、開口部１０５ｃの突出部１０７ｃを目印として、プロービングエリア９４ｃとボンディングエリア９５ｃを区別し、それぞれ適切なエリアに対して作業することができる。
本実施の形態においても、複数の外部電極パッド９０に関して、例えば、図１２に示されるように、突出部１０７ｃが直線上に並ぶように、複数の外部電極パッド９０及びポリイミド膜１００ｃの開口部１０５ｃを直線状に並置することにより、ボンディングエリア９５ｃとプロービングエリア９４ｃの境界部分を一目で分かるようにしても良い。
本発明は、ＤＲＡＭのような外部電極パッドを有し且つＥＳＤ保護素子を備える半導体素子に適用できる。
本発明の第１の実施の形態による半導体装置の外部電極パッド周辺を示す上面図である。 図１のII−II線に沿った半導体装置を示す断面図である。 図１のIII−III線に沿った半導体装置を示す断面図である。 図１の半導体装置の第１層（最下層）目の導電体層を示す上面図である。 図１の半導体装置の第２層目の導電体層を示す上面図である。 図１の半導体装置の第３層（最上層の一つ下の層）目の導電体層を示す上面図である。 図１の半導体装置の外部電極パッド周辺の変形例を示す上面図である。 図７のVIII−VIII線に沿った半導体装置を示す断面図である。 本発明の第２の実施の形態による半導体装置の外部電極パッド周辺を示す上面図である。 図９に示される外部電極パッドを複数個一列に配置した状態を示す図である。 本発明の第３の実施の形態による半導体装置の外部電極パッド周辺を示す上面図である。 図１１に示される外部電極パッドを複数個一列に配置した状態を示す図である。
符号の説明
１０ 基板
１１ 保護素子領域
１２ ドレイン領域
１３ ソース領域
１４ ゲート領域
１５ ダミー拡散領域
２０ 層間絶縁膜
２２ コンタクト
２３ コンタクト
３２ 導電パターン
３３ 導電パターン
３５ ダミーパターン
４０ 層間絶縁膜
４２ プラグ
４３ プラグ
５２ 導電パターン
５３ 導電パターン
５５ ダミーパターン
６０ 層間絶縁膜
６２ プラグ
６３ プラグ
７２ 導電パターン
７３ 導電パターン（放電経路）
７５ サポートパターン
８０ 層間絶縁膜
８２ プラグ
８５ サポートビア
９０，９０ａ 外部電極パッド
９４，９４ａ プロービングエリア
９５，９５ｂ，９５ｃ ボンディングエリア
１００，１００ａ，１００ｂ，１００ｃ ポリイミド膜
１０５，１０５ａ，１０５ｂ，１０５ｃ 開口部
１０７ｂ，１０７ｃ マーカー

Claims (10)

  1. ワイヤボンディング用のエリアであるボンディングエリアとプロービングにおいてプローブ針が当てられるエリアであるプロービングエリアとを有する外部電極パッドと、
    前記プロービングエリアの下方に位置し且つ前記プロービングエリアと電気的に接続されるようにして設けられたＥＳＤ保護素子と
    を含む半導体装置。
  2. 前記ＥＳＤ保護素子は、前記ボンディングエリアの直下には位置しないように形成されている、請求項１記載の半導体装置。
  3. 前記ＥＳＤ保護素子に接続された放電経路を更に備えており、
    該放電経路は、前記ボンディングエリアの直下には位置しないように設けられている
    請求項１又は請求項２記載の半導体装置。
  4. 交互に形成された複数の導電体層及び複数の絶縁体層と、前記絶縁体層内に形成されたビアを備えており、
    前記外部電極パッドは、前記導電体層のうち、最上層に位置する導電体層に形成されており、
    前記導電体層のうち、前記最上層の一つ下の層には、前記ボンディングエリアに相当する面積を有するサポートパターンが該ボンディングエリアの直下に位置するようにして形成されており、
    前記最上層と前記最上層の一つ下の層との間には、前記ボンディングエリアと前記サポートパターンとを接続するサポートビアが形成されている
    請求項１乃至請求項３のいずれかに記載の半導体装置。
  5. 前記サポートビアの面積は、前記ボンディングエリアの面積の５０％以上９０％以下である、請求項４記載の半導体装置。
  6. 前記導電体層のうち、前記最上層と前記最上層の一つ下の層以外の層における前記ボンディングエリアの直下に相当する領域に、夫々、平坦性を確保するためのダミーパターンが形成されている、請求項４又は請求項５記載の半導体装置。
  7. 前記ＥＳＤ保護素子を形成される保護素子領域を有する基板を更に備えており、
    当該基板の前記ボンディングエリアの直下に相当する領域内に、保護素子領域とのバランスをとり平坦性を確保するためのダミー拡散領域が形成されている、
    請求項１乃至請求項６のいずれかに記載の半導体装置。
  8. 前記外部電極パッドを上方から見た場合に、前記ボンディングエリアと前記プロービングエリアを区別可能とするマーカーを更に備える、請求項１乃至請求項７のいずれかに記載の半導体装置。
  9. 前記外部電極パッドの形成された層上に一様に設けられた絶縁膜を更に備えており、
    該絶縁膜には、前記外部電極パッドのうち、前記ボンディングエリア及び前記プロービングエリアを露出させる開口部が形成されており、
    該開口部は、前記マーカーとして機能しうる形状を有している
    請求項８記載の半導体装置。
  10. 前記外部電極パッド、前記ＥＳＤ保護素子及び前記開口部を一組とした場合に、複数組の前記外部電極パッド、前記ＥＳＤ保護素子及び前記開口部を備えており、
    該複数組の前記外部電極パッド、前記ＥＳＤ保護素子及び前記開口部は、前記外部電極パッドを上方から見た場合に複数の前記外部電極パッド並びに複数の前記開口部がそれぞれ直線状に並ぶようにして配列されており、それによって、前記マーカーにより示される前記ボンディングエリアと前記プロービングエリアの境界が明確にされている
    請求項９記載の半導体装置。
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