JP4492926B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4492926B2
JP4492926B2 JP2003398419A JP2003398419A JP4492926B2 JP 4492926 B2 JP4492926 B2 JP 4492926B2 JP 2003398419 A JP2003398419 A JP 2003398419A JP 2003398419 A JP2003398419 A JP 2003398419A JP 4492926 B2 JP4492926 B2 JP 4492926B2
Authority
JP
Japan
Prior art keywords
test
pad
internal circuit
bonding pad
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003398419A
Other languages
English (en)
Other versions
JP2005159195A (ja
Inventor
美穂 平位
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2003398419A priority Critical patent/JP4492926B2/ja
Priority to US10/995,467 priority patent/US7518242B2/en
Publication of JP2005159195A publication Critical patent/JP2005159195A/ja
Application granted granted Critical
Publication of JP4492926B2 publication Critical patent/JP4492926B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5602—Interface to device under test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05096—Uniform arrangement, i.e. array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

本発明は、ボンディング用パッドを有する半導体装置に関し、特にボンディング用パッドとテスト用パッドとを有する半導体装置に関するものである。
近年、半導体チップにおいて、特に信頼性が必要とされる半導体チップにおいては、信頼性確保のため全品に対して良品、不良品のテストを行い、テストをパスした良品のみを出荷することが要求されている。このテストは、一般に半導体チップの周辺領域に外部電極と接続するためのボンディング用パッドを利用して行われている。ここで、ボンディング用パッドとは、例えば、ワイヤボンド接続やフリップチップ接続によって外部電極と電気的に接続されるものとする。
従来の多層化された半導体チップのボンディング用パッド周辺の断面図を図６に示す。半導体チップの表面には、メタル層３１が設けられている。当該メタル層を覆うようにしてカバー層６が設けられている。カバー層６は、一部に開口部を有し、メタル層３１が露出している。この開口部において露出したメタル層３１がボンディング用パッド１０を構成する。
さらに、メタル層３１の下方には、層間絶縁層を介してメタル層３２が設けられている。そして、メタル層３１とメタル層３２は、メタル層３１がテストやボンディングの際に剥がれることを防止するために、複数のスルーホール７によって接続されている。
ボンディング用パッド１０が設けられた位置よりも内側の領域は、さらに多層化され、メタル層３３、３４、３５が設けられている。そして、これらのメタル層等によって、入出力回路等の内部回路４が形成されている。
ここで、ボンディング用パッドの構成を、図７を用いて更に詳しく説明する。ボンディング用パッド１０は、メタル層３１からなり、このパッド１０とボンディングワイヤー材と接合する為のボール部の接合面には接合時には合金層７０１が形成される。この合金層７０１は、例えば、接合用ボール７０２が、金（Ａｕ）により構成され、メタル層３１はアルミニウム（Ａｌ）により構成されている場合、密着性を向上させるため合金層７０１は、ＡｕとＡｌの合金により構成される。
この場合、図８に示すように、アニール等の高温プロセスにより、メタル層３１に含まれるＡｌが合金層７０１に移動して起こるボイドにより合金層７０１とメタル層３１の境界部分にボイドが発生し、それによってボンディングボールとパッドの接合性の低下が発生することがある。そのため、ボイドの発生を防止するためにボンディング用パッド１０を構成するメタル層３の表面に金メッキによるＡｕ層８０１やＡｕ層とバリアメタル層を形成していることもある。
しかしながら、ボンディング用パッドをテスト時にも使用しているため、図８
に示されるように、Ａｕ層８０１に対してテストプローブ８０２が接触させられてテストが行われる。その結果、テストプローブが針状になっており、少なくともAuよりも硬い導電材料で形成されているため、当該テストプローブ８０２に削り取られたＡｕが付着する。このため、付着したＡｕを除去すべく、頻繁に針先のクリーニングを行う必要があり、スループットが低下する。さらに頻繁にクリーニングすると針先形状が磨耗し太くなってしまうため、テストプローブ８０２の寿命が低下する。また、テストプローブ８０２に付着したAuによる測定歩留りの悪化を招く可能性も高い。
さらに、Ａｕ層８０１を設けた場合であっても、測定時の針圧によってＡｕ層８０１にクラックが発生することにより、Au層８０１のクラック、すなわち、Au層８０１に覆われていないメタル層３１からアルミニウムが移動し、ボイドが発生し、同様に接合力の低下という問題を発生させる。
また、ボンディング用パッドの表面には、当該テストプローブの先端の接触によって損傷が与えられるため、かかる損傷によって、パッケージ工程で行なわれるワイヤボンディングやバンプボンディングの接合強度が劣化するという問題が発生していた。特に、近年では、チップサイズの減少に応じてパッド間のピッチが減少し、さらにパッドサイズが小さくなっている。例えば、図１０に示される形状のボンディング用パッド１０は、Ｘ＝約６０μｍ、Ｙ＝約６０μｍのサイズを有する。このとき、テストプローブは、ｘ＝１５〜２０μｍ、ｙ＝３０〜５０μｍの領域において当該ボンディング用パッド１０と接触するものも存在する。ボンディング用パッド１０のサイズがテストプローブの接触領域の広さと比較して広い場合には、その接触領域においてボンディングの際に接合不良が生じたとしても他の領域において接合が確保されるため問題が少なかったが、このように、ボンディング用パッド１０のサイズが小さくなると、当該他の領域の面積が狭くなるため充分な接合が確保されない。
また、パッドサイズが小さくなるに伴って、ボンディング用パッド１０から内部回路に電気的接続を行う引き出し線の幅も減少する。電源供給能力はプロセス固定である限り引き出し線の幅に比例するため、引き出し線幅の減少は電源供給能力の低下を招いており、問題となっている。このとき、ボンディング用パッド１０を相互にスルーホールにより接続された２層のメタル層によって構成し、各メタル層の両方から引き出し線を引き出して電源供給能力の向上を図る技術も提案されている。しかしながら、テスト時のテストプルーブの圧力によって当該スルーホールの破壊が生じることもあり、これによって下層のメタル層による電源供給能力が低下する。
このように、ウェハ工程の最後に行なわれるウェハテストにおいて、ボンディング用パッドにテストプローブの先端を接触させてテストが実行されることによって、上述した問題が発生している。
このような問題を解決するための技術が例えば下記特許文献１に開示されている。この文献に開示された技術によれば、ボンディング用パッドとは別にテスト用パッドを設け、ボンディング用パッドにプローブ痕が生じないようにすることによってかかる問題を解決している。
特開２００２−３２９７４２号公報
このように、ボンディング用パッドをテスト時にも共用する場合、テストプローブをボンディング用パッド１０に押し当てるが、このとき、ボンディング用パッド１０の表面をえぐるようにしてテストプローブが移動する。これにより、ブローブ痕が発生するという問題もあるが、さらに、電気的導通を確実にすべくテストプローブの圧力が高められた場合には、ボンディング用パッド１０のみならず、図９に示されるように、メタル層３１の下方に設けられたスルーホール７が破壊されるという問題もある。このため、図６に示されるように、ボンディング用パッド１０が設けられた位置の下方においては、テストの際に生じる回路破壊を避けるために、内部回路を形成することができなかった。
さらに、上述した従来技術のように、ボンディング用パッドと、テスト用パッドを別々に設ける場合には、ボンディング用パッドの接触信頼性を高めることはできるが、両方のパッドの分だけチップ上に領域を確保しなければならなくなり、チップサイズが大きくなり、コストアップの要因となってしまうという問題があった。
本発明は、上述の問題を解決するためになされたものであり、チップサイズを削減しつつ、ボンディング用パッドとボンディング部材との接触信頼性を向上させた半導体装置を提供することを目的とする。
本発明にかかる半導体装置は、内部回路と電気的に接続されるとともにボンディング部材と接合されるボンディング用パッドと、前記内部回路と電気的に接続されるとともにテストにおいてテストプローブが接触するテスト用パッドとを備える半導体装置であって、前記テスト用パッドは、前記ボンディング用パッドと半導体チップ周辺部との間に設けられ、前記ボンディング用パッド及び前記テスト用パッドの下層に前記内部回路が形成されており、前記ボンディング用パッドと前記内部回路との間には、絶縁膜上に配線が形成されていない層が少なくとも１層あり、前記テスト用パッドの下層に形成された内部回路は、前記ボンディング用パッドの下層に形成された内部回路よりも下方に形成されている。
本発明にかかる半導体装置は、内部回路と電気的に接続されるとともにボンディング部材と接合されるボンディング用パッドと、前記内部回路と電気的に接続されるとともにテストにおいてテストプローブが接触するテスト用パッドとを備える半導体装置であって、前記テスト用パッドは、前記ボンディング用パッドと半導体チップ周辺部との間に設けられ、前記ボンディング用パッド及び前記テスト用パッドの下層に前記内部回路が形成されており、前記ボンディング用パッドと前記内部回路との間には、絶縁膜上に配線が形成されていない層が少なくとも１層あり、前記ボンディング用パッドから前記内部回路の最上層までの距離よりも、前記テスト用パッドから前記内部回路の最上層までの距離の方が長い。
前記テスト用パッドと前記内部回路との間には、絶縁膜上に配線が形成されていない層が少なくとも１層あり、前記テスト用パッドと前記内部回路との間における配線が形成されていない領域の厚さは、前記ボンディング用パッドと前記内部回路との間における配線が形成されていない領域の厚さより厚いことが望ましい。
また、前記ボンディング用パッドと前記テスト用パッドとは、前記半導体装置の周辺領域に形成されていることが好ましい。
また、前記ボンディング用パッドの下層に形成され、スルーホールを介して当該ボンディング用パッドと接続された導電体層を備えるとよい。
さらに、また、前記テスト用パッドの下層に形成され、スルーホールを介して当該テスト用パッドと接続された導電体層を備えることが好ましい。
また、前記ボンディング用パッドと前記テスト用パッドの間において、当該ボンディング用パッド及び当該テスト用パッドと、下層に位置する複数の導電体層を接続するスルーホールを備えることが望ましい。
好適な実施の形態における内部回路は、不揮発性メモリが含まれる。
さらに、前記ボンディング用パッドの下部の配線層の数は、前記ボンディング用パッドの下部を除く内部回路の配線層の数よりも少なくするとよい。
さらに本発明にかかる他の半導体装置は、少なくとも２回以上のテストが行われることが望ましい。
本発明によれば、チップサイズを削減しつつ、ボンディング用パッドとボンディング部材との接触信頼性を向上させた半導体装置を提供することができる。より詳細には、まず、ボンディング用パッドの他にテスト用パッドを設けることにより、テストプローブによるボンディング用パッドへの損傷を防止し、ボンディング部材とボンディング用パッドとの接合性を向上させることができる。このとき、ボンディング用パッドの下層には内部回路を設けるようにしたため、チップサイズを削減できる。他方で、テスト用パッドの下層には、内部回路を設けないか、又は充分に当該テスト用パッドと離間して内部回路を設けるようにしたため、テストの際に内部回路が破壊することを防止できる。特に２回以上、テストプローブによるテストが行われる半導体装置において効果が大きい。
発明の実施の形態１．
図１に本発明にかかる半導体装置である半導体チップ１００の上面図を示す。図に示されるように、当該半導体チップ１００の周辺領域には、ボンディング用パッド１とテスト用パッド２の２種類のパッドが設けられている。この例では、全てのボンディング用パッド１に対してテスト用パッド２が設けられ、半導体チップ１００上には、ロジック回路１００ａ及びメモリセルアレイ１００ｂが設けられているものとする。なお、ロジック回路１００ａ、メモリセルアレイ１００ｂやパッドを接続する配線についても図示を省略する。また、ボンディング用パッド１の近傍には、入出力回路（Ｉ／Ｏ回路、入力保護回路等）が設けられているものとする。
本明細書においては、これらのロジック回路１００ａ、メモリセルアレイ１００ｂ、入出力回路を含む回路であって、製品化された状態において動作する回路を内部回路とする。この内部回路には、製造時のみに動作し使用される回路、パターンは含まれない。例えば、製造時の位置合わせに使用されるアライメントマークや製造特性のテストのみに用いられるパターンは内部回路に含まれない。かかる内部回路は、配線（多層の場合も含む）及び／または活性素子領域に形成された素子により構成される。
メモリセルアレイ１００ｂは、好適には、ＥＥＰＲＯＭやＥＰＲＯＭ等の不揮発性メモリである。一般に不揮発性メモリに関しては、ロジック系のテストとは別にテストを行う必要性があるのでテスト回数が多くなり、テストによるパッドの損傷が激しいため、本発明を適用する効果が高い。例えば、図１に示されるように、ロジック回路１００ａとメモリセルアレイ１００ｂを含む半導体チップ１００の場合には、最低、ロジック回路１００ａとメモリセルアレイ１００ｂの２種類のテストが行なわれる。このとき、テストの対象が異なると、その都度異なる装置においてテストを実行する必要がある。したがって、テスト毎にテストプローブを接触させなければならず、テストプローブが接触するパッドの損傷が激しくなる。さらに、車載用半導体チップ等の高信頼性が要求される半導体チップ１００の場合には、ロジック回路１００ａのテストだけでも低温テスト、常温テスト、高温テストがあり、加えて、メモリセルアレイのテストが行われるため、最低でも４回のテストが行われることになる。テストの結果が不良となった場合には、再度上記のテスト（４種類）を繰り返すため、チップによっては、８回（４×２）さらには、１２回（４×３）というようにテストの回数が二桁に達することもある。また、測定エラーが生じた場合には、同じ測定を再度テストプローブの接触圧を高めた状態で行なうため、パッドが損傷する可能性がより高まる。
このように複数回に亘ってテストが実行されるような半導体チップ１００においては、パッドの損傷が激しくなるが、図１に示されるように、テスト専用のテスト用パッド２を設けることにより、ボンディング用パッド１はテストによる損傷を受けることは無い。このため、テストによる損傷に起因するボンディング用パッド１とボンディング部材の接合性の問題は生じない。
図２は、本発明にかかる半導体装置のボンディング用パッド１とテスト用パッド２の近傍を示す拡大図であり、図２（ａ）は上面図、図２（ｂ）は断面図を示す。図２（ｂ）においては、説明の簡略化のため層間絶縁膜等の図示を省略している。なお、メタル配線は、ＣＭＰによって平坦化された層間絶縁膜状に形成されているものとする。図２（ｂ）に示されるように本発明にかかる半導体装置は、多層構造を有している。例えば、４〜６層の多層構造を有しているが、７層以上であってもよい。
ボンディング用パッド１は、例えば、１辺が５０〜８０μｍの略正方形の形状を有する。ボンディング用パッド１は、ワイヤボンディングやボールボンディング等により外部電極と接続される。ボンディング用パッド１は、半導体チップ１００の最上層のメタル層３１の一部がカバー層６の開口部より露出して形成される。メタル層３１は、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）が用いられる。カバー層６は、例えば、ポリイミドにより形成され、コート層や表面保護層とも呼ばれる。
ボンディング用パッド１を構成するメタル層３１は、複数のスルーホール７を介して下層のメタル層３２と接続されている。このような構成により、ボンディング時のボンディング用パッド１の領域におけるメタル層３１の剥がれを防止することができる。図３に当該スルーホール７の構成を示す。スルーホール７は、壁状のビア７１、７２が互いに直交して構成されており、上面から見ると格子状に構成されている。このような構成により、メタル層３１の剥がれをより効果的に防止することができる。尚、図２（ｂ）に示す例において、メタル層３１は、ボンディング用パッド１の内側において分断されているが、分断されずに接続されていてもよい。また、メタル層３２も同様に図上分断されている箇所が接続されていてもよい。特に、スルーホール領域５のメタル層３２は、隣接するメタル層３２と接続することが好ましい。これにより、引き出し線の抵抗を下げることができ、電流損失を低減できる。
ボンディング用パッド１の下部の半導体領域には、内部回路４が設けられている。この例における内部回路４は入出力回路である。これにより、ボンディング用パッド１を内部回路上に形成することができるのでチップサイズを増加させることは無い。但し、図２に示す例では、２層目の層間絶縁膜上には２層目のメタル層３３を形成せずに、２層目の層間絶縁膜と３層目の層間絶縁膜とで厚い層間絶縁膜を形成している。このように、ボンディング用パッド１の下部に配線層を有しない層を形成することによってボンディング時に内部回路４に対する圧力を低減し、内部回路４が破壊される可能性を低減することができる。
図２に示されるように、メタル層３１は、さらに半導体チップ１００の周辺に向って延在形成され、ボンディング用パッド１よりも周辺側、即ち外側においてテスト用パッド２を形成している。かかるテスト用パッド２もカバー層６の開口部によって形成される。テスト用パッド２は、ボンディング用パッド１と略同形状を有するが異なる形状を有するものとしてもよい。
テスト用パッド２を構成するメタル層３１は、複数のスルーホール７を介して下層のメタル層３２と接続されている。このような構成により、テスト時にテスト用パッド２の領域におけるメタル層３１が剥がれることを防止することができる。図４に当該スルーホール７の構成を示す。スルーホール７は、壁状のビア７３が互いに平行に設けられている。このような構成により、メタル層３１の剥がれをより効果的に防止することができる。尚、テスト用パッド２の下層には層間絶縁膜が形成されているが、ＣＭＰ（Chemical Mechanical Polishing）プロセスを用いて、平坦化処理することが好ましい。
テスト用パッド２の下部には、内部回路は設けられていない。テスト時にテスト用パッドにテストプローブが押し付けられ、テスト用パッドの下部に形成された内部回路が破壊されるのを防止するためである。
ボンディング用パッド１とテスト用パッド２の間の領域には、各層のメタル層３２、３３、３４、３５とボンディング用パッド１及びテスト用パッド２を電気的に接続するスルーホール７が複数設けられている。このスルーホール７を設けた領域５では、上層から下層に亘って複数の棒状のスルーホール７がメタル層及び層間絶縁膜を貫くようにして設けられている。
上述のように、本発明の実施の形態１にかかる半導体装置では、まず、ボンディング用パッド１の他にテスト用パッド２を設けることにより、テストプローブによるボンディング用パッド１への損傷を防止し、ボンディングワイヤやボール等のボンディング部材とボンディング用パッド１との接続信頼性を向上させることができる。このとき、ボンディング用パッド１の下部に対応する半導体領域には内部回路４を設けるようにしたため、チップサイズを削減できる。他方で、テスト用パッド２の下部の半導体領域には、内部回路４を設けないため、テストの際に内部回路４が破壊することを防止できる。
発明の実施の形態２．
本発明の実施の形態２では、ボンディング用パッドの下層のみならずテスト用パッドの下層にも内部回路を形成している。このとき、テスト用パッドから離間して内部回路を形成することとしている。より詳細には、テスト用パッドの下層の内部回路は、ボンディング用パッドの下層において形成された内部回路よりも下層に設けられている。
図５に本発明の実施の形態２にかかる半導体装置の一部断面図を示す。図に示された符号のうち、図２と同じ符号を付した構成は、図２に示す構成と同じか又は類似の構成を示し、説明を省略する。
この例にかかる半導体チップは、７層の積層構造を有する。最上層のメタル層３１は、ボンディング用パッド１及びテスト用パッド２を構成している。次のメタル層３２は、メタル層３１の剥がれ防止のためにスルーホール７を介して接続されている。
ボンディング用パッド１の下層においては、上から４層目以降のメタル層３４、３５、３６、３７によって、内部回路４が形成されている。これに対して、テスト用パッド２の下層においては、上から６層目以降のメタル層３６、３７において内部回路４が形成されている。即ち、本発明の実施の形態２では、ボンディング用パッド１の下層に位置する内部回路４の最上層よりも、テスト用パッド２の下層に位置する内部回路４の最上層の方が、下方にある。換言すると、ボンディング用パッド１から内部回路４の最上層までの距離よりも、テスト用パッド２から内部回路４の最上層までの距離の方が長い。具体的には、ボンディング用パッド１の下層にある内部回路４は、ボンディングによって破壊されない程度に離れた位置に配置され、テスト用パッド２の下層にある内部回路４は、テストによって破壊されない程度に離れた位置に配置されている。通常、ボンディングが内部回路４に与える影響よりもテストが内部回路４に与える影響の方が高いため、このように、テスト用パッド２の方が内部回路４より離間した位置に配置されている。
上述のように、本発明の実施の形態２にかかる半導体装置では、まず、ボンディング用パッド１の他にテスト用パッド２を設けることによりテストプローブによるボンディング用パッド１への損傷を防止し、ボンディングワイヤやボール等のボンディング部材とボンディング用パッド１との接合性を向上させることができる。このとき、ボンディング用パッド１及びテスト用パッド２の双方の下層に内部回路４を設けるようにしたため、チップサイズを削減できる。テスト用パッド２の下層においては、ボンディング用パッド１の下層よりも離間して内部回路４を設けているため、テストの際に内部回路４が破壊することを防止できる。
その他の実施の形態．
上述の例では、ボンディング用パッド１とテスト用パッド２は、半導体チップ１００の周辺領域に設けていたが、これに限らず、中央付近に設けても良く、また、半導体チップ１００の全域に亘って設けるようにしてもよい。
また、多層配線としてメタル層を用いたものについて説明したが、多層配線としてはメタル層に限らず、導電体層であっても良い。
また、上述の例では、４回のテストを行うものについて説明したが、２回以上のテストを行う場合に有効であることは言うまでも無い。特に、ロジック部と、不揮発性メモリは、電源等が異なるため別々にテストが行われるため、不揮発性メモリを搭載したチップに特に有効である。
本発明にかかる半導体装置の上面図である。 本発明にかかる半導体装置の一部拡大上面図及び断面図である。 本発明にかかる半導体装置のボンディング用パッド部分の拡大上面図である。 本発明にかかる半導体装置のテスト用パッド部分の一部拡大上面図である。 本発明にかかる他の半導体装置の一部拡大上面図である。 従来の半導体装置の断面図である。 従来の半導体装置の問題を説明するための図である。 従来の半導体装置の問題を説明するための図である。 従来の半導体装置の問題を説明するための図である。 従来の半導体装置の問題を説明するための図である。
符号の説明
１ ボンディング用パッド
２ テスト用パッド
３ メタル層
４ 内部回路
５ スルーホール領域
６ カバー層
７ スルーホール
１００ｂ メモリセルアレイ
１００ａ ロジック回路
１００ 半導体チップ

Claims (10)

  1. 内部回路と電気的に接続されるとともにボンディング部材と接合されるボンディング用パッドと、前記内部回路と電気的に接続されるとともにテストにおいてテストプローブが接触するテスト用パッドとを備える半導体装置であって、
    前記テスト用パッドは、前記ボンディング用パッドと半導体チップ周辺部との間に設けられ、
    前記ボンディング用パッド及び前記テスト用パッドの下層に前記内部回路が形成されており、前記ボンディング用パッドと前記内部回路との間には、絶縁膜上に配線が形成されていない層が少なくとも１層あり、前記テスト用パッドの下層に形成された内部回路は、前記ボンディング用パッドの下層に形成された内部回路よりも下方に形成されている半導体装置。
  2. 内部回路と電気的に接続されるとともにボンディング部材と接合されるボンディング用パッドと、前記内部回路と電気的に接続されるとともにテストにおいてテストプローブが接触するテスト用パッドとを備える半導体装置であって、
    前記テスト用パッドは、前記ボンディング用パッドと半導体チップ周辺部との間に設けられ、
    前記ボンディング用パッド及び前記テスト用パッドの下層に前記内部回路が形成されており、前記ボンディング用パッドと前記内部回路との間には、絶縁膜上に配線が形成されていない層が少なくとも１層あり、前記ボンディング用パッドから前記内部回路の最上層までの距離よりも、前記テスト用パッドから前記内部回路の最上層までの距離の方が長い半導体装置。
  3. 前記テスト用パッドと前記内部回路との間には、絶縁膜上に配線が形成されていない層が少なくとも１層あり、前記テスト用パッドと前記内部回路との間における配線が形成されていない領域の厚さは、前記ボンディング用パッドと前記内部回路との間における配線が形成されていない領域の厚さより厚いことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記ボンディング用パッドと前記テスト用パッドとは、前記半導体装置の周辺領域に形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記ボンディング用パッドの下層に形成され、スルーホールを介して当該ボンディング用パッドと接続された導電体層を備えたことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記テスト用パッドの下層に形成され、スルーホールを介して当該テスト用パッドと接続された導電体層を備えたことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記ボンディング用パッドと前記テスト用パッドの間において、当該ボンディング用パッド及び当該テスト用パッドと、下層に位置する複数の導電体層を接続するスルーホールを備えたことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記内部回路は、不揮発性メモリを含む請求項１記載の半導体装置。
  9. 前記ボンディング用パッドの下部の配線層の数は、前記ボンディング用パッドの下部を除く内部回路の配線層の数よりも少ないことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  10. 前記テストは、少なくとも２回以上行われることを特徴とする請求項１に記載の半導体装置。
JP2003398419A 2003-11-28 2003-11-28 半導体装置 Expired - Lifetime JP4492926B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003398419A JP4492926B2 (ja) 2003-11-28 2003-11-28 半導体装置
US10/995,467 US7518242B2 (en) 2003-11-28 2004-11-24 Semiconductor testing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003398419A JP4492926B2 (ja) 2003-11-28 2003-11-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2005159195A JP2005159195A (ja) 2005-06-16
JP4492926B2 true JP4492926B2 (ja) 2010-06-30

Family

ID=34616572

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003398419A Expired - Lifetime JP4492926B2 (ja) 2003-11-28 2003-11-28 半導体装置

Country Status (2)

Country Link
US (1) US7518242B2 (ja)
JP (1) JP4492926B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050151265A1 (en) * 2004-01-14 2005-07-14 Nian Yang Efficient use of wafer area with device under the pad approach
JP4445299B2 (ja) * 2004-03-18 2010-04-07 富士通株式会社 不揮発性メモリ評価方法
US7973380B2 (en) 2005-11-23 2011-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for providing metal extension in backside illuminated sensor for wafer level testing
JP4822880B2 (ja) * 2006-03-02 2011-11-24 株式会社リコー 半導体ウエハ、半導体装置及び半導体装置の製造方法
US20070294072A1 (en) * 2006-06-16 2007-12-20 Ming-Shiahn Tsai Testing model
JP5033071B2 (ja) * 2008-06-24 2012-09-26 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP4892027B2 (ja) * 2009-03-23 2012-03-07 株式会社東芝 半導体記憶装置
US8421073B2 (en) * 2010-10-26 2013-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Test structures for through silicon vias (TSVs) of three dimensional integrated circuit (3DIC)
TWI483361B (zh) * 2012-03-23 2015-05-01 Chipmos Technologies Inc 半導體封裝基板以及半導體封裝結構
JP2013206905A (ja) * 2012-03-27 2013-10-07 Renesas Electronics Corp 半導体装置およびその製造方法
JP6305375B2 (ja) * 2015-07-10 2018-04-04 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
KR20180138472A (ko) * 2017-06-21 2018-12-31 에스케이하이닉스 주식회사 테스트 회로를 포함하는 반도체 장치
US10896888B2 (en) * 2018-03-15 2021-01-19 Microchip Technology Incorporated Integrated circuit (IC) device including a force mitigation system for reducing under-pad damage caused by wire bond
KR20220076258A (ko) 2020-11-30 2022-06-08 에스케이하이닉스 주식회사 서로 다른 표면적의 칩 패드들을 구비하는 반도체 칩, 및 상기 반도체 칩을 포함하는 반도체 패키지
KR20240030452A (ko) * 2022-08-30 2024-03-07 삼성전자주식회사 반도체 칩, 및 그 반도체 칩을 포함한 반도체 패키지

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4180772A (en) * 1977-05-31 1979-12-25 Fujitsu Limited Large-scale integrated circuit with integral bi-directional test circuit
JP3457123B2 (ja) * 1995-12-07 2003-10-14 株式会社リコー 半導体装置
US6022791A (en) * 1997-10-15 2000-02-08 International Business Machines Corporation Chip crack stop
KR100267105B1 (ko) * 1997-12-09 2000-11-01 윤종용 다층패드를구비한반도체소자및그제조방법
US6133582A (en) * 1998-05-14 2000-10-17 Lightspeed Semiconductor Corporation Methods and apparatuses for binning partially completed integrated circuits based upon test results
US6303977B1 (en) * 1998-12-03 2001-10-16 Texas Instruments Incorporated Fully hermetic semiconductor chip, including sealed edge sides
US6853067B1 (en) * 1999-10-12 2005-02-08 Microassembly Technologies, Inc. Microelectromechanical systems using thermocompression bonding
JP2002124626A (ja) * 2000-10-16 2002-04-26 Hitachi Ltd 半導体装置
JP2002329742A (ja) 2001-05-07 2002-11-15 Mitsubishi Electric Corp 半導体装置
US6534853B2 (en) * 2001-06-05 2003-03-18 Chipmos Technologies Inc. Semiconductor wafer designed to avoid probed marks while testing
US7053495B2 (en) * 2001-09-17 2006-05-30 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method for fabricating the same
JP4340416B2 (ja) * 2002-02-26 2009-10-07 Ｓｐａｎｓｉｏｎ Ｊａｐａｎ株式会社 半導体記憶装置の製造方法
US7091613B1 (en) * 2003-10-31 2006-08-15 Altera Corporation Elongated bonding pad for wire bonding and sort probing
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto

Also Published As

Publication number Publication date
JP2005159195A (ja) 2005-06-16
US7518242B2 (en) 2009-04-14
US20050116338A1 (en) 2005-06-02

Similar Documents

Publication Publication Date Title
JP4492926B2 (ja) 半導体装置
JP5283300B2 (ja) ボンドパッドを有する半導体装置およびそのための方法
US7157734B2 (en) Semiconductor bond pad structures and methods of manufacturing thereof
US7919847B2 (en) Semiconductor wafer, semiconductor device, and semiconductor device manufacturing method
JP2008258258A (ja) 半導体装置
US20110204357A1 (en) Semiconductor device and penetrating electrode testing method
US7741716B1 (en) Integrated circuit bond pad structures
JP2008527710A (ja) 信号導電効率を上げながら配線パッド用構造支持体を実現する方法及び装置
JP2006507686A (ja) ボンディングパッドを有する半導体装置及びその形成方法
JP6329059B2 (ja) 半導体装置の製造方法
JP4938983B2 (ja) 半導体集積回路
US20110215481A1 (en) Semiconductor device
JP2002090422A (ja) 半導体装置及びその製造方法
JP4717523B2 (ja) 半導体装置及びその製造方法
US7335992B2 (en) Semiconductor apparatus with improved yield
JP2007103656A (ja) 半導体装置およびその製造方法
CN107230671B (zh) 半导体集成电路芯片以及半导体集成电路晶片
US10068823B2 (en) Semiconductor device
JP2005223123A (ja) 半導体装置およびその製造方法
US8669555B2 (en) Semiconductor device
JP2010093106A (ja) 半導体装置およびその製造方法
JP2009141125A (ja) 半導体装置
JP4780920B2 (ja) 半導体素子電極パッド構造
WO2005031849A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060804

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080404

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090428

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090625

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100302

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100401

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4492926

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140416

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term