JP5033071B2 - 半導体装置の製造方法 - Google Patents
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Description
2 小面積電極パッド
10 半導体基板
11 層間絶縁膜
12 下層電極パッド層
13 層間絶縁膜
14a レジストマスク
14b レジストマスク
16 上層電極パッド層
17 導電性プラグ
20 プラグ開孔
30 開口部
Claims (5)
- 絶縁膜を介して積層された導電膜からなる上層電極パッド層および下層電極パッド層と前記絶縁膜を貫通し前記上層電極パッド層と前記下層電極パッド層とを繋ぐ複数の導電性プラグとからなる大面積電極パッドおよび前記大面積電極パッドより面積の小さい小面積電極パッドを備えた半導体装置の製造方法であって、
半導体基板上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上の前記大面積電極パッドを形成すべき第1領域および前記小面積電極パッドを形成すべき第2領域に属する各領域に導電膜を堆積して前記下層電極パッド層を形成する工程と、
前記下層電極パッド層の上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上の前記第1および第2領域に属する各領域に複数の開口部を有するレジストマスクを形成する工程と、
前記第2の絶縁膜の前記レジストマスクの開口部において露出した部分にエッチング処理を施して、前記第2の絶縁膜を貫通する貫通孔を形成する工程と、
前記第2の絶縁膜上の前記第1および第2領域に属する各領域に前記貫通孔を埋め込むように導電膜を堆積させて前記導電性プラグおよび前記上層電極パッド層を形成する工程と、を含み、
前記レジストマスクを形成する工程において前記第1領域に形成されるレジストマスクの開口部の形成間隔は、前記第2領域に形成されるレジストマスクの開口部の形成間隔よりも大であることを特徴とする半導体装置の製造方法。 - 絶縁膜を介して積層された導電膜からなる上層電極パッド層および下層電極パッド層と前記絶縁膜を貫通し前記上層電極パッド層と前記下層電極パッド層とを繋ぐ複数の導電性プラグとからなる大面積電極パッドおよび前記大面積電極パッドより面積の小さい小面積電極パッドを備えた半導体装置の製造方法であって、
半導体基板上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上の前記大面積電極パッドを形成すべき第1領域および前記小面積電極パッドを形成すべき第2領域に属する各領域に導電膜を堆積して前記下層電極パッド層を形成する工程と、
前記下層電極パッド層の上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上の前記第1および第2領域に属する各領域に複数の開口部を有するレジストマスクを形成する工程と、
前記第2の絶縁膜の前記レジストマスクの開口部において露出した部分にエッチング処理を施して、前記第2の絶縁膜を貫通する貫通孔を形成する工程と、
前記第2の絶縁膜上の前記第1および第2領域に属する各領域に前記貫通孔を埋め込むように導電膜を堆積させて前記導電性プラグおよび前記上層電極パッド層を形成する工程と、を含み、
前記レジストマスクを形成する工程において前記第1領域に形成されるレジストマスクの開口部の単位面積あたりの数は、前記第2領域に形成されるレジストマスクの開口部の単位面積あたりの数よりも小であることを特徴とする半導体装置の製造方法。 - 前記貫通孔を形成する工程は、前記第2の絶縁膜の前記レジストマスクの開口部から露出した部分に等方性のエッチング処理を施して前記貫通孔の上方部分を形成する工程と、前記第2の絶縁膜の前記レジストマスクの開口部から露出した部分に異方性のエッチング処理を施して前記貫通孔の下方部分を形成する工程と、を含むことを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記貫通孔の上方部分の径は前記貫通孔の下方部分の径よりも大であることを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記第1領域に属する前記第2の絶縁膜は、前記等方性のエッチング処理後において前記レジストマスクの下面を支持する支持面が残存していることを特徴とする請求項3に記載の半導体装置の製造方法。
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