KR100630756B1 - 개선된 패드 구조를 갖는 반도체 장치 - Google Patents

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Abstract

반도체 기판에 형성되는 패드를 개선함으로써, 와이어 본딩 에러(wire bonding error)를 방지하여 조립수율을 확보할 수 있는 반도체 장치가 개시된다. 상기 반도체 장치는, 반도체 기판 및 상기 반도체 기판에 형성되는 하나 이상의 패드를 구비한다. 또한, 상기 패드는, 테스트 모드시, 테스트 장비로부터 발생되는 테스트 신호를 전송하는 프로브 팁이 연결되는 제 1영역 및 외부와 신호를 입출력하기 위하여 와이어 본딩(wire bonding)되는 제 2영역을 포함하고, 상기 테스트 모드시 상기 패드를 센싱하여 상기 제 1영역과 상기 제 2영역을 구분 인식할 수 있도록, 상기 제 1영역과 제 2영역이 단차를 갖는 구조로 형성되는 것을 특징으로 한다.

Description

개선된 패드 구조를 갖는 반도체 장치{Semiconductor device having improved pad structure}
도 1은 일반적인 반도체 장치를 나타내는 도이다.
도 2는 종래의 패드 구조를 갖는 반도체 장치를 나타내는 도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치에 구비되는 패드를 나타내는 도이다.
도 4는 도 3의 패드 구조의 일예를 나타내는 단면도이다.
도 5는 도 3의 패드에 형성된 단차의 방향을 설명하기 위한 반도체 칩의 개략도이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치에 구비되는 패드를 나타내는 도이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치에 구비되는 패드를 나타내는 도이다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치에 구비되는 패드를 나타내는 도이다.
도 9는 본 발명의 제5 실시예에 따른 반도체 장치에 구비되는 패드의 구조를 나타내는 도이다.
* 도면의 주요부분에 대한 부호의 설명 *
110: 제 1영역 111: 프로빙 영역
210: 제 2영역 211: 와이어 본딩 영역
150: 기판 160: 층간 절연막
171: 제1 메탈층 172: 제2 메탈층
173: 제3 메탈층 181,182: 수직 비아홀
본 발명은 패드 구조를 개선한 반도체 장치에 관한 것으로서, 더 상세하게는 반도체 칩 상에 형성되는 패드의 프로빙 영역(probing area)과 본딩영역(bonding area)을 구분 인식케 하여 와이어 본딩 에러(wire bonding error)를 방지할 수 있는 반도체 장치에 관한 것이다.
도 1은 일반적인 반도체 장치를 나타내는 도이다. 일반적으로 반도체 장치는 그 내부의 배선들과 전기적으로 연결된 복수 개의 패드들을 포함한다. 웨이퍼(미도시)에 형성된 단위 반도체 칩(10)에는 회로부(11)가 중앙에 형성되고, 상기 반도체 칩(10)의 가장자리를 따라서 복수 개의 패드(12)가 형성된다. 상기 패드(12)는, 중앙에 형성되는 회로부(11)의 역할을 외부로 확장시키기 위한 연결통로의 역할을 수행한다. 이에 따라 상기 패드(12)는, 반도체 웨이퍼 생산을 완료한 후, 테스트 모드에서 테스트 장치와의 연결을 위하여 프로브 팁이 연결되는 단자가 되며, 또한 반도체 패키지 조립 공정(assembly process)에서는 금선(gold wire)이나 솔더볼(solder ball)을 연결하는 단자가 된다.
일반적으로 반도체 장치의 제조공정은, 실리콘 웨이퍼 상에 확산공정, 사진공정, 식각공정 및 이온주입공정 등의 일련의 공정을 수행하여 웨이퍼 상에 다수의 칩을 형성한다. 그리고, 웨이퍼를 구성하고 있는 각 칩의 정상 및 비정상 여부를 확인하여 선별하고, 비정상 칩에 대해서는 리페어하고, 리페어가 불가능한 비정상칩은 조기에 제거함으로써 패키지(package) 공정 및 패키지 검사에 소요되는 시간 및 원가를 절감할 수 있다.
상기 반도체 장치는 전기적 특성 테스트(EDS, Electrical Die Sorting) 공정을 진행하여, 상기 반도체 장치의 정상 및 비정상 여부를 판단할 수 있다. 상기 EDS 공정은, 테스트 장비로부터 발생되는 테스트 신호를 전송하는 프로브 팁이 상기 패드에 연결되어 프로빙 동작이 이루어진다.
그러나 상술한 바와 같은 EDS 공정이 진행되는 경우, 프로빙이 수차례 이루어지면서 상기 프로브 팁에 의하여 상기 패드에 손상이 발생할 수 있는데, 이를 도 2를 참조하여 설명하면 다음과 같다.
도 2는 종래의 패드 구조를 갖는 반도체 장치를 나타내는 도이다. 도시된 바와 같이 반도체 칩(10) 상에 하나 이상의 패드들(12)이 형성되며, 상기 패드들(12)은 EDS 공정시에 상기 프로브 팁이 수차례 연결되어진다. 이에 따라 상기 패드들(12)에 손상이 가해질 수 있으며, 이러한 손상은 상기 패드들(12)에 상기 프로브 팁이 접촉되는 횟수 또는 상기 프로브 팁이 상기 패드들(12)을 누르는 압력 등에 의해 영향을 받는다.
대부분의 반도체 장치의 경우, 반도체 패키지 공정시에 상기 반도체 장치와 외부의 전원 및 신호 등을 전기적으로 연결하도록 하기 위하여, 본딩 와이어(bonding wire)를 통하여 상기 패드들(12)과 리드 프레임(lead frame)에 부착된 핀을 연결한다. 그러나 상술한 바와 같이 상기 패드들(12)에 손상이 가해진 부분에 다시 와이어 본딩이 되기 때문에 반도체 패키지 공정시 불량이 발생하게 되는 문제가 있다. 특히 근래의 반도체 장치는, 파인 피치 패드(Fine Pitch PAD)를 적용한 경우가 증가하게 되는데, 이 경우에 상기 EDS 공정시에 상기 패드들(12)에 프로빙이 랜덤하게 진행되므로, 와이어 본딩이 되야하는 상기 패드들(12)의 손상 문제는 더욱 심각해진다.
이러한 문제를 해결하기 위하여 종래 미국특허(No.5,506,499)에서는 일반 패드들 사이에 별도의 보조 패드들을 사용하는 방법이 개시되어 있다. 그러나 반도체 소자가 고집적화 되어 갈수록 물리적인 제약에 따라 상기 패드들의 수를 증가시키는 데는 한계가 발생하게 된다. 또한, 종래 미국특허(No.6,563,226)에서는 상기 패드를 프로빙하기 위한 영역과, 와이어를 본딩하기 위한 영역의 일예를 개시하고 있다. 그러나, 최근의 반도체 소자가 파인 피치 패드(Fine Pitch PAD) 구조를 갖는 추세이므로, 상술한 바와 같은 패드의 손상으로 인한 문제점을 개선할 수 있는 다양한 구조의 패드들이 제시될 필요가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 반도체 칩 상에 형성되는 패드의 프로빙 영역(probing area)과 본딩영역(bonding area)을 구분 인식케 하여, 상기 패드의 손상으로 인한 와이어 본딩 에러의 발생 문제를 개선할 수 있는 반도체 소자를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 제1 실시예에 따른 반도체 장치는, 반도체 칩 및 상기 반도체 칩에 형성되는 하나 이상의 패드를 구비하며, 상기 패드는, 테스트 모드시, 테스트 장비로부터 발생되는 테스트 신호를 전송하는 프로브 팁이 연결되는 제 1영역 및 외부와 신호를 입출력하기 위하여 와이어 본딩(wire bonding)되는 제 2영역을 포함하고, 상기 테스트 모드시 상기 패드를 센싱하여 상기 제 1영역과 상기 제 2영역을 구분 인식할 수 있도록, 상기 제 1영역과 상기 제 2영역이 단차를 갖는 구조로 형성되는 것을 특징으로 한다.
한편, 상기 단차는, 상기 패드와 인접하는 스크라이브 레인(scribe lane)과 나란한 방향으로 형성되는 것이 바람직하다.
또한 상기 단차는, 상기 패드의 중앙부에 형성되도록 하는 것이 바람직하다.
한편, 본 발명의 제2 실시예에 따른 반도체 장치는, 반도체 칩 및 상기 반도체 칩에 형성되는 하나 이상의 패드를 구비하며, 상기 패드는, 테스트 모드시, 테스트 장비로부터 발생되는 테스트 신호를 전송하는 프로브 팁이 연결되는 제 1영역, 외부와 신호를 입출력하기 위하여 와이어 본딩(wire bonding)되는 제 2영역 및 상기 테스트 모드시 상기 패드를 센싱하여 상기 제 1영역과 상기 제 2영역을 구분 인식할 수 있도록, 상기 제 1영역 및 상기 제 2영역 사이에 상기 제 1영역 및 상기 제 2영역과 단차를 갖는 제 3영역을 포함하는 것을 특징으로 한다.
상기 제 3영역은, 상기 패드상에 양각의 형태로 상기 제 1영역 및 상기 제 2영역과 단차를 형성할 수 있다.
또한, 상기 제 3영역은, 상기 패드상에 양각의 형태로 상기 제 1영역 및 상기 제 2영역과 단차를 형성할 수 있다.
한편, 본 발명의 제3 실시예에 따른 반도체 장치는, 반도체 칩 및 상기 반도체 칩에 형성되는 하나 이상의 패드를 구비하며, 상기 패드는, 테스트 모드시, 테스트 장비로부터 발생되는 테스트 신호를 전송하는 프로브 팁이 연결되는 제 1영역, 외부와 신호를 입출력하기 위하여 와이어 본딩(wire bonding)되는 제 2영역 및 상기 테스트 모드시 상기 패드를 센싱하여 상기 제 1영역과 상기 제 2영역을 구분 인식할 수 있도록 하며, 상기 프로브 팁 및 상기 와이어가 상기 제 1영역 및 상기 제 2영역 각각의 중앙에 얼라인하여 연결될 수 있도록, 상기 제 1영역 및 상기 제 2영역과 단차를 가지며 상기 제 1영역 및 상기 제 2영역 상에 가로영역 및 세로영역이 교차하는 형태로 형성되는 제 3영역을 포함하는 것을 특징으로 한다.
한편, 본 발명의 제4 실시예에 따른 반도체 장치는, 반도체 칩 및 상기 반도체 칩에 형성되는 하나 이상의 패드를 구비하며, 상기 패드는, 상기 패드내의 일정 영역에 형성되며, 테스트 모드시 테스트 장비로부터 발생되는 테스트 신호를 전송하는 프로브 팁이 연결되는 제 1영역 및 상기 패드내의 상기 제 1영역과 간섭하지 않는 일정 영역에 형성되며, 외부와 신호를 입출력하기 위하여 와이어 본딩(wire bonding)되는 제 2영역을 구비하고, 상기 테스트 모드시 상기 패드를 센싱하여 상 기 제 1영역과 상기 제 2영역을 구분 인식할 수 있도록, 상기 제 1영역과 상기 제 2영역은 그 주변 영역과 단차를 갖는 구조로 형성되는 것을 특징으로 한다.
한편, 본 발명의 제5 실시예에 따른 반도체 장치는, 하나 이상의 패드를 구비하는 반도체 장치에 있어서, 상기 패드는, 기판 상부에 형성된 층간 절연막과, 상기 층간 절연막 상부에 형성된 하나 이상의 중간 메탈층과, 상기 중간 메탈층 상부에 형성된 상부 메탈층 및 두 개의 메탈층 사이에 형성되어 상기 두 개의 메탈층을 서로 연결시키는 하나 이상의 수직 비아홀을 구비하며, 테스트 모드시 상기 패드를 센싱하여, 프로브 팁이 연결되는 제 1영역과 와이어가 본딩되는 제 2영역을 구분 인식할 수 있도록, 상기 중간 메탈층은 적어도 하나의 일부 영역이 에칭되는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치에 구비되는 패드를 나타내는 도이다. 도 3에 도시된 바와 같이 상기 반도체 장치는 칩 상에 형성되는 하나 이상의 패드를 구비하며, 상기 패드는 제1 영역(110)과 제2 영역(210)을 포함한다.
상기 패드의 제1 영역(110)은 프로빙 영역(probing area)으로서, EDS(Electrical Die Sorting) 공정에서 웨이퍼 소팅(wafer sorting)시 테스트 장비로부터 발생되는 테스트 신호를 전송하는 프로브 팁(probe tip)이 연결된다. 도면부호 111은 상기 제1 영역(110) 내에 상기 프로브 팁이 연결되는 영역을 나타낸다.
또한, 상기 패드의 제2 영역(210)은 와이어 본딩 영역(wire bonding area)으로서, 상기 반도체 장치와 외부의 전원 및 신호 등을 전기적으로 연결하도록 하기 위하여, 와이어 본딩을 통해 상기 패드와 리드 프레임(lead frame)에 부착된 핀을 연결한다. 도면부호 211은 상기 제2 영역(210) 내에 상기 와이어가 본딩되는 영역을 나타낸다.
EDS 공정시에 상기 프로브 팁이 상기 패드에 수차례 연결됨으로써 패드의 손상이 발생하게 된다. 그러나, 상기 패드를, 상기 EDS 공정시에 프로브 팁이 연결되는 영역과, 반도체 패키지 공정시에 와이어가 본딩되는 영역으로 구분하므로, 와이어 본딩시 손상된 패드에 상기 와이어를 본딩함으로 인해 발생하는 공정상의 불량을 방지할 수 있게 된다.
본 발명의 목적을 달성하기 위하여, 상술한 바와 같이 상기 패드를 프로빙 영역과 와이어 본딩 영역에 해당하는 제1 영역(110)과 제2 영역(210)으로 각각 구분한다. 특히 상기 EDS 공정과 같은 테스트 모드에서, 오토 센싱(auto sensing)을 통해 상기 제1 영역(110)과 제2 영역(210)을 구분하여 인식할 수 있도록, 상기 제 1영역(110)과 제 2영역(210)이 단차를 갖는 구조로 형성되도록 한다.
상기 도 3에는 본 발명에 적용되는 패드의 평면도에서 A-A' 방향으로 상기 패드를 절단한 단면도가 도시되어 있다. 도시된 단면도에서와 같이, 상기 패드의 제1 영역(110)과 제2 영역(210)은 단차를 갖는 구조로 형성된다. 단차를 형성함에 있어서, 상기 제1 영역(110)이 돌출되는 형태로 형성될 수 있으며, 반대로 상기 제2 영역(210)이 돌출되는 형태로 형성될 수 있다.
도 4는 도 3의 패드 구조의 일예를 나타내는 단면도이다. 도시된 바와 같이 상기 패드는, 반도체 기판(150)상에 산화막이나 질화막으로 이루어지는 층간 절연막(160)이 형성되며, 상기 층간 절연막(160) 상에는 제1 메탈층(171)이 형성된다.
상기 제1 메탈층(171) 상에 절연막을 형성하고 패터닝한 다음 다수의 수직 비아홀(181)이 형성된다. 또한, 상기 다수의 수직 비아홀(181)상에 제2 메탈층(172)이 형성된다. 상기 제2 메탈층(172) 형성시, 메탈이 상기 수직 비아홀(181)에 삽입되며, 이에 따라 상기 다수의 수직 비아홀(181)을 통해 상기 제1 메탈층(171)과 상기 제2 메탈층(172)이 연결된다.
또한, 상기 제2 메탈층(172)상에 절연막을 형성하고 패터닝한 다음 다수의 수직 비아홀(182)이 형성되며, 상기 다수의 수직 비아홀(182) 상에 제3 메탈층(173)이 형성된다. 바람직하게는 최상부에 형성된 상기 제3 메탈층(173)을 에칭공정 함으로써, 상기 패드가 단차를 갖는 구조로 형성되도록 한다. 이에 따라 상기 도 3에 도시된 바와 같은 패드를 형성할 수 있다.
도 5는 도 3의 패드에 형성된 단차의 방향을 설명하기 위한 반도체 칩의 개략도이다. 도시된 바와 같이 웨이퍼(wafer) 상에 복수 개의 반도체 칩을 형성할 수 있으며, 상기 복수 개의 반도체 칩 각각은 스크라이브 레인(scribe lane)에 의해 구분되어진다.
제1 셀(cell)을 구비하는 반도체 칩의 경우, 상기 셀 주변에 하나 이상의 패드가 형성된다. 상기 패드는 도 3에 도시한 패드와 같이 단차를 갖는 구조로 형성된 패드이다.
상기 패드는 제 1영역(110)과 제 2영역(210)으로 이루어지며, 제 1영역(110)과 제 2영역(210)은 단차를 갖는 구조로 형성된다. 이 경우 상기 단차는, 상기 패드와 인접하는 스크라이브 레인(scribe lane)과 나란한 방향으로 형성되도록 하는 것이 바람직하다. 또한, 상기 단차는 상기 패드의 중앙부에 형성되도록 함으로써, 상기 제 1영역(110)과 제 2영역(210)의 면적이 대략 동일하도록 하는 것이 바람직하다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치에 구비되는 패드를 나타내는 도이다. 도 6에 도시된 바와 같이 상기 패드는, 각각 프로빙 영역과 와이어 본딩 영역에 해당하는 제1 영역(120) 및 제2 영역(220)과, 상기 제1 영역(120) 및 제2 영역(220)을 구분 인식하도록 하기 위한 제3 영역(320)을 포함한다.
앞서 언급하였던 바와 같이 상기 패드의 제1 영역(120)은 프로빙 영역으로서, 웨이퍼 소팅시 프로브 팁이 상기 제1 영역(120)에 연결된다. 도면부호 121은 상기 제1 영역(120) 내에 상기 프로브 팁이 연결되는 영역을 나타낸다.
또한, 상기 패드의 제2 영역(220)은 와이어 본딩 영역으로서, 반도체 패키지 공정시 와이어가 상기 제2 영역(220)에 본딩된다. 도면부호 221은 상기 제2 영역(220) 내에 상기 와이어가 본딩되는 영역을 나타낸다.
EDS 공정시에, 오토 센싱(auto sensing)을 통해 상기 패드의 제 1영역(120) 과 제 2영역(220)을 구분 인식할 수 있도록, 상기 패드의 제 3영역(320)은 상기 제 1영역(120) 및 제 2영역(220) 사이에 형성되도록 한다. 또한, 상기 제 3영역(320)은 상기 제 1영역(120) 및 제 2영역(220)과 단차를 갖는 구조로 형성되도록 한다.
상기 도 6에 도시된 패드의 평면도에서 B-B' 방향으로 상기 패드를 절단한 단면도가 도시되어 있다. 도시된 단면도는 각각 상기 제 3영역(320)을 상기 패드상에 양각의 형태로 상기 제 1영역(120) 및 제 2영역(220)과 단차를 갖도록 한 구조와, 상기 제 3영역(320)을 상기 패드상에 음각의 형태로 상기 제 1영역(120) 및 제 2영역(220)과 단차를 갖도록 한 구조를 나타낸다.
본 발명의 제2 실시예에 따른 반도체 장치에 있어서도, 상기 제 3영역(320)을 형성함에 있어서 상기 패드와 인접하는 스크라이브 레인(scribe lane)과 나란한 방향으로 형성하는 것이 바람직하다. 또한, 상기 제 3영역(320)을 상기 패드의 중앙부에 형성함으로써 상기 제 1영역(120)과 제 2영역(220)의 면적이 대략 동일하도록 하는 것이 바람직하다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치에 구비되는 패드를 나타내는 도이다. 도 7에 도시된 바와 같이 상기 패드는, 각각 프로빙 영역과 와이어 본딩 영역에 해당하는 제1 영역(130) 및 제2 영역(230)을 구비한다. 또한, 상기 제 1영역(130) 및 상기 제 2영역(230)과 단차를 가지며, 상기 제 1영역 및 제 2영역 상에 가로영역(331) 및 세로영역(332)이 교차하는 형태로 형성되는 제 3영역(330)을 더 구비한다. 도면부호 131은 상기 제1 영역(130) 내에 상기 프로브 팁이 연결되는 영역을 나타낸다. 또한, 도면부호 231은 상기 제2 영역(230) 내에 상기 와이어가 본딩되는 영역을 나타낸다.
상기 제 3영역(330)은, EDS 공정시에 오토 센싱을 통해 상기 패드의 제 1영역(130)과 제 2영역(230)을 구분 인식할 수 있도록 하며, 상기 프로브 팁 및 상기 와이어가 상기 제 1영역(130) 및 상기 제 2영역(230) 각각의 중앙에 얼라인하여 연결될 수 있도록 한다. 이를 위하여 상기 제 3영역(330)의 가로영역(331)과 상기 세로영역(332)이 교차하는 영역은 상기 패드의 중앙부에 위치하도록 한다.
앞서 언급한 바와 같은 방식으로, 상기 제 3영역(330)을 상기 패드상에 양각 또는 음각의 형태로 상기 제 1영역(120) 및 제 2영역(220)과 단차를 갖도록 할 수 있다. 또한 상기 제 3영역(330)은, 상기 제 1영역(120)과 제 2영역(220)을 구분하기 위한 상기 가로영역(331)이, 상기 패드와 인접하는 스크라이브 레인(scribe lane)과 나란한 방향으로 형성되도록 하는 것이 바람직하다.
한편, 도 8은 본 발명의 제4 실시예에 따른 반도체 장치에 구비되는 패드를 나타내는 도이다. 도 8에 도시된 패드는, 상기 패드내의 일정 영역에 형성되며, EDS 공정시 프로브 팁이 연결되는 제 1영역(140)과, 반도체 패키지 공정시 와이어가 본딩되는 제 2영역(240)을 구비한다. 또한, 상기 제 1영역(140)과 제 2영역(240)은, 상기 패드내의 주변영역(340)과 단차를 갖는 구조로 형성되도록 한다. 도면부호 141은 상기 제1 영역(140) 내에 상기 프로브 팁이 연결되는 영역을 나타낸다. 또한, 도면부호 241은 상기 제2 영역(240) 내에 상기 와이어가 본딩되는 영역을 나타낸다.
상기 제1 영역(140) 및 제2 영역(240)을 상기 주변영역(340)과 단차를 갖도 록 함에 있어서, 상기 제1 영역(140)을 상기 패드상에 양각 또는 음각의 형태로 형성할 수 있다. 마찬가지로 상기 제2 영역(240) 또한 상기 패드상에 양각 또는 음각의 형태로 형성할 수 있다.
상기 도 8에 도시된 패드의 평면도에서 C-C' 방향으로 상기 패드를 절단한 단면도가 도시되어 있다. 도시된 단면도는 각각, 상기 제1 영역(140) 및 제2 영역(240)을 상기 패드상에 양각의 형태로 상기 주변영역(340)과 단차를 갖도록 한 구조와, 상기 제1 영역(140) 및 제2 영역(240)을 상기 패드상에 양각의 형태로 상기 주변영역(340)과 단차를 갖도록 한 구조를 나타낸다.
도 9는 본 발명의 제5 실시예에 따른 반도체 장치에 구비되는 패드의 구조를 나타내는 도이다. 도시된 바와 같이 본 발명에 따른 반도체 장치에 구비되는 패드는, 반도체 기판(250)상에 산화막이나 질화막으로 이루어지는 층간 절연막(260)이 형성되며, 상기 층간 절연막(260) 상부에는 하나 이상의 중간 메탈층이 형성된다. 그 일예로서 상기 도 9에는 상기 중간 메탈층이 제1 중간 메탈층(271)과 제2 중간 메탈층(272)으로 이루어진다.
한편, 상기 중간 메탈층 상부에는 상부 메탈층(273)이 형성된다. 또한, 상기 제1 중간 메탈층(271)과 제2 중간 메탈층(272)은 제1 수직 비아홀(281)을 통해 서로 연결되며, 상기 제2 중간 메탈층(272)과 상부 메탈층(273)은 제2 수직 비아홀(282)을 통해 서로 연결된다.
특히, 테스트 모드시 상기 패드를 센싱하여, 프로브 팁이 연결되는 제 1영역과 와이어가 본딩되는 제 2영역을 구분 인식할 수 있도록, 상기 중간 메탈층은 적 어도 하나의 일부 영역이 에칭되도록 한다. 도시된 바와 같이 그 일예로서 제2 중간 메탈층(272)의 일부 영역을 에칭할 수 있다. 상기 중간 메탈층의 일부 영역을 에칭함으로써, 상기 테스트 모드시 포토공정 등을 통한 상기 패드 센싱시에, 상기 제 1영역과 제 2영역을 구분하여 인식할 수 있다. 상기 중간 메탈층의 일부 영역을 에칭함에 있어서, 앞서 본 발명의 제1 실시예 내지 제4 실시예에서 언급한 바와 같은 방식에 따라 에칭이 이루어질 수 있음은 자명하다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
상기한 바와 같은 본 발명의 따르면, 패드구조를 개선함으로써 테스트 모드시에 상기 패드의 프로빙 영역(probing area)과 본딩영역(bonding area)을 구분 인식케 할 수 있으므로, 와이어 본딩 에러(wire bonding error)를 방지하여 조립수율을 확보할 수 있는 효과가 있다.

Claims (19)

  1. 반도체 칩; 및
    상기 반도체 칩에 형성되는 하나 이상의 패드를 구비하며, 상기 패드는,
    테스트 모드시, 테스트 장비로부터 발생되는 테스트 신호를 전송하는 프로브 팁이 연결되는 제 1영역; 및
    외부와 신호를 입출력하기 위하여 와이어 본딩(wire bonding)되는 제 2영역을 포함하고,
    상기 테스트 모드시 상기 패드를 센싱하여 상기 제 1영역과 상기 제 2영역을 구분 인식할 수 있도록, 상기 제 1영역과 상기 제 2영역이 단차를 갖는 구조로 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 단차는,
    상기 패드와 인접하는 스크라이브 레인(scribe lane)과 나란한 방향으로 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서, 상기 단차는,
    상기 패드의 중앙부에 형성되는 것을 특징으로 하는 반도체 장치.
  4. 반도체 칩; 및
    상기 반도체 칩에 형성되는 하나 이상의 패드를 구비하며, 상기 패드는,
    테스트 모드시, 테스트 장비로부터 발생되는 테스트 신호를 전송하는 프로브 팁이 연결되는 제 1영역;
    외부와 신호를 입출력하기 위하여 와이어 본딩(wire bonding)되는 제 2영역; 및
    상기 테스트 모드시 상기 패드를 센싱하여 상기 제 1영역과 상기 제 2영역을 구분 인식할 수 있도록, 상기 제 1영역 및 상기 제 2영역 사이에 상기 제 1영역 및 상기 제 2영역과 단차를 갖는 제 3영역을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서, 상기 제 3영역은,
    상기 패드와 인접하는 스크라이브 레인(scribe lane)과 나란한 방향으로 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제 5항에 있어서, 상기 제 3영역은,
    상기 패드의 중앙부에 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서, 상기 제 3영역은,
    상기 패드상에 양각의 형태로 상기 제 1영역 및 상기 제 2영역과 단차를 형성하는 것을 특징으로 하는 반도체 장치.
  8. 제 6항에 있어서, 상기 제 3영역은,
    상기 패드상에 음각의 형태로 상기 제 1영역 및 상기 제 2영역과 단차를 형성하는 것을 특징으로 하는 반도체 장치.
  9. 반도체 칩; 및
    상기 반도체 칩에 형성되는 하나 이상의 패드를 구비하며, 상기 패드는,
    테스트 모드시, 테스트 장비로부터 발생되는 테스트 신호를 전송하는 프로브 팁이 연결되는 제 1영역;
    외부와 신호를 입출력하기 위하여 와이어 본딩(wire bonding)되는 제 2영역; 및
    상기 테스트 모드시 상기 패드를 센싱하여 상기 제 1영역과 상기 제 2영역을 구분 인식할 수 있도록 하며, 상기 프로브 팁 및 상기 와이어가 상기 제 1영역 및 상기 제 2영역 각각의 중앙에 얼라인하여 연결될 수 있도록, 상기 제 1영역 및 상기 제 2영역과 단차를 가지며 상기 제 1영역 및 상기 제 2영역 상에 가로영역 및 세로영역이 교차하는 형태로 형성되는 제 3영역을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 9항에 있어서, 상기 제 3영역은,
    상기 제 1영역과 제 2영역을 구분하기 위한 상기 가로영역이, 상기 패드와 인접하는 스크라이브 레인(scribe lane)과 나란한 방향으로 형성되는 것을 특징으로 하는 반도체 장치.
  11. 제 10항에 있어서, 상기 제 3영역은,
    상기 가로영역과 상기 세로영역이 교차하는 영역이 상기 패드의 중앙부에 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제 11항에 있어서, 상기 제 3영역은,
    상기 패드상에 양각의 형태로 상기 제 1영역 및 상기 제 2영역과 단차를 형성하는 것을 특징으로 하는 반도체 장치.
  13. 제 11항에 있어서, 상기 제 3영역은,
    상기 패드상에 음각의 형태로 상기 제 1영역 및 상기 제 2영역과 단차를 형성하는 것을 특징으로 하는 반도체 장치.
  14. 반도체 칩; 및
    상기 반도체 칩에 형성되는 하나 이상의 패드를 구비하며, 상기 패드는,
    상기 패드내의 일정 영역에 형성되며, 테스트 모드시 테스트 장비로부터 발생되는 테스트 신호를 전송하는 프로브 팁이 연결되는 제 1영역; 및
    상기 패드내의 상기 제 1영역과 간섭하지 않는 일정 영역에 형성되며, 외부 와 신호를 입출력하기 위하여 와이어 본딩(wire bonding)되는 제 2영역을 구비하고,
    상기 테스트 모드시 상기 패드를 센싱하여 상기 제 1영역과 상기 제 2영역을 구분 인식할 수 있도록, 상기 제 1영역과 상기 제 2영역은 그 주변 영역과 단차를 갖는 구조로 형성되는 것을 특징으로 하는 반도체 장치.
  15. 제 14항에 있어서, 상기 제 1영역은,
    상기 패드상에 양각의 형태로 상기 주변영역과 단차를 형성하는 것을 특징으로 하는 반도체 장치.
  16. 제 14항에 있어서, 상기 제 1영역은,
    상기 패드상에 음각의 형태로 상기 주변영역과 단차를 형성하는 것을 특징으로 하는 반도체 장치.
  17. 제 14항에 있어서, 상기 제 2영역은,
    상기 패드상에 양각의 형태로 상기 주변영역과 단차를 형성하는 것을 특징으로 하는 반도체 장치.
  18. 제 14항에 있어서, 상기 제 2영역은,
    상기 패드상에 음각의 형태로 상기 주변영역과 단차를 형성하는 것을 특징으 로 하는 반도체 장치.
  19. 하나 이상의 패드를 구비하는 반도체 장치에 있어서, 상기 패드는,
    기판 상부에 형성된 층간 절연막;
    상기 층간 절연막 상부에 형성된 하나 이상의 중간 메탈층;
    상기 중간 메탈층 상부에 형성된 상부 메탈층; 및
    두 개의 메탈층 사이에 형성되어 상기 두 개의 메탈층을 서로 연결시키는 하나 이상의 수직 비아홀을 구비하며,
    테스트 모드시 상기 패드를 센싱하여, 프로브 팁이 연결되는 제 1영역과 와이어가 본딩되는 제 2영역을 구분 인식할 수 있도록, 상기 중간 메탈층은 적어도 하나의 일부 영역이 에칭되는 것을 특징으로 하는 반도체 장치.
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