JP4601910B2 - 半導体集積回路装置及び半導体集積回路装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法にかかり、特に入出力回路セルの構成に関するものである。
【0002】
【従来の技術】
一般に、フリップチップLSIは、図9に示すように、チップの周辺部にプロービングパッド2、その内側領域に入出力回路セルや入出力回路へ電源電圧を供給する入出力回路用電源供給セルおよびLSI内部論理回路へ電源電圧を供給するLSI内部論理回路用電源供給セルなどのLSI周辺回路素子3がある一定のピッチで配置され、LSI周辺回路素子の内側領域に前記LSI内部論理回路などのセル領域6が配置されている。
さらにチップの表面に、端子パッドとLSIを繋ぐ再配列配線5が配置されている。これら回路素子を駆動するための電源電圧を供給する電源ラインとしては、LSI周辺回路素子の上部に配置されたLSI周辺回路用電源ラインと、LSI内部論理回路周辺に配置されたLSI内部論理回路用電源ラインが在り、それぞれ電気的に分離されて配置されている。なおここでフリップチップパッケージは、スティフナに形成されたボールグリッドアレイ(BGA)を含むパッケージ等が用いられる。
【0003】
LSIチップ内の各回路素子へ電源電圧を供給するタイミングとしては、動作時の他に製品検査時がある。製品検査には、ウエハ段階でのプロービング検査と、組立後の完成品段階での検査とがある。組立後の完成品段階での検査の場合、製品を実使用周波数で動作させて信号の入出力タイミングを検査するという方法がとられている。この場合、機能と特性の双方でLSIチップの出来映えを判断する目的で、LSI周辺回路素子およびLSI内部論理回路は、ともに十分な電源電圧を供給する必要がある。
【0004】
近年、LSIの大規模化が進むになるにつれて、集積度は高まる一方であり、入力端子数も増大の一途をたどっている。しかしながらプロ−ビングパッド2は、プロ−ビング検査時の作業性あるいはボンディングの作業性から、現状ではパッドピッチは120μm程度が限度であり、これが高集積化を阻むひとつの問題となっている。
そこで、図9に示すように、入出力回路2をボンディングが可能なパッドピッチの半分の値以上で配列し、複数のプロ−ビングパッド2を複数の入出力回路に対してチップ周辺側の領域とチップ中心側のセル領域6のそれぞれにボンディングが可能なパッドピッチ以上で配置された構成とする、いわゆる千鳥配列によりこの問題を回避している(特許文献1参照)。
しかしながら、千鳥配列は単列配列方式に比べてパッド領域が広くなる上、内部回路とパッド領域とが離間した構造となり、空き領域ができてしまい、結果的に、チップサイズの低減には限界があった。
【0005】
【特許文献1】
特開平10−284611号
【0006】
【発明が解決しようとする課題】
このように、従来の半導体装置では、プロ−ビングパッドの配置に制約があり、これが半導体装置の高集積化を阻む大きな問題となっていた。
また、高速なデータ転送を行う手法として、データのビット幅を増大させると、入出力回路セルの数が増加し、それら入出力回路セルに供給する入出力回路用電源供給セルの増大を招くという問題があった。
本発明は前記実情に鑑みてなされたもので、小型化、高集積化が可能でかつプロ−ビングテストの作業性も良好で確実な半導体装置を提供することを目的とする。
【0007】
【課題を解決するための手段】
そこで本発明では、再配線を含む半導体装置において、プロービングパッドに接続された入出力(I/O)セルと、プロービングパッドを持たない入出力セルとが混在していることを特徴とする。
入出力セルには必ずしもプロ−ビングパッドを必要としないものもあり、必ずしも必要としないものには、プロ−ビングパッドを設けないようにしているため、プロ−ビングパッドをもたない入出力セルの分だけセルの配列ピッチを増大することができ、実装作業性を低下させることなく、集積度の向上をはかることが可能となる。
また、前記半導体装置はDRAMを含むことを特徴とする。
DRAMの場合、プロ−ビングパッドを用いたテストによって特性に問題があった場合はヒューズ等を切断することにより、修正に問題があるメモリアレーを切断して(予備の)冗長回路に接続し、救済を行うようにしている。
また、前記半導体装置はヒューズ素子を含むことを特徴とする。プロ−ビングパッドを用いたテストによって特性に問題があった場合には、ヒューズを切断することにより、冗長救済、特性調整(トリミング)を容易に行うことが可能となる。
また、前記半導体装置は、少なくとも1辺にプロービングパッドをもたないようにし、その辺にプロ−ビングパッドを使用しない入出力回路を配置すれば、その辺のプロ−ビングパッド形成領域は全て縮減される。
さらにまた、前記半導体装置は、プロ−ビングパッドを千鳥状に配置してもよい。
【0008】
またこの入出力回路セルは、プロ−ビングテスト用のプロ−ビングパッドと、外部接続用の端子パッドとに接続されており、検査時には前記プロ−ビングパッドからテストパターンの入力や出力のモニターや電源の供給を行い、前記回路ブロックの一方のブロービング検査を行うとともに、組立後の完成品段階での検査では端子パッドに接続されたパッケージピン(端子)から信号や電源を供給することにより、前記回路ブロックの他のひとつを駆動するように構成したことを特徴とする。
【0009】
これにより、チップ面積の増大を招くことなく、プロ−ビング検査に際しても、IRドロップの小さい半導体装置を提供することができる。
【0010】
またこの複数の回路ブロックは、半導体集積回路の内部論理回路ブロックと、周辺の入出力回路ブロックとを含み、前記半導体集積回路の内部論理回路ブロックおよび周辺の入出力回路ブロックは、前記入出力回路セルを介して、プロ−ビングテスト用のプロ−ビングパッドと、外部接続用の端子パッドとに接続されており、検査時には前記プロ−ビングパッドからテストパターンの入力、出力のモニターや電源の供給を行い、前記回路ブロックの一方のブロービング検査を行うとともに、駆動時には端子パッドに接続されたパッケージから信号や電源を供給することにより、前記内部論理回路ブロックを駆動するように構成する。
【0011】
また、このプロ−ビングパッドは、半導体集積回路チップの表面に配設されており、前記端子パッドは、前記プロ−ビングパッドを覆う絶縁膜に形成されたコンタクトを介して、前記入出力回路セルに接続された前記内部論理回路ブロックに接続されるのが望ましい。
【0012】
また、前記プロ−ビングパッドは、半導体集積回路チップの周縁部表面に配設するのが望ましい。これにより、チップ面積を有効に利用することができる。
望ましくは、この半導体集積回路装置は、表面に再配列配線を備え、フェースダウンで実装基板に接続するフリップチップLSIであることを特徴とする。
【0012】
すなわち、本発明は、シリコン基板(1)と、前記シリコン基板上の内部回路領域(R2)に形成された内部回路(DRAM1b)と、前記シリコン基板(1)上のI/Oセル領域(R1)に形成され、第1の周辺回路素子(電源セル1a)と、前記第1の周辺回路素子と前記シリコン基板に対して平行に離れて形成される第1の電極3と、前記第1の周辺回路素子上に前記第1の電極3、前記第1の周辺回路素子(電源セル1a)及び前記内部回路(DRAM1b)の少なくとも一部と電気的に接続されるよう形成される第2の電極3を含む入力または出力用の第1のI/Oセルと、前記シリコン基板上のI/Oセル領域に形成され、第2の周辺回路素子と、前記第2の周辺回路素子上に前記第2の周辺回路素子及び前記内部回路の少なくとも一部と電気的に接続されるよう形成される第3の電極のみを電極として含む入力または出力用の第2のI/Oセル3nと、前記内部回路、前記第1のI/Oセル3s及び前記第2のI/Oセル3n上に、前記第1の電極3をプロービングパッド2として、前記第2の電極を第1の再配列配線用パッド2Pとして、前記第3の電極を第2の再配列配線用パッド2Pとして開口するように形成された層間絶縁膜11を備えたことを特徴とする。
【0012】
また本発明は、上記半導体集積回路装置において、前記第1及び第2の再配列配線用パッド2Pとして開口された面積のいずれもが、前記プロービングパッド2として開口された面積よりも小さいことを特徴とする。
【0012】
また本発明は、上記半導体集積回路装置において、前記内部回路は、少なくともDRAM1bを含み、前記DRAM1bのヒューズ層15は、前記第1の電極と電気的に接続されていることを特徴とする。
【0012】
また本発明は、上記半導体集積回路装置において、前記層間絶縁膜11の表面上に前記プロービングパッド2を含む領域を上方から覆うように、かつ前記第1及び前記第2の再配列配線用パッド2Pの各々の少なくとも一部を開口するように形成された絶縁保護膜11と、前記絶縁保護膜11の表面上に形成され、前記第2の電極と電気的に接続された第1の配線5と、前記絶縁保護膜11の表面上に形成され、前記第3の電極と電気的に接続された第2の配線と、前記第1の配線および第2の配線5上に前記第1の配線と電気的に接続されるよう形成された第1および第2のバンプ4とをさらに備えたことを特徴とする。
【0012】
また本発明は、上記半導体集積回路装置において、前記第1の配線と前記第1のバンプの間に形成された第1のバリアメタル9と、前記第2の配線と前記第2のバンプ4の間に形成された第2のバリアメタル9をさらに備えたことを特徴とする。
【0012】
また本発明は、上記半導体集積回路装置において、前記シリコン基板の1辺に沿って形成された全ての入力または出力用のI/Oセルが、前記第2のI/Oセルで形成されていることを特徴とする。
【0012】
また本発明は、上記半導体集積回路装置において、シリコン基板と、前記シリコン基板上の内部回路領域に形成された少なくともDRAMを含む内部回路と、前記シリコン基板上のI/Oセル領域に形成され、第1の周辺回路素子と、前記第1の周辺回路素子と前記シリコン基板に対して平行に離れて形成される第1の電極と、前記第1の周辺回路素子上に前記第1の電極、前記第1の周辺回路素子及び前記内部回路の少なくとも一部と電気的に接続されるよう形成される第2の電極を含む入力または出力用の第1のI/Oセルと、前記シリコン基板上のI/Oセル領域に形成され、第2の周辺回路素子と、前記第2の周辺回路素子上に前記第2の周辺回路素子及び前記内部回路の少なくとも一部と電気的に接続されるよう形成される第3の電極のみを電極として含む入力または出力用の第2のI/Oセルと、前記内部回路、前記第1のI/Oセル及び前記第2のI/Oセル上に、前記第1の電極をプロービングパッドとして、前記第2の電極を第1の再配列配線用パッドとして、前記第3の電極を第2の再配列配線用パッドとして開口するように形成された層間絶縁膜を含み、かつ前記DRAMのヒューズ層は、前記第1の電極と電気的に接続されているものであって、前記製造方法は、前記DRAMの特性に問題があることが判明した場合に、前記プロービングパッドを経由して前記DRAMのヒューズ層を切断する工程と、前記層間絶縁膜の表面上に前記プロービングパッドを含む領域を上方から覆うように、かつ前記第1及び前記第2の再配列配線用パッドの各々の少なくとも一部を開口するように絶縁保護膜を形成する工程と、前記絶縁保護膜の表面上に前記第2の電極と電気的に接続するよう第1の配線を形成する工程と、前記絶縁保護膜の表面上に前記第3の電極と電気的に接続するよう第2の配線を形成する工程と、前記第1の配線上に前記第1の配線と電気的に接続するよう第1のバンプを形成する工程と、前記第2の配線上に前記第1の配線と電気的に接続するよう第2のバンプを形成する工程とを備えたことを特徴とする。
【0012】
また、本発明は、上記半導体集積回路装置の製造方法において、前記第1のバンプを形成する工程の前に、前記第1の配線上に第1のバリアメタルを形成する工程と、前記第2のバンプを形成する工程の前に、前記第2の配線上に第2のバリアメタルを形成する工程をさらに備えたことを特徴とする。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。まず、セルの構成を示し、その作用を説明する。
このLSIチップ1は、図1に概略図、図5に要部断面図を示すように、チップ外周に配列されたプロ−ビングパッド2と、このプロ−ビングパッド2の内側にプロ−ビングパッドのそれぞれに接続される第1の入出力回路セル3Sとこの入出力セルの間に配列され、プロ−ビングパッドを持たない第2の入出力回路セル3nと、これら第1および第2の入出力セルの上層に配列された再配列配線5と、この再配列配線に形成され、素子領域6上に形成された端子パッド4とを具備したものである。
ここで素子領域6はDRAMを構成するものである。
【0014】
次にこのLSIチップ1の製造工程について説明する。
まず図2に示すように、シリコン基板1表面に形成された入出力セルや電源セル1a(I/Oセル領域R1)、素子領域(内部回路領域R2)にDRAM1bを形成し、これらのDRAMに対し、層間絶縁膜11に形成されたコンタクト12にコンタクトするように第1層アルミニウム配線を形成するとともにさらにコンタクト13を介して第2層アルミニウム配線を形成し、プロ−ビングパッド2および再配列配線用パッド2Pを形成する。なお、配線パターン間および配線層間は窒化シリコン膜からなる層間絶縁膜で被覆されている。
【0015】
そして図3に示すように層間絶縁膜にコンタクトホールを形成し、プロ−ビングパッド2を露呈せしめ、プローブPによってプロ−ビングテストを行う。
【0016】
そしてこのプロ−ビングテストでDRAM特性に問題ありと判断された場合、図4に示すようにヒューズ層15を切断する。
【0017】
そしてさらに、図5に示すように絶縁保護膜7を塗布し、表面を保護する。
最後に、この絶縁保護膜7にコンタクトを形成し再配列配線5を形成し、バリアメタル9を介して半田バンプ4を形成する。
このようにして図1に示したLSIチップが形成される。
【0018】
かかる構成によれば、プロ−ビングパッドの必要な入出力回路3Sにのみプロ−ビングパッドを形成し、他の入出力回路3nはプロ−ビングパッドを具備しないようにしているため、機能を低下させることなく、素子面積の低減をはかることが可能となる。
【0019】
(第2の実施の形態)
なお、前記実施の形態では、入出力回路1つおきにプロ−ビングパッド2を形成したが、第2の実施の形態では、図7に示すように、4個の入出力回路に対し1個のプロ−ビングパッド2を接続したものである。
この構成では、入出力セル幅を前記第1の実施の形態の半分にすることによりバンプを増やし封止後検査で使用可能な端子数を増大させることができ、高速多ピン化をはかることが可能となる。
なお同一部位には同一符号を付した。
【0020】
(第3の実施の形態)
なお、前記実施の形態では、4辺の入出力回路に対し、入出力回路1つおきにプロ−ビングパッド2を形成したが、この例では第4の実施の形態では、図8に示すように4辺のうちの3辺については前記第1の実施の形態と同様に1つおきにプロ−ビングパッドを形成したが、1辺についてはプロ−ビングパッドをなしにしたものである。
かかる構成によれば、大幅なセル面積の低減をはかることが可能となる。
【0021】
【発明の効果】
本発明によれば、機能を低下させることなく、小型のLSIを形成することが可能となる。
【図面の簡単な説明】
【図1】 第1の実施の形態のLSIの平面説明図である。
【図2】同LSIの製造工程図である。
【図3】同LSIの製造工程図である。
【図4】同LSIの製造工程図である。
【図5】同LSIの製造工程図である。
【図6】同LSIの製造工程図である。
【図7】本発明の第2の実施の形態のLSIを示す図である。
【図8】本発明の第3の実施の形態のLSIを示す図である。
【図9】 従来例のフリップチップLSIの概要図である。
【符号の説明】
1 シリコン基板
2 プロービングパッド
2P 第2の再配列配線用パッド
3s 第1のI/Oセル
3n 第2のI/Oセル
3 第3の電極
R1 I/Oセル領域
R2 内部回路領域
1b 内部回路(DRAM)
4 バンプ
5 再配列配線
9 バリアメタル
11 層間絶縁膜
12 コンタクト
13 コンタクト
15 ヒューズ層
Claims (8)
- シリコン基板と、
前記シリコン基板上の内部回路領域に形成された内部回路と、
前記シリコン基板上のI/Oセル領域に形成され、第1の周辺回路素子と、前記第1の周辺回路素子と前記シリコン基板に対して平行に離れて形成される第1の電極と、前記第1の周辺回路素子上に前記第1の電極、前記第1の周辺回路素子及び前記内部回路の少なくとも一部と電気的に接続されるよう形成される第2の電極を含む入力または出力用の第1のI/Oセルと、
前記シリコン基板上のI/Oセル領域に形成され、第2の周辺回路素子と、前記第2の周辺回路素子上に前記第2の周辺回路素子及び前記内部回路の少なくとも一部と電気的に接続されるよう形成される第3の電極のみを電極として含む入力または出力用の第2のI/Oセルと、
前記内部回路、前記第1のI/Oセル及び前記第2のI/Oセル上に、前記第1の電極をプロービングパッドとして、前記第2の電極を第1の再配列配線用パッドとして、前記第3の電極を第2の再配列配線用パッドとして開口するように形成された層間絶縁膜を備え、
前記プロ−ビングパッドは前記シリコン基板の外周に配列され、前記第1のI/Oセルは前記プロ−ビングパッドの内側に配列され、前記第2のI/Oセルは前記第1のI/Oセルの間に配列されたことを特徴とする半導体集積回路装置。 - 前記第1及び第2の再配列配線用パッドとして開口された面積のいずれもが、前記プロービングパッドとして開口された面積よりも小さいことを特徴とする請求項1に記載の半導体集積回路装置。
- 前記内部回路は、少なくともDRAMを含み、前記DRAMのヒューズ層は、前記第1の電極と電気的に接続されていることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記層間絶縁膜の表面上に前記プロービングパッドを含む領域を上方から覆うように、かつ前記第1及び前記第2の再配列配線用パッドの各々の少なくとも一部を開口するように形成された絶縁保護膜と、前記絶縁保護膜の表面上に形成され、前記第2の電極と電気的に接続された第1の配線と、前記絶縁保護膜の表面上に形成され、前記第3の電極と電気的に接続された第2の配線と、前記第1の配線上に前記第1の配線と電気的に接続されるよう形成された第1のバンプと、前記第2の配線上に前記第2の配線と電気的に接続されるよう形成された第2のバンプをさらに備えたことを特徴とする請求項1に記載の半導体集積回路装置。
- 前記第1の配線と前記第1のバンプの間に形成された第1のバリアメタルと、前記第2の配線と前記第2のバンプの間に形成された第2のバリアメタルをさらに備えたことを特徴とする請求項4に記載の半導体集積回路装置。
- 前記シリコン基板の1辺に沿って形成された全ての入力または出力用のI/Oセルが、前記第2のI/Oセルで形成されていることを特徴とする請求項1〜5のいずれか1項に記載の半導体集積回路装置。
- 半導体集積回路装置の製造方法であって、
前記半導体集積回路装置は、
シリコン基板と、
前記シリコン基板上の内部回路領域に形成された少なくともDRAMを含む内部回路と、前記シリコン基板上のI/Oセル領域に形成され、第1の周辺回路素子と、前記第1の周辺回路素子と前記シリコン基板に対して平行に離れて形成される第1の電極と、前記第1の周辺回路素子上に前記第1の電極、前記第1の周辺回路素子及び前記内部回路の少なくとも一部と電気的に接続されるよう形成される第2の電極を含む入力または出力用の第1のI/Oセルと、
前記シリコン基板上のI/Oセル領域に形成され、第2の周辺回路素子と、前記第2の周辺回路素子上に前記第2の周辺回路素子及び前記内部回路の少なくとも一部と電気的に接続されるよう形成される第3の電極のみを電極として含む入力または出力用の第2のI/Oセルと、
前記内部回路、前記第1のI/Oセル及び前記第2のI/Oセル上に、前記第1の電極をプロービングパッドとして、前記第2の電極を第1の再配列配線用パッドとして、前記第3の電極を第2の再配列配線用パッドとして開口するように形成された層間絶縁膜を含み、かつ前記DRAMのヒューズ層は、前記第1の電極と電気的に接続されているものであって、
前記製造方法は、
前記DRAMの特性に問題があることが判明した場合に、前記プロービングパッドを経由して前記DRAMのヒューズ層を切断する工程と、
前記層間絶縁膜の表面上に前記プロービングパッドを含む領域を上方から覆うように、かつ前記第1及び前記第2の再配列配線用パッドの各々の少なくとも一部を開口するように絶縁保護膜を形成する工程と、
前記絶縁保護膜の表面上に前記第2の電極と電気的に接続するよう第1の配線を形成する工程と、
前記絶縁保護膜の表面上に前記第3の電極と電気的に接続するよう第2の配線を形成する工程と、
前記第1の配線上に前記第1の配線と電気的に接続するよう第1のバンプを形成する工程と、
前記第2の配線上に前記第2の配線と電気的に接続するよう第2のバンプを形成する工程とを備え、
前記プロ−ビングパッドは前記シリコン基板の外周に配列され、前記第1のI/Oセルは前記プロ−ビングパッドの内側に配列され、前記第2のI/Oセルは前記第1のI/Oセルの間に配列されたことを特徴とする半導体集積回路装置の製造方法。 - 前記第1のバンプを形成する工程の前に、前記第1の配線上に第1のバリアメタルを形成する工程と、
前記第2のバンプを形成する工程の前に、前記第2の配線上に第2のバリアメタルを形成する工程をさらに備えたことを特徴とする請求項7に記載の半導体集積回路装置の製造方法。
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