JP3531863B2 - ウェーハ・レベルの集積回路の構造およびそれを製造するための方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路（ＩＣ）
の製造技術に係り、特にウェーハ・レベルのＩＣの構造
および、ＩＣの製造の歩留まりを向上するのに役立てる
ことができる、このウェーハ・レベルのＩＣ構造を製造
する方法に関する。

【０００２】

【従来の技術、及び、発明が解決しようとする課題】半
導体産業においては、ＩＣの設計および製造は高集積
度、高速度、高スループット、および低コストに向けら
れている。しかし、実際には、１００％の歩留まりは、
特に高集積のウェーハ・レベルのＩＣデバイスに対して
はほとんど不可能である。ＩＣ製造の歩留まりは習慣的
に欠陥の密度によって定められ、欠陥は良好な回路設計
および良好な修復技術の使用によって最小化することが
できる。ＩＣデバイスのレイアウトのサイズが増加する
につれて、欠陥の数が増える確率も増加する。したがっ
て、ウェーハ・レベルのＩＣデバイスの製造は、チップ
・サイズのＩＣデバイスの製造の場合より通常は歩留ま
りが低い。ウェーハ・レベルのメモリ・デバイスの場
合、自然の歩留まりは通常は５０％以下である。特に、
ウェーハ・レベルのＤＲＡＭデバイスの場合、その自然
の歩留まりはずっと低い。

【０００３】ウェーハ・レベルの集積回路によって、種
類の異なる多数のチップを単独のウェーハの中にマウン
トすることができ、それは機能のレベルを増加し、高性
能のための信号伝送径路の削減を提供することができ
る。しかし、ウェーハ・レベルの集積回路にとっての１
つの欠点は、構造が非常に複雑であり、その結果、歩留
まりが低くなり、製造コストが高くなり、したがって、
スーパーコンピュータなどのいくつかの特殊な高レベル
の製品においてしか使われないことである。

【０００４】チップ・サイズのメモリ・デバイスの製造
における歩留まりを向上させるための１つの解決策は、
各メモリ・デバイスの中に冗長回路を設け、正常に動作
しないメモリ・セルがあった場合、それを冗長回路の中
のバックアップ・セルで置き換えることができるように
する方法である。しかし、この解決策にとっての１つの
欠点は、それがチップ・サイズのＩＣデバイスにおける
使用にのみ適しており、ウェーハ・レベルの集積回路に
おける使用には適していないことである。というのは、
ウェーハ・レベルの集積回路の中に冗長回路を集積化す
るのは困難だからである。一方、この解決策はダイ・サ
イズを増加させることになり、したがって、製造コスト
が増加する。もう１つの解決策はいわゆる任意の配線方
法を使うことであり、それによって、正常に動作しない
コンポーネントを除いて正常に動作するコンポーネント
だけがテスト時にチェックされて配線される。しかし、
この解決策にとっての１つの欠点は、単独のフォトマス
クでなく各種のフォトマスクが、異なるＩＣデバイスに
対する配線を実行するために必要となる可能性がある。
というのは、異なるＩＣデバイスの中の正常に動作しな
いコンポーネントが同じ場所にある可能性はないからで
ある。この欠点によって、任意な配線方法の実施は非常
にコストが掛かることになる。

【０００５】米国特許第４，７０３，４３６号は、ＳＲ
ＡＭ（スタティック・ランダム・アクセス・メモリ）の
ためのウェーハ・レベルのＩＣ構造を開示し、それは複
数の離散的メモリ・チップを含み、これらの離散的メモ
リ・チップの相互配線のために多層配線構造を使うこと
を特徴とする。さらに、この特許構造は、正常に動作し
ないコンポーネントをアクティブな使用から選択的に切
り離すために複数のヒューズを利用する。しかし、この
特許構造にとっての１つの欠点は、これらのヒューズお
よびテスト時の追加のテスト・パッドの使用を準備する
ことが、ＩＣデバイスの総合的なレイアウト面積を増加
させ、製造コストを増加させ、結果のＩＣデバイスがか
なり大きなものになるので好ましくない。さらに、この
特許構造はＳＲＡＭの製造に対してのみ適しており、Ｄ
ＲＡＭの製造には適していない。

【０００６】米国特許第５，０７２，４２４号はＤＲＡ
Ｍに対するウェーハ・レベルのＩＣ構造を提案し、それ
はメモリ・セルを相互に配線するために直列のルーピン
グ・チェーン構造を使っていて、これらのメモリ・セル
をソフトウェアの手段によってテストすることができる
ことを特徴とする。正常に動作しないメモリ・セルがあ
った場合、それはＥＥＰＲＯＭによる論理制御手段によ
って置き換えることができる。しかし、この特許の構造
にとっての１つの欠点は、その必要なリフレッシュのプ
ロセスによって動作が非常に複雑になることである。さ
らに、アクセス動作のためにソフトウェアの手段を使う
ので、ＤＲＡＭに対するアクセス速度がかなり低下する
ことになる。

【０００７】米国特許第５，５７６，５５４号は複数の
ＩＣモジュールを含み、双方向のバスとして動作するチ
ェスボード状の相互配線構造を形成するために、ＩＣモ
ジュール間のブランク領域を使うことを特徴とするウェ
ーハ・レベルのＩＣ構造を開示している。さらに、この
特許構造は、正常に動作しないコンポーネントがあった
場合に、それをアクティブな使用から選択的に切り離す
ために、チェスボード状の相互配線構造の交点において
複数のヒューズが形成されている。しかし、この特許構
造は依然として満足には使えない。

【０００８】本発明の１つの目的は、新しいウェーハ・
レベルのＩＣ構造および、このウェーハ・レベルのＩＣ
構造を製造するための方法を提供することであり、それ
によってウェーハ・レベルのＩＣデバイスの製造の歩留
まりを、従来の技術に比較して増加させることができ
る。本発明のもう１つの目的は、実装するための製造プ
ロセスのコスト効率を従来の技術より向上させることが
できる、新しいウェーハ・レベルのＩＣ構造およびこの
ウェーハ・レベルのＩＣ構造を製造するための方法を提
供することである。本発明のさらにもう１つの目的は、
高い性能を保証するために、結果のＩＣデバイスの信号
伝送距離が増加しないようにすることができる、新しい
ウェーハ・レベルのＩＣ構造および、そのウェーハ・レ
ベルのＩＣ構造を製造するための方法を提供することで
ある。本発明のさらにもう１つの目的は、従来の技術に
比較してパッキング密度およびＩ／Ｏ点の個数の増加を
支援することができる新しいウェーハ・レベルのＩＣ構
造およびそのウェーハ・レベルのＩＣ構造を製造するた
めの方法を提供することである。本発明のさらにもう１
つの目的は、市場の需要に従って、２種類の製品、すな
わち、１つは普通の単独ダイのパッケージＩＣ、もう１
つはウェーハ・レベルのＩＣをそれぞれ製造する２つの
プロセスを提供することができる新しいウェーハ・レベ
ルのＩＣ構造を提供することである。

【０００９】

【課題を解決するための手段】上記の目的および他の目
的に従って、本発明は新しいウェーハ・レベルのＩＣ構
造および、そのウェーハ・レベルのＩＣ構造を製造する
方法を提供する。本発明のウェーハ・レベルのＩＣ構造
は、（ａ）半導体ウェーハと；（ｂ）そのウェーハ上で
形成された複数のディスクリートＩＣブロックとを含
み、各ＩＣブロックは、（ｂ１）複数のＩＣコンポーネ
ントおよびバックアップ・コンポーネントと；（ｂ２）
関連付けられたＩＣブロックの中のＩＣコンポーネント
を電気的に相互接続するための多層配線構造と；（ｂ
３）その多層配線構造に対して電気的に接続され、関連
付けられたＩＣブロックの中のＩＣコンポーネントに対
する外部接続点として働く、第１の組のボンディング・
パッドと；（ｂ４）テスト時に使うために、ＩＣコンポ
ーネントおよび多層配線構造に対して電気的に接続され
ている第１の組のパッドと；（ｂ５）テスト時に関連付
けられたＩＣコンポーネントが正常に動作しないと判定
された場合に、その関連付けられたＩＣコンポーネント
をアクティブな使用から選択的に切り離すために使うた
めの、ＩＣコンポーネントと多層配線構造に電気的に接
続されている第１の組のヒューズとを含み；さらに、本
発明のウェーハ・レベルのＩＣ構造は、（ｃ）ディスク
リートＩＣブロックを集積化された機能ユニットに機能
的に組み合わせるようにするために、所定の方法で各Ｉ
Ｃブロックの第１の組のボンディング・パッドに対して
電気的に接続されている複数の再分配ラインを含んでい
る再分配ライン構造と；（ｄ）テスト時にテスト信号を
ＩＣブロックに対して印加するのに使うために、ＩＣブ
ロックおよびあるいは再分配ライン構造に対して電気的
に接続されている第２の組のテスト・パッドと；（ｅ）
関連付けられたＩＣブロックが正常に動作しないとテス
ト時に判定された場合に、その関連付けられたＩＣブロ
ックを選択的に切り離すために使うための再分配ライン
構造に電気的に接続されている第２の組のヒューズとを
含む。

【００１０】方法の面では、本発明は次の手順のステッ
プを含む。（ステップ１）半導体ウェーハを調製する；
（ステップ２）そのウェーハ上にディスクリートＩＣの
複数のブロックを形成する；（ステップ３）各ＩＣブロ
ックの中に複数のＩＣコンポーネントおよびバックアッ
プ・コンポーネントを形成する；（ステップ４）第１の
メタライゼーション・プロセスを実行して、各ＩＣブロ
ックの中のＩＣコンポーネントを電気的に相互接続する
ための多層配線構造を形成し、その多層配線構造は第１
の組のボンディング・パッドと、第１の組のテスト・パ
ッドと、そして所定の方法でＩＣコンポーネントと多層
配線構造とに電気的に接続される第１の組のヒューズと
を備えている；（ステップ５）ＩＣコンポーネント、バ
ックアップ・コンポーネント、および多層配線構造が正
常に動作するか、動作不能であるかをチェックするため
に、第１の組のテスト・パッドを使って第１のテスト・
プロセスを実行する；（ステップ６）正常に動作しない
ＩＣコンポーネントがあった場合、それぞれに対して、
第１の組のヒューズのうちの関連付けられた１つが溶融
されて取り去られ、正常に動作しない各ＩＣコンポーネ
ントをアクティブな使用から切り離す、第１の修復プロ
セスを実行する；（ステップ７）ディスクリートＩＣブ
ロックを統合的な機能ユニットに機能的に組み合わせる
ようにするために、所定の方法で各ＩＣブロックの第１
の組のボンディング・パッドに対して電気的に接続され
ている複数の再分配ラインと、ＩＣブロックと再分配ラ
イン構造に対して電気的に接続されている第２の組のテ
スト・パッドと；再分配ライン構造に対して電気的に接
続されている第２の組のヒューズとを含んでいる再分配
ライン構造を形成するための第２のメタライゼーション
・プロセスを実行する；（ステップ８）第２の組のテス
ト・パッドを使って第２のテスト・プロセスを実行し、
すべてのＩＣブロックが正常に動作するかどうかをチェ
ックし；（ステップ９）動作しないＩＣブロックがあっ
た場合、そのそれぞれに対して、関連付けられている第
２の組のヒューズのうちの１つが溶融されて取り去ら
れ、正常に動作しない各ＩＣブロックをアクティブな使
用から切り離す、第２の修復プロセスを実行する。

【００１１】前記のプロセスにおいて、ディスクリート
ＩＣブロックおよびＩＣコンポーネントを形成するため
の初期ステップは、チップ・サイズのＩＣデバイスのた
めのステップと同じであり、そして第１のテスト・プロ
セスおよび第１の修復プロセスは、この段階におけるＩ
Ｃ製造の歩留まりを増加させるのに役立つ可能性があ
る。後続のパッケージング段階においては、ディスクリ
ートＩＣブロックが統合の機能ユニットを形成するため
に再分配ライン構造を通じて相互接続される。この段階
におけるライン幅は２μｍ〜５μｍである。第２のテス
ト・プロセスおよび第２の修復プロセスは、この段階で
のウェーハ・レベルのＩＣ製造の歩留まりを向上させる
のに役立つ可能性がある。さらに、ＩＣブロックを相互
接続するための再分配ライン構造によって、その結果の
ウェーハ・レベルのＩＣ構造において、正常に動作しな
いブロックが電気的に排除される可能性があるので、歩
留まりが増加する。さらに、製造プロセス全体を通じて
再分配ライン構造に対するフォトマスクのパターンを修
正する必要がないので、従来の技術に比較して総合の製
造コストを減らすことができる。ウェーハ・レベルのＩ
Ｃの市場の需要が減少している時、ディスクリートＩＣ
ブロックおよびＩＣコンポーネントを形成するための初
期ステップの後の半製品が、代わりにディスクリートな
単独ダイ・パッケージに対して形成される。これらの２
つのプロセスの選択によって、従来の技術より製造プロ
セスが実施するのにフレキシブルになり、コスト効率が
良くなる可能性がある。

【００１２】

【発明の実施の形態】図１は、本発明のウェーハ・レベ
ルのＩＣ構造を製造するための方法に関連する手順のス
テップを示すフローチャートである。全体としての手順
は、２つの主な段階、すなわち、製造段階１０およびパ
ッケージング段階１２を含む。ウェーハの中に形成され
るＩＣ構造は、メモリ・デバイス、マイクロプロセッ
サ、マイクロコントローラ、あるいはディジタル信号プ
ロセッサなどの任意の半導体デバイスであってよい。た
とえば、好適な実施形態においては、本発明のウェーハ
・レベルのＩＣ構造は、メモリ・デバイスとして実装さ
れる。

【００１３】図２は、本発明のウェーハ・レベルのＩＣ
構造の概略平面図であり、図３は単独のＩＣブロックが
配置されている図２のウェーハ・レベルのＩＣ構造の拡
大部分を示しており、そして図４は図３に示されている
本発明のウェーハ・レベルのＩＣ構造の部分の概略断面
図である。図２、図３、および図４と一緒に図１を参照
すると、製造プロセスの最初のステップ２０は、コンポ
ーネントの製造プロセスであり、その中で半導体ウェー
ハ１００が調製され、次にいくつかのディスクリートＩ
Ｃブロック１０２がウェーハ１００の上に形成され、各
ブロックは１つの機能ブロック、たとえば、メモリ・ブ
ロック、論理回路の一部、またはデータ・プロセッサの
一部を形成するために使われている。さらに、各ＩＣブ
ロック１０２は複数のボンディング・パッド１１４と一
緒に形成されている。さらに、図４に示されているよう
に、各ＩＣブロック１０２は、バックアップのコンポー
ネント１０４ａを含んでいる複数のＩＣコンポーネント
１０４で形成され、各コンポーネントは、たとえば、ダ
イオード、抵抗、およびコンデンサが付随している１つ
のメモリ・セルとして動作するＭＯＳトランジスタであ
る。これらのＩＣコンポーネント１０４は分離構造１０
６によって互いに分離されている。

【００１４】第２のステップ３０は各ＩＣブロック１０
２の中のＩＣコンポーネント１０４、１０４ａを相互接
続する目的のために、各ＩＣブロック１０２の中に多層
配線構造を形成するために使われる第１のメタライゼー
ション・プロセスである。その多層配線構造は、複数の
スタックされた誘電体層１０８ａ、１０８ｂ、１０８ｃ
および複数のメタライゼーション層１１０ａ、１１０ｂ
および、これらの誘電体層１０８ａ、１０８ｂ、１０８
ｃの間のバイアホール１１２を含む。これらの誘電体層
１０８ａ、１０８ｂ、１０８ｃは、ＣＶＤ（Ｃｈｅｍｉ
ｃａｌ‐Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）（化学蒸
着）またはスピン・コーティングのプロセスによって、
酸化シリコン、窒化シリコンまたは有機物誘電体などの
誘電体材料から形成されている。メタライゼーション層
１１０ａ、１１０ｂおよびバイアホール１１２は、スパ
ッタリング・プロセスまたはＣＶＤプロセスによって、
ポリシリコン、アルミニウム、銅、またはアルミニウム
合金などの導電性材料から形成されている。メタライゼ
ーション層１１０ａ、１１０ｂおよびバイアホール１１
２の場所を画定するために、フォトリソグラフィック・
プロセスおよびエッチング・プロセスが実行される。さ
らに、複数のボンディング・パッド１１４が、その多層
配線構造の最上部に形成されて、ＩＣコンポーネント１
０４に対する外部接続点として働く。パッシベーション
層１２０がウェーハ全体を保護するためにウェーハの最
上部に形成される。また、そのボンディング・パッド１
１４はＩＣコンポーネント１０４、１０４ａのテストに
使うためのテスト・パッドとしても働く。

【００１５】ＩＣコンポーネント１０４、１０４ａはさ
らに第１の組のヒューズ１１８に対して接続されてお
り、ヒューズ１１８は関連付けられたＩＣコンポーネン
ト１０４、１０４ａが正常に動作しない場合に、それら
をアクティブな使用から切り離すために溶融して切断す
ることができる。たとえば、ＤＲＡＭの場合、第１の組
のヒューズ１１８がＩＣコンポーネント１０４、１０４
ａ（それらはこの場合にはメモリ・セルである）のワー
ド線およびビット線に対して接続されており、第１の組
のヒューズ１１８はＤＲＡＭの回路に対する所定のオン
／オフ状態を設定できるようにするために、選択的に溶
融して切り離すことができる。図４に示されているよう
に、第１の組のヒューズ１１８は、最も下の誘電体層１
０８ａの中にポリシリコンから形成されていることが好
ましい。第１のメタライゼーション・プロセスの間に、
開口部１２２も形成されて第１の組の各ヒューズ１１８
を露出させる。

【００１６】本発明の１つの特徴的な態様は、各ＩＣブ
ロック１０２の中に形成される多層配線構造がその関連
付けられたＩＣブロックの内部のＩＣコンポーネント１
０４、１０４ａを相互接続することが意図されているだ
けで、他のＩＣブロックの中のＩＣコンポーネントの相
互接続は意図されていないことである。このために、Ｉ
Ｃブロック１０２は同じフォトマスク・パターンを使っ
て製造することができ、したがって、製造のコストを従
来の技術の場合に比べて減らすことができる。製造段階
１０はＩＣ製造工場において完全に実行される。多層配
線構造は線幅が０．１μｍ〜０．８μｍ（マイクロメー
トル）であるが、ボンディング・パッド１１４の寸法は
２μｍ〜４μｍの範囲内にすることができる。第３のス
テップ４０はテストのプロセスである。その中でＩＣコ
ンポーネント１０４がボンディング・パッド１１４を使
ってテストされ、すべてのＩＣコンポーネント１０４、
１０４ａが正常に動作するかどうかをチェックする。Ｉ
Ｃブロック１０２は別々のユニットであるので、それら
は独立の方法でテストされる。

【００１７】次に、第４のステップ５０は第１の修復プ
ロセスであり、その中で正常に動作しない各ＩＣコンポ
ーネントが第１のテスト・プロセス４０において見つか
った場合、それはレーザの手段を使うことによって第１
の組のヒューズ１１８の関連付けられているものを溶融
して取り去ることにより、アクティブな使用から切り離
される。たとえば、メモリ・デバイスの場合、正常に動
作しないメモリ・セルをバックアップのセルによって置
き換えることができる。これによって製造段階１０が完
了する。大雑把に言えば、自然の歩留まりが１０％〜２
０％であった場合、第１の修復プロセス５０によってこ
の時点での歩留まりを７０％〜８５％にまで引き上げる
ことができる。製造段階１０に続いて、パッケージング
の段階１２が図１、図５、および図６を参照して以下に
記述される。ここで図５はパッケージング・プロセスに
おける本発明のウェーハ・レベルのＩＣ構造の概略平面
図であり、図６は図５に示されている本発明のウェーハ
・レベルのＩＣ構造の一部分の概略断面図である。

【００１８】パッケージングの段階１２において、パッ
ケージングの段階１２に対して２つの選択がある。それ
らは（ａ）単独ダイのＩＣパッケージング・プロセス５
４、（ｂ）ウェーハ・レベルのＩＣプロセス５２であ
る。単独ダイのＩＣパッケージング・プロセスの場合、
そのウェーハの最終テストが実行される。次に、そのウ
ェーハが単独のチップに切断される。単独のチップのそ
れぞれがパッケージされて単独ダイのＩＣを形成する。
ウェーハ・レベルのＩＣプロセスの最初のステップは第
２のメタライゼーション・プロセス６０であり、それは
ディスクリートＩＣブロック１０２を相互接続して統合
された機能ユニットにするために、再分配ライン構造を
形成するために実行される。再分配ライン構造は複数の
スタックされた誘電体層１３２ａ、１３２ｂ、１３２ｃ
およびメタライゼーション層１３４ａ、１３４ｂを含ん
でいる多層配線構造でもあり、メタライゼーション層１
３４ａ、１３４ｂはＩＣブロック１０２上のボンディン
グ・パッド１１４に対して電気的に接続されている。誘
電体層１３２ａ、１３２ｂ、１３２ｃは、エポキシであ
ることが好ましい誘電体層から、コーティングのプロセ
スまたはスクリーン印刷のプロセスによって形成され
る。メタライゼーション層１３４ａ、１３４ｂは銅など
の導電性材料から、メッキのプロセスまたは無電解メッ
キのプロセスによって形成される。メタライゼーション
層１３４ａ、１３４ｂは、組み合わされて、ボンディン
グ・パッド１１４の元のパターンをウェーハ上のＩ／Ｏ
点の新しいパターンに再分配する一組の再分配ラインと
して働く。たとえば、ＤＲＡＭの場合、再分配ライン構
造は共通バスとして働き、そのバスは別々のメモリ・ブ
ロック（たとえば、ＩＣブロック１０２）を単独の統合
化されたメモリ・ユニットに相互接続する。いくつかの
ＩＣブロック１０２ａがいくつかの欠陥のＩＣブロック
１０２を修復するための冗長ブロックとして働く。

【００１９】最上部のメタライゼーション層１３４ｂ
は、外部接続のための複数の第２のボンディング・パッ
ドにも形成される。さらに、第２の組のヒューズ１３６
が形成され、ＩＣブロック１０２と再分配ライン構造
（メタライゼーション層１３４ａ、１３４ｂ）に接続さ
れる。第２の組のヒューズ１３６はポリシリコン以外の
メタルから形成されることが好ましい。パッケージング
段階１２はパッケージングの工場において実行され、線
幅２μｍ〜５μｍ（マイクロメートル）で、歩留まりを
ほぼ１００％にすることができる。次のステップ７０は
第２のテスト・プロセスであり、それは最上部のメタラ
イゼーション層１３４ｂ上の第２のボンディング・パッ
ドおよびテスト・パッドを使って実行され、すべてのＩ
Ｃブロック１０２、１０２ａ、およびそれぞれの関連付
けられた再分配ラインが正しく動作するかどうかをチェ
ックする。次のステップ８０は第２の修復プロセスであ
り、その中で正常に動作しないＩＣブロックがあれば、
それは第２の組のヒューズ１３６のうちの関連付けられ
たものを溶融して取り去るために、レーザの手段を使っ
てアクティブな使用から切り離される。

【００２０】本発明のウェーハ・レベルのＩＣ構造のパ
ッケージングを完了するための後続のステップは、ＢＧ
Ａ（ボール・グリッド・アレイ）技術の使用、ＤＣＡ
（ダイレクト・チップ・アタッチ）技術の使用、そして
外部システムに対してウェーハを結合するためのいくつ
かの特定のコネクタの使用を含む。これらの技術はすべ
て従来の技術であり、本発明の範囲および精神の範囲内
にはなく、したがって、その詳細は説明されない。上記
実施形態においては、本発明のウェーハ・レベルのＩＣ
構造がメモリ・モジュールの製造のために使われてい
る。しかし、本発明はこの用途に限定されるものではな
く、マイクロプロセッサ・ユニット、マイクロコントロ
ーラ・ユニット、またはＤＳＰ（ディジタル信号プロセ
ッサ）のいずれにもさらに適用することができる。さら
に、本発明はメモリおよび論理回路の両方を含んでいる
ＩＣユニットの製造に対しても使うことができる。

【００２１】結論として、本発明は従来の技術に対して
以下の利点を有する。第１に、本発明は製造段階１０の
間に複数の個別チップ・サイズのＩＣブロック１０２を
提供するための、従来の技術よりコスト効率が良い製造
を可能にし、そしてこれらのＩＣブロック１０２はすべ
て製造のための同じフォトマスク・パターンを必要とす
る。さらに、本発明は、これらのＩＣブロック１０２が
製造段階１０の間に相互接続されておらず、したがっ
て、製造を容易に実行することができるという事実のた
めに、従来の技術より歩留まりを高くすることができ
る。第２に、本発明は２つの修復プロセス、すなわち、
製造段階１０の終りにおける第１の修復プロセス５０お
よびパッケージング段階１２における第２の修復プロセ
ス８０を利用し、したがって、正常に動作しないコンポ
ーネントおよびＩＣブロックをアクティブな使用から切
り離し、バックアップのコンポーネントまたはＩＣブロ
ックで置き換えることができる。これにより、従来の技
術に比較してＩＣの製造の歩留まりを向上させることが
できる。第３に、ＩＣブロック１０２を相互接続するた
めの再分配ライン構造を使うことによって、正常に動作
しないブロックを電気的に排除することができるので、
結果としてのウェーハ・レベルのＩＣ構造の歩留まりを
向上させることができる。さらに、再分配ライン構造の
ためのフォトマスク・パターンを製造プロセス全体にわ
たって修正する必要がないので、従来の技術に比較して
全体の製造コストが節減される。

【００２２】第４に、第２の修復プロセス８０によって
は、従来の技術の場合のようにウェーハ・レベルのＩＣ
構造における信号の伝送径路は増加しない。したがっ
て、ウェーハ・レベルのＩＣ構造の性能は劣化しない。
第５に、メモリ・デバイスとして実装されている本発明
の場合、製造段階１０が従来の技術と実質的に同じであ
るので、本発明を使うことによってメモリ・デバイスの
セル密度およびＩ／Ｏノードの個数は変らない。第６
に、本発明は新しいウェーハ・レベルのＩＣ構造を提供
し、それは市場の需要に従って、２種類の製品、すなわ
ち、１つは普通の単独ダイのパッケージＩＣ、もう１つ
はウェーハ・レベルのＩＣのそれぞれに対する２つの製
造プロセスを提供することができる。これらの２つのプ
ロセスの選択によって、製造プロセスが従来の技術より
柔軟性があり、実装するのにコスト効率が良くなる。

【００２３】例示としての好適な実施形態により本発明
を説明してきたが、本発明の範囲は開示した実施形態に
限定されないことを理解されたい。それどころか、種々
の修正および類似の装置も本発明に含まれる。それ故、
上記すべての修正および類似の装置がすべて本発明の範
囲に含まれるように特許請求の範囲を広く解釈すべきで
ある。

【図面の簡単な説明】

本発明は、以下の添付図面を参照しながら、好適な実施
形態の以下の詳細な記述を読むことによって、より完全
に理解することができる。

【図１】本発明のウェーハ・レベルのＩＣ構造を製造す
るための方法に関連する手順のステップを示すフローチ
ャートである。

【図２】本発明のウェーハ・レベルのＩＣ構造の概略平
面図である。

【図３】単独のＩＣブロックが配置されている図２のウ
ェーハ・レベルのＩＣ構造の拡大部分を示す。

【図４】図３に示されている本発明のウェーハ・レベル
のＩＣ構造の一部分の概略断面図である。

【図５】パッケージング・プロセスの間の本発明のウェ
ーハ・レベルのＩＣ構造の概略平面図である。

【図６】図５に示されている本発明のウェーハ・レベル
のＩＣ構造の一部分の概略断面図である。

【符号の説明】

１００：半導体ウェーハ １０２：ＩＣブロック １０４：ＩＣコンポーネント １０６：分離構造 １０８：誘電体層 １１０：メタライゼーション層 １１２：バイアホール １１８：ヒューズ １２２：開口部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 韓 宗 立 台湾省新竹縣▲チュン▼林郷上山村三民 路46號 (56)参考文献 特開 平11−340434（ＪＰ，Ａ) 特開 平３−157956（ＪＰ，Ａ) 特開 平５−47934（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 23/12 H01L 21/66 H01L 21/82

Claims (22)

(57)【特許請求の範囲】
1. 【請求項１】 ウェーハ・レベルのＩＣ構造であって、 半導体ウェーハと、 前記ウェーハ上に形成されている複数のディスクリート
   ＩＣブロックとを含み、各ＩＣブロックは、 複数のＩＣコンポーネントおよびバックアップ・コンポ
   ーネントと、 関連付けられたＩＣブロックの中のＩＣコンポーネント
   を電気的に相互接続ための多層配線構造と、 前記多層配線構造に対して電気的に接続され、関連付け
   られたＩＣブロックの中のＩＣコンポーネントに対す
   る、そしてテスト時に使うための外部接続点として働く
   第１の組のボンディング・パッドと、 テスト時に前記関連付けられたＩＣコンポーネントが正
   常に動作しないと判定された場合、前記関連付けられた
   ＩＣコンポーネントをアクティブな使用から選択的に切
   り離すために使うための、前記ＩＣコンポーネントと多
   層配線構造とに選択的に接続されている第１の組のヒュ
   ーズとを含み、 前記ディスクリートＩＣブロックを統合の機能ユニット
   に機能的に組み合わせるようにするために、所定の方法
   で各ＩＣブロックの第１の組のボンディング・パッドに
   対して電気的に接続されている複数の再分配ラインを含
   む再分配ライン構造と、 テスト時に前記ＩＣブロックに対してテスト信号を印加
   するために使うための、前記ＩＣブロックおよび前記再
   分配ライン構造に対して電気的に接続されている第２の
   組のボンディング・パッドと、 テスト時に前記関連付けられたＩＣブロックが正常に動
   作しないと判定された場合、前記関連付けられたＩＣブ
   ロックを選択的に切り離すために使うための、再分配ラ
   イン構造に対して電気的に接続されている第２の組のヒ
   ューズとを含むウェーハ・レベルのＩＣ構造。
2. 【請求項２】 請求項１に記載のウェーハ・レベルのＩ
   Ｃ構造において、 各ＩＣブロックがメモリ・デバイス、マイクロプロセッ
   サ、マイクロコントローラ、またはディジタル信号プロ
   セッサを含む構造。
3. 【請求項３】 請求項１に記載のウェーハ・レベルのＩ
   Ｃ構造において、 前記第１の組のヒューズがポリシリコンから作られてい
   る構造。
4. 【請求項４】 請求項１に記載のウェーハ・レベルのＩ
   Ｃ構造において、 前記第２の組のヒューズがメタルから作られている構
   造。
5. 【請求項５】 請求項１に記載のウェーハ・レベルのＩ
   Ｃ構造において、 前記再分配ライン構造が２μｍ〜５μｍのライン幅で形
   成されている構造。
6. 【請求項６】 請求項１に記載のウェーハ・レベルのＩ
   Ｃ構造において、 テスト時に前記ＩＣブロックに対してテスト信号を印加
   するために使うための、前記ＩＣブロックおよび前記再
   分配ライン構造に対して電気的に接続されている第２の
   組のテスト・パッドをさらに含む構造。
7. 【請求項７】 ウェーハ・レベルのＩＣ構造を製造する
   ための方法であって、 半導体ウェーハを調製するステップと、 前記ウェーハ上に複数のディスクリートＩＣブロックを
   形成するステップと、 前記ＩＣブロックのそれぞれの中に複数のＩＣコンポー
   ネントおよびバックアップ・コンポーネントを形成する
   ステップと、 前記ＩＣブロックのそれぞれの中に前記ＩＣコンポーネ
   ントを電気的に相互接続するための多層配線構造を形成
   するために、前記多層配線構造は第１の組のボンディン
   グ・パッドおよび第１の組のヒューズを含み、前記ヒュ
   ーズは所定の方法で前記ＩＣコンポーネントと前記多層
   配線構造とに対して電気的に接続されている第１のメタ
   ライゼーション・プロセスを実行するステップと、 前記ＩＣコンポーネント、前記バックアップ・コンポー
   ネント、および前記多層配線構造が正常に動作するかど
   うかをチェックするために、前記第１の組のボンディン
   グ・パッドを使って第１のテスト・プロセスを実行する
   ステップと、 正常に動作しないＩＣコンポーネントがあった場合、そ
   のそれぞれに対して前記第１の組のヒューズのうちの関
   連付けられているものが溶融して取り去られ、正常に動
   作しない各ＩＣコンポーネントをアクティブな使用から
   切り離す第１の修復プロセスを実行するステップと、 前記ディスクリートＩＣブロックを機能的に組み合わせ
   て統合化された機能ユニットにするために、所定の方法
   で前記ＩＣブロックのそれぞれの第１の組のボンディン
   グ・パッドに対して電気的に接続されている、複数の再
   分配ラインを含んでいる再分配ライン構造と、前記再分
   配ライン構造に対して電気的に接続されている第２の組
   のヒューズとを形成するために、第２のメタライゼーシ
   ョン・プロセスを実行するステップと、 すべての前記ＩＣブロックが正常に動作するかどうかを
   チェックするために、前記第２の組のボンディング・パ
   ッドを使って第２のテスト・プロセスを実行するステッ
   プと、 正常に動作しないＩＣブロックがあった場合、そのそれ
   ぞれに対して、関連付けられている第２の組のヒューズ
   のうちの１つが、正常に動作していない各ＩＣブロック
   をアクティブな使用から切り離すために、第２の組のヒ
   ューズのうちの関連付けられているものが溶融されて取
   り去られる、第２の修復プロセスを実行するステップと
   を含む方法。
8. 【請求項８】 請求項７に記載の方法において、 前記第１のメタライゼーション・プロセスによって形成
   された前記多層配線構造が、複数の第１の誘電体層と；
   前記第１の誘電体層の間に形成された複数の第１のメタ
   ライゼーション層と；１つのメタライゼーション層を他
   のメタライゼーション層に対して電気的に接続するため
   に、第１の誘電体層を貫通する複数の第１のバイアスと
   を含む方法。
9. 【請求項９】 請求項８に記載の方法において、 前記第１の誘電体層がＣＶＤプロセスによって形成され
   る方法。
10. 【請求項１０】 請求項８に記載の方法において、 前記第１の誘電体層がスピン・コーティングのプロセス
    によって形成される方法。
11. 【請求項１１】 請求項８に記載の方法において、 前記第１のメタライゼーション層がＣＶＤプロセスによ
    って形成される方法。
12. 【請求項１２】 請求項８に記載の方法において、 前記第１のメタライゼーション層がスパッタリング・プ
    ロセスによって形成される方法。
13. 【請求項１３】 請求項７に記載の方法において、 前記多層配線構造のライン幅が１μｍより小さくなって
    いる方法。
14. 【請求項１４】 請求項７に記載の方法において、 前記第２のメタライゼーション・プロセスによって形成
    される前記再分配ライン構造が、複数の第２の誘電体層
    と；前記第２の誘電体層の間に形成された複数の第２の
    メタライゼーション層と；前記第２の誘電体層を貫通し
    て１つのメタライゼーション層を他のメタライゼーショ
    ン層に対して電気的に接続する複数の第２のバイアスと
    を含む方法。
15. 【請求項１５】 請求項１４に記載の方法において、 前記第２の誘電体層がスピン・コーティングのプロセス
    によって形成される方法。
16. 【請求項１６】 請求項１４に記載の方法において、 前記第２の誘電体層が印刷プロセスによって形成される
    方法。
17. 【請求項１７】 請求項１４に記載の方法において、 前記第２のメタライゼーション層がメッキ・プロセスに
    よって形成される方法。
18. 【請求項１８】 請求項１４に記載の方法において、 前記第２のメタライゼーション層が無電解メッキ・プロ
    セスによって形成される方法。
19. 【請求項１９】 請求項７に記載の方法において、 前記再分配ライン構造のライン幅が２μｍ〜５μｍであ
    る方法。
20. 【請求項２０】 請求項７に記載の方法において、 各ＩＣブロックがメモリ・デバイス、マイクロプロセッ
    サ、マイクロコントローラ、またはディジタル信号プロ
    セッサを含む方法。
21. 【請求項２１】 請求項７に記載の方法において、 前記第１の組のヒューズがポリシリコンから形成されて
    いる方法。
22. 【請求項２２】 請求項７に記載の方法において、 前記第２の組のヒューズがメタルから形成される方法。