JP4647594B2 - 集積回路チップのｉ／ｏセル - Google Patents

集積回路チップのｉ／ｏセル Download PDF

Info

Publication number
JP4647594B2
JP4647594B2 JP2006509808A JP2006509808A JP4647594B2 JP 4647594 B2 JP4647594 B2 JP 4647594B2 JP 2006509808 A JP2006509808 A JP 2006509808A JP 2006509808 A JP2006509808 A JP 2006509808A JP 4647594 B2 JP4647594 B2 JP 4647594B2
Authority
JP
Japan
Prior art keywords
metal
pad
insulating layer
chip
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006509808A
Other languages
English (en)
Other versions
JP2006523036A (ja
JP2006523036A5 (ja
Inventor
エイ． ダウニー、ハロルド
エイチ． ダウニー、スーザン
ダブリュ． ミラー、ジェームズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of JP2006523036A publication Critical patent/JP2006523036A/ja
Publication of JP2006523036A5 publication Critical patent/JP2006523036A5/ja
Application granted granted Critical
Publication of JP4647594B2 publication Critical patent/JP4647594B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48233—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a potential ring of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は概して集積回路（ＩＣ）チップ、特にＩＣチップのＩ／Ｏ回路に関する。
ＩＣチップは、その表面に位置して、ＩＣチップを外部構造に接続するボンディングパッドを備え得る。パッケージＩＣの例では、ＩＣチップのボンディングパッドはボンディングワイヤを介してパッケージ基板のボンディングフィンガーに接続される。ボンディングフィンガーは、ボールグリッドアレイ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ：ＢＧＡ）パッケージＩＣの場合におけるように、パッケージＩＣ表面の上に位置するボールに接続される。
集積回路技術が進むにつれて、一つのチップに収容する回路の数を増大し、チップ回路の動作速度を上げ、さらにチップサイズを小さくするという要求が生じている。回路の数の増大は動作速度の上昇とともに、より多くのボンディングパッドを一つのチップに設けることを推進することになり、この場合、チップサイズを縮小することによってこれらのボンディングパッドが利用できる空間が小さくなる。
更に、回路の数が増え、かつチップサイズが小さくなると、ＩＣチップを設計するプロセスが一層複雑になる。ＩＣチップ設計の効率を上げるために、ＩＣチップの回路は、回路の複数の標準化された設計ブロックを用いて設計することができる。例えば、ＩＣチップのＩ／ＯセルはＩ／Ｏセル標準化された設計ブロックから設計することができる。
ボンディングパッドレイアウトの効率を上げるとともに、標準化された設計ブロックをＩ／Ｏセル設計に利用することができるようにする効率的なチップデザインが必要とされている。
本発明の一態様では、集積回路（ＩＣ）チップは複数の入力／出力（Ｉ／Ｏ）セルを備える。複数のＩ／Ｏセルの各Ｉ／Ｏセルは、ＩＣチップの基板に位置する能動Ｉ／Ｏ回路及び基板の上に形成される複数の金属相互接続層を備える。複数の金属相互接続層は、第１電源導体、第２電源導体、及び信号導体を有する。各Ｉ／Ｏセルはまた、複数の金属相互接続層の上に形成される絶縁層、その絶縁層の上に形成されるとともに、信号導体に接続される第１パッド、及び絶縁層の上に形成される第２パッドを含む。第２パッドは、複数の金属相互接続層の最上部金属層の少なくとも２つの金属構造の直上に位置する。第２パッドは、少なくとも２つの金属構造の内の一つに対して、絶縁層の少なくとも一つの開口を通して選択的に接続される。
本発明の別の態様では、集積回路（ＩＣ）チップは一つの入力／出力（Ｉ／Ｏ）セルを含む。このＩ／Ｏセルは、ＩＣチップの基板に位置する能動Ｉ／Ｏ回路と、基板の上に形成される複数の金属相互接続層と、複数の金属相互接続層の上に形成される絶縁層とを備える。Ｉ／Ｏセルはまた、絶縁層の上に形成されるとともに、複数の金属相互接続層の第１金属構造に対して絶縁層の少なくとも一つの開口を通して接続される第１パッドと、絶縁層の上に形成される第２パッドとを備える。第２パッドは、複数の金属相互接続層の最上部金属層の少なくとも２つの金属構造の直上に位置する。第２パッドは、少なくとも２つの金属構造の内の一つに対して、当該少なくとも２つの金属構造の内の一つの直上の絶縁層の少なくとも一つの開口を通して選択的に接続される。
本発明の別の態様では、ＩＣチップを形成する方法において、半導体チップのＩ／Ｏセルの標準化された設計ブロックを提供する。Ｉ／Ｏセルは、金属相互接続層、金属相互接続層の上に形成される絶縁層、信号を伝送する第１パッド、及び電源電位を供給する第２パッドを備える。第２パッドは、金属相互接続層の少なくとも２つの金属構造の直上に形成される。絶縁層は複数の位置に位置する。少なくとも２つの金属構造の各金属構造は複数の位置の内の一つの位置に対応する。少なくとも２つの金属構造の第１金属構造は第１電源電位を供給する導体であり、少なくとも２つの金属構造の第２金属構造は第２電源電位を供給する導体である。本方法では、第２パッドを少なくとも２つの金属構造の内の一つの金属構造に、少なくとも２つの金属構造の内の当該一つの金属構造に対応する複数の位置の一つの位置の少なくとも一つの開口を通して選択的に接続するように、マスクをプログラム化する。本方法ではまた、前記マスクを使用して絶縁層をパターニングする。
本発明は、添付の図を参照することにより一層深く理解することができ、かつ本発明の多くの目的、特徴、及び利点がこの技術分野の当業者に明らかになる。
特に断らない限り、異なる図に使用する同じ参照符号は同じ部品を指す。
以下に示すのは本発明を実施するための一つのモードに関する詳細な記述である。記述は本発明の例示であり、本発明を制限するものとして捉えられるべきではない。
図１は、ＩＣチップ１０３を封止する前にパッケージ基板１０５に取り付けられるＩＣチップ１０３を含むパッケージＩＣ１０１の一実施形態の上面図である。図示した実施形態では、基板１０５はボールグリッドアレイ（ＢＧＡ）基板である。しかしながら、他のタイプのパッケージ基板を利用することができる。ＩＣチップ１０３の周縁部には、チップ１０３の回路（図１には示さず）をパッケージ基板１０５上に位置するボンディングフィンガー（例えば１２３）及び電源リング１１９，１２１に接続するボンディングパッド（例えば１１１，１１３，１１４，及び１１６）が設けられている。図１において、ボンディングパッド群は、一列に並んだ対に配置される。例えば、外側パッド１１４は、内側パッド１１１と一直線に並んで位置して、一列に並んだ対を形成する。外側パッド１１４は内側パッド１１１よりもＩＣチップ１０３のエッジに近接して位置する。各一列に並んだ対はＩ／Ｏセルの一部である。ボンディングパッド対の内側パッド（例えば参照符号１１１及び１１６）はＩ／Ｏ信号をチップ１０３に送信し、かつ／またはＩ／Ｏ信号をチップ１０３から送出するための信号パッドである。信号パッドはボンディングワイヤ（例えば１３５）によってボンディングフィンガー１２３に接続される。ボンディングフィンガー１２３は導電ビア１２５に接続され、これらの導電ビアはパッケージ基板１０５の反対側の面に位置するボール（図示せず）に接続される。ボール（図示せず）はパッケージＩＣの外部への電気的な接続を行う。Ｉ／Ｏセルは、入力信号及び／又は出力信号を処理する能動Ｉ／Ｏ回路（例えば図２の参照符号２１１）を備える。
外側ボンディングパッド（例えば１１３及び１１４）は、ＩＣチップ１０３をパッケージ基板１０５上に位置するグランドリング（ｇｒｏｕｎｄ ｒｉｎｇ）１１９またはＶＤＤ電源リング（ｐｏｗｅｒ ｒｉｎｇ）１２１のいずれかに接続する電源パッド（例えば電源またはグランド）である。更に完全な形で後述するように、ＩＣチップ１０３の電源パッド（ｐｏｗｅｒ ｐａｄ）はそれぞれ、チップ１０３の最終金属相互接続層（例えば図３の参照符号３１６）の複数の導電構造の上に直接位置し、かつこれらの導電構造の内の一つにパッシベーション層の複数の開口（例えばチップ１０３の参照符号３０３）によって選択的に接続される。
図１の実施形態では、グランドリング１１９及び電源リング１２１がパッケージ基板１０５のボンディングフィンガー（例えば参照符号１２３）の内側に位置するので、電源パッド（例えば参照符号１１３及び１１４）は一列に配列されたボンディングパッド対の外側のパッド位置に配置されてワイヤボンディングを容易にする。別の実施形態では、電源パッドを一列に配列されたボンディングパッド対の内側のパッド位置に配置し、信号パッドを同ボンディングパッド対の外側のパッド位置に配置してもよい。
グランドリング１１９及びＶＤＤ電源リング１２１は、基板１０５の反対側（外側）に位置するグランドボール（図示せず）及び電源ボール（図示せず）にそれぞれ接続される。パッド１１３はグランドリング１１９に接続され、パッド１１４は電源リング１２１に接続される。或る実施形態では、グランドリング１１９及び電源リング１２１はそれぞれセグメント化されて、外部信号ライン（図示せず）が基板１０５上のリングの間を通過できるようになっている。他の実施形態では、セグメント化されたリングの各セグメントを利用して異なる電位をチップ１０３に供給することができる。他の実施形態は３つ以上のリングを含むことができ、この場合、各リングは異なる電位をチップ１０３に供給するように構成される。或る実施形態では、外側パッドは、パッケージ基板１０５上に位置するボンディングフィンガーにボンディングすることができる。
図１の実施形態では、外側（電源）ボンディングパッドは、ＩＣチップ１０３周縁近傍において交互に電源パッド及びグランドパッドとして構成される。別の実施形態では、２つの隣接Ｉ／Ｏセルの外側ボンディングパッドがグランドパッドとして構成され、それに続く２つのＩ／Ｏセルの外側ボンディングパッドが電源パッドとして構成されてもよい。従って、このパターンは４つのＩ／Ｏセルから成るバンク毎に繰り返され得る。グランドパッド及び電源パッドの他の別の構成を他の実施形態に使用することができる。或る実施形態では、グランドパッド及び電源パッドから成るサブセットは基板上の導電構造にワイヤボンディングにより接続される。
図２はチップ１０３の部分上面図である。Ｉ／Ｏセル２０３は、図２に示す図に対してセル２０３の左右に位置する隣接したＩ／Ｏセル２０５とＩ／Ｏセル２０７との間のチップ１０３の周縁に位置する。一実施形態では、Ｉ／Ｏセル２０５，２０７はＩ／Ｏセル２０３と同じ標準化された設計ブロックにより構成される。Ｉ／Ｏセル２０３は、一列配列構成に配置されるボンディングパッド２０８及びボンディングパッド２０６を含む。ボンディングパッド２０８は、チップ１０３の電源バスまたはグランドバスのいずれかに接続される電源ボンディングパッドとして機能する。パッド２０６は信号パッドとして機能する。チップ１０３表面の下にあって最終金属相互接続層３１６に位置する（図３参照）のは、電源バス２１３，２１４，２１５である（破線で示す）。電源バス２１３，２１４，２１５は導体であり、これらの導体は、一実施形態では、チップ１０３周縁の複数の相互接続層の少なくとも一部の周りに延びて、電源電圧及びグランド電圧をチップ１０３の基板のＩ／Ｏセル及び能動コア回路に供給する（例えば図５の参照符号５２０を参照）。一実施形態では、標準化された設計ブロックは、バス２１３，２１４，２１５の内、Ｉ／Ｏセルに位置する部分に対応するバスセグメントを含む。或る実施形態では、これらのバスは、チップ１０３のより下層の金属相互接続層に位置してもよい。
図示した実施形態では、パッド２０８はバス２１３に対して、パッシベーション層（図３の参照符号３０３）の位置２２１において、その形状に一致するように充填された４つの開口により接続される。一実施形態では、開口は３×３ミクロンの大きさを有する。開口のサイズ及び数は異なる実施形態では変更することが可能である。例えば、他の実施形態では、パッドは最終金属相互接続層の或る構造に対して一つの開口（例えば１０×５０ミクロンの大きさの開口）によって接続することができる。ボンディングパッド２０６は、形状に沿って充填された４つの開口によって、同様に最終金属相互接続層に位置する信号導体２３１に、位置２３２において接続される。
セル２０３は、チップ１０３の基板の複数の相互接続層の下に位置する能動Ｉ／Ｏ回路２１１（一点鎖線により示す）を備える。能動Ｉ／Ｏ回路２１１は出力回路（例えば、関連プリドライバ回路を備えるプルダウン及びプルアップ出力ドライバ）、入力回路、静電気放電（ｅｌｅｃｔｒｏｃｔａｔｉｃ ｄｉｓｃｈａｒｇｅ：ＥＳＤ）保護回路、及び自己診断回路（全て図示せず）を備え得る。他の実施形態では、能動Ｉ／Ｏ回路は他のタイプの従来型Ｉ／Ｏ回路を有してもよい。能動Ｉ／Ｏ回路は信号パッド２０６に接続される。
一実施形態では、Ｉ／Ｏセル２０３は、図２に示すように、ボンディングパッド２０６、ボンディングパッド２０８、電源導体、グランド導体、及び信号導体、及び能動Ｉ／Ｏ回路２１１を丁度収容するのに必要な領域に対応する。図２に示す実施形態では、Ｉ／Ｏセル２０３，２０５，２０７は当接するが、重なり合うことはない。従って、本実施形態では、ボンディングパッド２０６，２０８はＩ／Ｏセル２０３の能動Ｉ／Ｏ回路２１１の上に重なっているが、これらのパッドは無関係な能動Ｉ／Ｏ回路（例えば、Ｉ／Ｏセル２０５，２０７の能動Ｉ／Ｏ回路またはチップ１０３の能動コア回路）の上には決して重なることはない。別の実施形態では、パッド２０６，２０８の一部が無関係な能動Ｉ／Ｏ回路の上に部分的に重なっていてもよい。更に、パッド２０６の一部が能動コア回路（例えばＩＣチップ１０３の）に重なることもできる。例えば、図５の実施形態を参照されたい。
図２の実施形態では、ボンディングパッド２０８はパッド２０６と一列に並んで一列配列ボンディングパッド対を形成する。別の実施形態では、パッド２０８はＩ／Ｏセル２０３内でパッド２０６に対して偏倚していてもよい。図２では、パッド２０６及びパッド２０８は同じサイズを有する。別の実施形態では、パッド２０６及びパッド２０８は異なるサイズであってもよい。
図３は図２の部分断面図である。パッド２０６，２０８はパッシベーション層３０３の上に位置するように示されている。一実施形態では、パッシベーション層３０３は窒化シリコンを含む絶縁層である。層３０３の下には、金属相互接続層３１２、金属相互接続層３１４、及び最終金属相互接続層３１６が位置する。これらの相互接続層は絶縁層３４５，３４３，３４１とパッシベーション層３０３との間に位置する。異なる実施形態では金属相互接続層の数を変更することができる。例えば、ＩＣチップの一実施形態は６つの金属相互接続層を含むことができる。電源バス２１５、グランドバス２１３、及び電源バス２１４は、最終金属相互接続層３１６に位置する。最終金属相互接続層３１６には導体２３３，２３１も位置する。各相互接続層の導電構造は、層間絶縁層（例えば参照符号３４３）を貫通して延びる導電ビア（例えば３２３）により接続することができる。或る実施形態では、絶縁層３０３は異なる材料から成る複数の層を含むことができる。金属相互接続層及び絶縁層は基板３０２の能動Ｉ／Ｏ回路２１１の上に位置する。
パッド２０６は、最終金属相互接続層３１６に位置する信号導体２３１及び電源バス２１４の直上に位置する。パッド２０６は信号導体２３１に、形状に沿って充填された複数の開口によって位置２３２において接続されるように示される。パッド２０８は、バス２１５、バス２１３、及び導体２３３の直上に位置し、これらの３つ全てが最終金属相互接続層３１６に位置する。導体２３３はバス２１４に、ビア３１３、導体３１５、ビア３１７、導体３２１、ビア３２３、導体３２５、及びビア３２７によって接続される。図３に示すように、パッド２０８はグランドバス２１３に対して、バス２１３の直上に位置するパッシベーション層３０３の（例えば位置２２１にある）複数の開口によって選択的に接続される。チップ１０３の他のＩ／ＯセルがＩ／Ｏセル２０３と同じ標準化された設計ブロックに基づいて設計されるので、電源パッド（例えば２０８）は、バス２１５に対して、パッシベーション層３０３の複数の開口（または、或る実施形態では単一の開口）によって、位置２２１ではなく、位置３４９（図３の破線で示す）において選択的に接続されるか、あるいはバス２１４に対してパッシベーション層３０３の複数の開口によって位置３４７において選択的に接続され得る。一実施形態では、絶縁層３０３は絶縁層マスク（図示せず）を使用してパターニングする。層３０３は、パッド２０８をバス２１３、バス２１５または導体２３３のいずれか一つに選択的に接続するために、マスクよってパターニングすることができる。
一実施形態では、パッド２０６，２０８は、アルミニウム層を層３０３の上にスパッタリングにより堆積させ、次にアルミニウム層を選択的にエッチングすることにより形成される。スパッタリングによりアルミニウムを堆積させることにより、アルミニウムでパッシベーション層３０３の複数の開口（例えば位置２２１及び２３２の）を該開口の形状に沿って充填する。一実施形態では、金属相互接続層３１２，３１４，３１６の導電構造（例えば２１３，３１５，及び３２１）は銅により形成される。或る実施形態では、薄い導電バリア層（例えばタンタルを含む）を、パッシベーション層３０３の複数の開口（例えば位置２２１の）のアルミニウムと最終金属相互接続層３１６の銅との間に位置させて、２つの異なる隣接金属（例えば、パッド２０８のアルミニウム及びバス２１３の銅）の間における拡散を防止するとともに、それらの接着性を高めることができる。他の実施形態では、金属相互接続層及び／又はボンディングパッドは、金、銅、またはアルミニウムのような他の材料により形成することができる。他の実施形態では、他のタイプの導電ビアを使用することができる。
絶縁層に複数の開口を選択的に配置することによって、最終金属相互接続層の多数の導電構造に選択的に接続され得るボンディングパッドを有するＩ／Ｏセル設計を提供することにより、多くの導電構造のいずれか一つに接続されるようにプログラム化することができる汎用Ｉ／Ｏセル設計を使用することができる。このような利点によって、Ｉ／Ｏセルの全て（または少なくともかなりの部分）を同一の標準化Ｉ／Ｏセル設計ブロックを使用して設計することができるのでＩＣチップ設計の複雑さを低減することができる。
更に、２つのパッドを備える構成のＩ／Ｏセルにおける複数の導電構造に選択的に接続可能なパッドを利用することにより、チップにおいて高い利用効率のチップ空間を実現することができるという利点が得られる。それにより、ＩＣチップ当たりのＩ／Ｏセルの数を多くすることができる。或る例では、第１のパッドは一つの信号に接続することができ、第２のパッドは、電源導体またはグランド導体のいずれかに選択的に接続することができる。これにより、電源パッドまたはグランドパッドのいずれか一つを組み込んで、Ｉ／Ｏセル群から成るバンクにおいて電源及びグランドを配置する際の自由度を最大化する、単一のＩ／Ｏパッドを備えるセルが可能になる。
他の実施形態では、最終金属相互接続層３１６の導電構造群の幾つかは信号ライン群に接続することができるので、パッド２０８を一つ以上の信号ラインの内の一つの信号ラインに選択的に接続することができる。他の実施形態では、パッドが直上に位置する構成の最終金属相互接続層の導電構造の数を変更することができる。一実施形態では、パッド２０８は多くの導電構造の直上に位置し、この場合、各導電構造はＩＣチップの異なる電源電位に接続される。このような実施形態では、パッド２０８はＩＣチップ１０３に供給されている複数の電源電位の内のいずれかの電位に接続され得る。このような実施形態の一の例では、パッド２０８は＋３．３Ｖバス、−３．３Ｖバス、＋１．８Ｖバス、またはグランドバスに選択的に接続され得る。
他の実施形態では、パッドの直下に位置する各導電構造は異なる信号を供給するように接続される。パッドは信号群の内のいずれか一つの信号に、少なくとも一つの開口をパッシベーション層に形成してパッドを選択的に信号導体に接続することにより選択的に接続することができる。例えば、パッドは２つの構造の上に位置させることができ、この場合、一方の構造が異なる信号から成る対の内の一方の信号を供給するように接続され、かつ他方の構造が異なる信号から成る対の内の他方の信号を供給するように接続される。
他の実施形態では、パッド２０６は複数の導電構造の直上に位置させることができ、この場合、パッド２０６は導電構造群の内の一つに、パッシベーション層３０３の少なくとも一つの開口によって選択的に接続することができる。一実施形態では、導電構造群は信号群を伝送するように構成される。他の実施形態では、導電構造群の内の少なくとも一つの導電構造は電源導体に接続される。
図４は、本発明による別のＩＣチップの部分断面図である。チップ４０１のボンディングパッド群は、最終金属相互接続層４１６に形成される部分及びアルミニウムキャップの双方を含む。例えば、Ｉ／Ｏセル４０２は、一実施形態では銅からなる最終金属相互接続層４１６に形成される部分４０７，４０９をそれぞれ有するパッド４０６，４０８を備える。また、ボンディングパッド４０６，４０８はそれぞれ、アルミニウムキャップ４１８，４１９を備える。これらのキャップは、層３１６に形成される各パッド（例えば４０７及び４０９）のうち、パッシベーション層４０３の開口によって露出される部分を被覆する。ワイヤボンディング歩留まり及び生産性を向上するために、アルミニウムキャップ（例えば４１８，４１９）が用いられる。或る実施形態では、パッド４０６，４０８は、バアルミニウムキャップのアルミニウムと層４１６の銅との間にリア層（図示せず）を備えてもよい。しかしながら、本発明による他のＩＣチップのボンディングパッドはこのようなキャップを備えなくてもよい。
Ｉ／Ｏセル４０２はパッド４０６，４０８の下に位置する能動Ｉ／Ｏ回路４１１を含む。能動Ｉ／Ｏ回路４１１の上には、第１金属相互接続層４１２、第２金属相互接続層４１４、及び最終金属相互接続層４１６が位置する。一実施形態では、金属相互接続層４１２，４１４，及び４１６は銅により形成される。別の実施形態では、金属相互接続層は主としてアルミニウムにより形成することができる。３つの金属相互接続層は、絶縁層４４５，４４３，４４１とパッシベーション層４０３との間に位置する。或る実施形態では、絶縁層４４５，４４３，４４１及びパッシベーション層４０３は異なる材料から成る複数の層を含むことができる。一実施形態では、パッシベーション層４０３は窒化シリコンを含む絶縁層である。
図４には３つの金属相互接続層を示しているが、異なる実施形態においては、金属相互接続層の数を変更することができる。図４の実施形態では、グランドバス４１３、電源バス４１５、及び信号導体４３３は、金属相互接続層４１４に位置する。金属相互接続層４１４には、信号導体４３２及び信号導体４３１も位置する。一つの相互接続層の金属導体は、別の相互接続層の金属導体に対して、絶縁層（例えば４４３）を貫通して延びる導電ビア（例えば４６１，４６３）によって接続することができる。
パッド４０６は、金属相互接続層４１４に位置する信号導体４３１及び信号導体４３２の直上に位置する。パッド４０６は、信号導体４３１に対して、位置４６７で絶縁層４４１の開口に位置する導電ビア４６５により選択的に接続されるものとして示されている。チップ４０１の他のＩ／ＯセルがＩ／Ｏセル４０２と同じ標準化された設計ブロックに基づいて設計されるので、パッド４０６を電源バス４３２に対して、絶縁層４４１の開口の導電ビアによって、位置４６７ではなく、位置４６８（破線で示す）において選択的に接続することもできる。
パッド４０８は、金属相互接続層４１４に位置する電源バス４１５部分、グランドバス４１３部分、及び信号導体４３３部分の直上に位置する。パッド４０８はグランドバス４１３に対して、絶縁層４４１の開口に位置する導電ビア４２１によって位置４２２において接続されるものとして示されている。チップ４０１の他のＩ／ＯセルがＩ／Ｏセル４０２と同じ標準化された設計ブロックに基づいて設計されるので、パッド４０８を電源バス４１５に対して、絶縁層４４１の開口の導電ビアによって、位置４２２ではなく、位置４４９（破線で示す）において選択的に接続することもできる。あるいは、パッド４０８を信号導体４３３に対して、絶縁層４４１の開口の導電ビアによって、位置４４７（破線で示す）において選択的に接続することもできる。従って、ボンディングパッド４０８は、グランドバス４１３、電源バス４１５、または信号導体４３３のいずれかに選択的に接続することができる。よって、標準化Ｉ／Ｏセルの外側（電源）ボンディングパッド４０８は、電圧電位、グランド電位、または信号経路をチップ４０１に供給する機能を有するように構成することができる。
ボンディングパッド４０８は、金属相互接続層４１６，４１４，４１２の他の導電構造に接続することができる。例えば、第１金属相互接続層４１２の導体４５０は、導電ビア４２１、バス４１３、及び導電ビア４３０を通してパッド４０８に接続されるものとして示されている。或る実施形態では、ＩＣチップの電源バス及びグランドバスは他の金属相互接続層（例えば４１２）に位置させることができる。
図４に示す実施形態では、導電ビア４２１は、パッド部４０８の内、パッシベーション層４０３の開口によって露出される部分の直下に位置するものとして示されている。別の実施形態では、これらのビアは、パッド部４０８の内、パッシベーション層４０３の開口によって露出されない部分の直下に配置することができる。
図４に示す実施形態では、外側（電源）ボンディングパッド４０８は、グランドバス４１３、電源バス４１５、または信号導体４３３に対して、導電ビアを絶縁層４４１の位置４２２，４４９，４４７のそれぞれに配置することにより選択的に接続することができる。これらの位置の各々は同じ絶縁層４４１に含まれるので、ＩＣチップ４０１の設計及びレイアウトにおいては、層４４１をパターニングするために使用するマスクは、外側ボンディングパッド４０８をバス４１３、バス４１５、または導体４３３の内の一つに選択的に接続するように、プログラム化される。従って、パッド４０８は、電源導体または信号導体に、このパッド下の導電ビアの位置に依存する形で接続されるように、プログラム化されてもよい。
図５は、本発明によるＩＣチップの部分上面図及び別の実施形態である。ＩＣチップ５００はＩＣチップ５００の周縁部に位置するＩ／Ｏセル５０１を含む。Ｉ／Ｏセル５０１は外側ボンディングパッド５０３及び内側ボンディングパッド５０５を備える。ボンディングパッド５０３及びボンディングパッド５０５はそれぞれ、ワイヤをパッドにボンディングするためのワイヤボンディング領域（それぞれ参照符号５１３，５０９）を含む。ボンディングパッド５０３及びボンディングパッド５０５はそれぞれ、試験を行なうためのプローブを受容するプローブ領域（それぞれ５１１及び５０７）を有する。パッド５０３，５０５は、ＩＣチップ５００の基板に位置する能動Ｉ／Ｏ回路５０６の上に配置されている。パッド５０５はＩＣチップ５００の基板に位置するコア回路５２０の上にも延びる。
他の実施形態では、金属相互接続層の複数の導電構造の直上に位置するとともに、これらの導電構造のいずれかに選択的に接続することができるパッドを、単一のパッドを有する構成のＩ／Ｏセルまたは２つよりも多くのパッドを備えるＩ／Ｏセルに用いることができる。他の実施形態では、このようなパッドは、複数のパッドをジグザグに配置する構成のＩＣチップに使用することができる。
他の実施形態ではまた、パッド直下に位置する相互接続層の複数の導電構造のいずれか一つに選択的に接続することができるパッドは、例えばフリップチップＩＣのチップを含む他のタイプの構成を有する他のタイプのＩＣチップ上において実施され得る。フリップチップ構成とすることにより、パッドを有する表面が下方を向くようにＩＣチップが配置され、かつ相互接続層がパッケージＩＣにおいて上述の位置に配置される場合であっても、ＩＣチップのパッドは、パッケージＩＣにおいてＩＣチップの相互接続層の上に位置するものと考えられる。
本発明の一態様では、集積回路（ＩＣ）チップは複数の入力／出力（Ｉ／Ｏ）セルを備える。複数のＩ／Ｏセルの各Ｉ／Ｏセルは、ＩＣチップの基板に位置する能動Ｉ／Ｏ回路及び基板の上に形成される複数の金属相互接続層を備える。複数の金属相互接続層は、第１電源導体、第２電源導体、及び信号導体を有する。各Ｉ／Ｏセルはまた、複数の金属相互接続層の上に形成される絶縁層、その絶縁層の上に形成されるとともに、信号導体に接続される第１パッド、及び絶縁層の上に形成される第２パッドを含む。第２パッドは、複数の金属相互接続層の最上部金属層の少なくとも２つの金属構造の直上に位置する。第２パッドは、少なくとも２つの金属構造の内の一つに対して、絶縁層の少なくとも一つの開口を通して選択的に接続される。
本発明の別の態様では、集積回路（ＩＣ）チップは一つの入力／出力（Ｉ／Ｏ）セルを含む。このＩ／Ｏセルは、ＩＣチップの基板に位置する能動Ｉ／Ｏ回路と、基板の上に形成される複数の金属相互接続層と、複数の金属相互接続層の上に形成される絶縁層とを備える。Ｉ／Ｏセルはまた、絶縁層の上に形成されるとともに、複数の金属相互接続層の第１金属構造に対して絶縁層の少なくとも一つの開口を通して接続される第１パッドと、絶縁層の上に形成される第２パッドとを備える。第２パッドは、複数の金属相互接続層の最上部金属層の少なくとも２つの金属構造の直上に位置する。第２パッドは、少なくとも２つの金属構造の内の一つに対して、当該少なくとも２つの金属構造の内の一つの直上の絶縁層の少なくとも一つの開口を通して選択的に接続される。
本発明の別の態様では、ＩＣチップを形成する方法において、半導体チップのＩ／Ｏセルの標準化された設計ブロックを提供する。Ｉ／Ｏセルは、金属相互接続層、金属相互接続層の上に形成される絶縁層、信号を伝送する第１パッド、及び電源電位を供給する第２パッドを備える。第２パッドは、金属相互接続層の少なくとも２つの金属構造の直上に形成される。絶縁層は複数の位置に位置する。少なくとも２つの金属構造の各金属構造は複数の位置の内の一つの位置に対応する。少なくとも２つの金属構造の第１金属構造は第１電源電位を供給する導体であり、少なくとも２つの金属構造の第２金属構造は第２電源電位を供給する導体である。本方法では、第２パッドを少なくとも２つの金属構造の内の一つの金属構造に、少なくとも２つの金属構造の内の当該一つの金属構造に対応する複数の位置の一つの位置の少なくとも一つの開口を通して選択的に接続するように、マスクをプログラム化する。本方法ではまた、前記マスクを使用して絶縁層をパターニングする。
本発明の特定の実施形態について示し、記載してきたが、この技術分野の当業者であれば、本明細書により得られる示唆に基づいて、更なる変更及び変形を、本発明及びその広範囲の態様から逸脱しない範囲において加えることができ、従って添付の請求項がこれらの請求項の技術範囲にこのような変更及び変形の全てを、このような変更及び変形の全てが本発明の真の技術思想及び技術範囲に含まれるのと同様に包含するものであることが理解できるであろう。
本発明によるパッケージ基板に取り付けられるＩＣチップの一実施形態を示す上面図。 本発明によるＩＣチップの一実施形態を示す部分上面図。 本発明による図２のＩＣチップの部分断面図。 本発明による別のＩＣチップの部分断面図。 本発明によるＩＣチップの別の実施形態の部分上面図。

Claims (5)

  1. 複数の入力／出力（Ｉ／Ｏ）セルを含む集積回路（ＩＣ）チップであって、その複数のＩ／Ｏセルの各Ｉ／Ｏセルは、
    ＩＣチップの基板に位置する能動Ｉ／Ｏ回路と、
    前記基板の上に形成されるとともに、第１電源導体、第２電源導体、及び信号導体を備える複数の金属相互接続層と、
    前記複数の金属相互接続層の上に形成される絶縁層と、
    前記絶縁層の上に形成されるとともに、前記信号導体に接続される第１パッドと、
    前記絶縁層の上に形成されるとともに、複数の金属相互接続層の内の最上部に位置する金属層の少なくとも２つの金属構造の直上に位置する第２パッドとを備え、該第２パッドは、前記絶縁層の少なくとも一つの開口を通して、少なくとも２つの金属構造の内の一つの金属構造に選択的に接続される、ＩＣチップ。
  2. 前記少なくとも２つの金属構造のうちの第１の金属構造は前記第１電源導体に結合され、前記第１電源導体は第１の電源電位を供給するように構成され、前記少なくとも２つの金属構造のうちの第２の金属構造は前記第２電源導体に結合され、前記第２電源導体は第２の電源電位を供給するように構成される、請求項１に記載のＩＣチップ。
  3. 前記絶縁層は、絶縁層マスクを用いてパターニングされ、前記少なくとも２つの金属構造の内の一つの金属構造の直上の所定位置における前記絶縁層の少なくとも一つの開口を通して、前記第２パッドを前記少なくとも２つの金属構造の内の一つの金属構造に選択的に結合させるようにマスクをプログラム化する、請求項１に記載のＩＣチップ。
  4. 入力／出力（Ｉ／Ｏ）セルを含む集積回路（ＩＣ）チップであって、Ｉ／Ｏセルは、
    ＩＣチップの基板に位置する能動Ｉ／Ｏ回路と、
    前記基板の上に形成される複数の金属相互接続層と、
    前記複数の金属相互接続層の上に形成される絶縁層と、
    前記絶縁層の上に形成されるとともに、該絶縁層の少なくとも一つの開口を通して前記複数の金属相互接続層の内の第１金属構造に接続される第１パッドと、
    前記絶縁層の上に形成されるとともに、複数の金属相互接続層の内の最上部に位置する金属層の少なくとも２つの金属構造の直上に位置する第２パッドとを備え、第２パッドは、少なくとも２つの前記金属構造の内の一つの金属構造に対して、当該少なくとも２つの金属構造の内の一つの金属構造の直上に位置する前記絶縁層の少なくとも一つの開口を通して、選択的に接続される、ＩＣチップ。
  5. 半導体チップのＩ／Ｏセルの標準化された設計ブロックを設ける工程であって、前記Ｉ／Ｏセルは、金属相互接続層と、金属相互接続層の上に形成される絶縁層と、前記絶縁層の上に形成されるとともに、信号を伝送する第１パッドと、前記絶縁層の上に形成されるとともに、電源電位を供給する第２パッドとを備え、前記第２パッドは金属相互接続層の少なくとも２つの金属構造の直上に形成されており、前記絶縁層は複数の位置を有し、少なくとも２つの金属構造の各金属構造は複数の位置の内の一つの位置に対応し、少なくとも２つの金属構造の内の第１金属構造は第１電源電位を供給する導体であり、少なくとも２つの金属構造の内の第２金属構造は第２電源電位を供給する導体である、工程と、
    第２パッドを、少なくとも２つの金属構造の一つの金属構造に対して、当該少なくとも２つの金属構造の内の一つの金属構造に対応する複数の位置の内の一つの位置にある少なくとも一つの開口を通して選択的に接続するように、マスクをプログラム化する工程と、
    前記マスクを使用して前記絶縁層をパターニングする工程とを備える、ＩＣチップの形成方法。
JP2006509808A 2003-04-09 2004-04-08 集積回路チップのｉ／ｏセル Expired - Fee Related JP4647594B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/409,766 US6717270B1 (en) 2003-04-09 2003-04-09 Integrated circuit die I/O cells
PCT/US2004/010813 WO2004093188A1 (en) 2003-04-09 2004-04-08 Integrated circuit die i/o cells

Publications (3)

Publication Number Publication Date
JP2006523036A JP2006523036A (ja) 2006-10-05
JP2006523036A5 JP2006523036A5 (ja) 2007-06-07
JP4647594B2 true JP4647594B2 (ja) 2011-03-09

Family

ID=32030641

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006509808A Expired - Fee Related JP4647594B2 (ja) 2003-04-09 2004-04-08 集積回路チップのｉ／ｏセル

Country Status (6)

Country Link
US (1) US6717270B1 (ja)
JP (1) JP4647594B2 (ja)
KR (1) KR101054665B1 (ja)
CN (1) CN100435326C (ja)
TW (1) TWI337773B (ja)
WO (1) WO2004093188A1 (ja)

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4170103B2 (ja) * 2003-01-30 2008-10-22 Ｎｅｃエレクトロニクス株式会社 半導体装置、および半導体装置の製造方法
TWI220565B (en) * 2003-02-26 2004-08-21 Realtek Semiconductor Corp Structure of IC bond pad and its formation method
JP4357862B2 (ja) * 2003-04-09 2009-11-04 シャープ株式会社 半導体装置
US7566964B2 (en) * 2003-04-10 2009-07-28 Agere Systems Inc. Aluminum pad power bus and signal routing for integrated circuit devices utilizing copper technology interconnect structures
JPWO2004093191A1 (ja) * 2003-04-11 2006-07-06 富士通株式会社 半導体装置
WO2004093184A1 (ja) 2003-04-15 2004-10-28 Fujitsu Limited 半導体装置及びその製造方法
US20050082677A1 (en) * 2003-10-15 2005-04-21 Su-Chen Fan Interconnect structure for integrated circuits
JP4242336B2 (ja) * 2004-02-05 2009-03-25 パナソニック株式会社 半導体装置
US6900541B1 (en) * 2004-02-10 2005-05-31 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
US7208837B2 (en) * 2004-02-10 2007-04-24 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
US7071561B2 (en) * 2004-06-08 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture thereof with two or more bond pad connections for each input/output cell
US20060022353A1 (en) * 2004-07-30 2006-02-02 Ajuria Sergio A Probe pad arrangement for an integrated circuit and method of forming
US20060060845A1 (en) * 2004-09-20 2006-03-23 Narahari Ramanuja Bond pad redistribution layer for thru semiconductor vias and probe touchdown
CN100362657C (zh) * 2004-12-22 2008-01-16 中芯国际集成电路制造(上海)有限公司 半导体集成电路的内连焊盘
JP2006229186A (ja) * 2005-01-18 2006-08-31 Matsushita Electric Ind Co Ltd 半導体集積回路およびその製造方法
DE102006008454B4 (de) * 2005-02-21 2011-12-22 Samsung Electronics Co., Ltd. Kontaktstellenstruktur, Kontaktstellen-Layoutstruktur, Halbleiterbauelement und Kontaktstellen-Layoutverfahren
JP4449824B2 (ja) * 2005-06-01 2010-04-14 カシオ計算機株式会社 半導体装置およびその実装構造
KR100610025B1 (ko) * 2005-07-12 2006-08-08 삼성전자주식회사 멀티 패드 레이아웃구조 및 그를 구비하는 반도체 장치
US7531903B2 (en) * 2005-09-02 2009-05-12 United Microelectronics Corp. Interconnection structure used in a pad region of a semiconductor substrate
JP4671814B2 (ja) 2005-09-02 2011-04-20 パナソニック株式会社 半導体装置
US8319343B2 (en) * 2005-09-21 2012-11-27 Agere Systems Llc Routing under bond pad for the replacement of an interconnect layer
US7952206B2 (en) * 2005-09-27 2011-05-31 Agere Systems Inc. Solder bump structure for flip chip semiconductor devices and method of manufacture therefore
US7741716B1 (en) * 2005-11-08 2010-06-22 Altera Corporation Integrated circuit bond pad structures
US8552560B2 (en) * 2005-11-18 2013-10-08 Lsi Corporation Alternate pad structures/passivation inegration schemes to reduce or eliminate IMC cracking in post wire bonded dies during Cu/Low-K BEOL processing
JP4995455B2 (ja) 2005-11-30 2012-08-08 ルネサスエレクトロニクス株式会社 半導体装置
US20070194451A1 (en) * 2006-02-22 2007-08-23 Chih-Hung Wu Apparatus for integrated input/output circuit and verification method thereof
KR100834828B1 (ko) * 2006-03-17 2008-06-04 삼성전자주식회사 정전방전 특성을 강화한 반도체 장치
US7808117B2 (en) * 2006-05-16 2010-10-05 Freescale Semiconductor, Inc. Integrated circuit having pads and input/output (I/O) cells
WO2007136932A2 (en) * 2006-05-16 2007-11-29 Freescale Semiconductor Inc. Integrated circuit having pads and input/output (i/o) cells
JP5208936B2 (ja) * 2006-08-01 2013-06-12 フリースケール セミコンダクター インコーポレイテッド チップ製造および設計における改良のための方法および装置
US7589945B2 (en) * 2006-08-31 2009-09-15 Freescale Semiconductor, Inc. Distributed electrostatic discharge protection circuit with varying clamp size
US7749885B2 (en) 2006-12-15 2010-07-06 Micron Technology, Inc. Semiconductor processing methods, methods of forming contact pads, and methods of forming electrical connections between metal-containing layers
JP2008198916A (ja) * 2007-02-15 2008-08-28 Spansion Llc 半導体装置及びその製造方法
US7847404B1 (en) * 2007-03-29 2010-12-07 Integrated Device Technology, Inc. Circuit board assembly and packaged integrated circuit device with power and ground channels
US20090051050A1 (en) * 2007-08-24 2009-02-26 Actel Corporation corner i/o pad density
US7777998B2 (en) 2007-09-10 2010-08-17 Freescale Semiconductor, Inc. Electrostatic discharge circuit and method therefor
US7888257B2 (en) * 2007-10-10 2011-02-15 Agere Systems Inc. Integrated circuit package including wire bonds
EP2195837A1 (en) * 2007-10-31 2010-06-16 Agere Systems Inc. Bond pad support structure for semiconductor device
JP4585564B2 (ja) * 2007-12-13 2010-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US7821038B2 (en) 2008-03-21 2010-10-26 Mediatek Inc. Power and ground routing of integrated circuit devices with improved IR drop and chip performance
US9379059B2 (en) 2008-03-21 2016-06-28 Mediatek Inc. Power and ground routing of integrated circuit devices with improved IR drop and chip performance
US8816486B2 (en) * 2008-05-12 2014-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure for 3D integrated circuit
US20090294977A1 (en) * 2008-06-02 2009-12-03 Che-Yuan Jao Semiconductor die and bond pad arrangement method thereof
US7932744B1 (en) 2008-06-19 2011-04-26 Actel Corporation Staggered I/O groups for integrated circuits
JP5467736B2 (ja) * 2008-06-23 2014-04-09 ルネサスエレクトロニクス株式会社 半導体集積回路
US20100148218A1 (en) * 2008-12-10 2010-06-17 Panasonic Corporation Semiconductor integrated circuit device and method for designing the same
WO2011033599A1 (ja) * 2009-09-21 2011-03-24 株式会社 東芝 半導体装置
CN101697344B (zh) * 2009-10-28 2012-10-31 上海宏力半导体制造有限公司 一种降低芯片电源焊盘键合引线上电流的方法
CN102136462B (zh) * 2010-01-27 2013-10-30 晨星软件研发(深圳)有限公司 通用输出入单元及相关装置与方法
US20110186899A1 (en) * 2010-02-03 2011-08-04 Polymer Vision Limited Semiconductor device with a variable integrated circuit chip bump pitch
US8549447B2 (en) * 2010-04-24 2013-10-01 Robert Eisenstadt Integrated circuits with multiple I/O regions
JP5485132B2 (ja) * 2010-12-28 2014-05-07 パナソニック株式会社 半導体装置
US8982574B2 (en) * 2010-12-29 2015-03-17 Stmicroelectronics S.R.L. Contact and contactless differential I/O pads for chip-to-chip communication and wireless probing
US8549257B2 (en) * 2011-01-10 2013-10-01 Arm Limited Area efficient arrangement of interface devices within an integrated circuit
US20120241972A1 (en) * 2011-03-24 2012-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Layout scheme for an input output cell
US8896124B2 (en) 2011-04-04 2014-11-25 Nxp B.V. Via network structures and method therefor
JP2013206905A (ja) * 2012-03-27 2013-10-07 Renesas Electronics Corp 半導体装置およびその製造方法
US20130320522A1 (en) * 2012-05-30 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Re-distribution Layer Via Structure and Method of Making Same
JP5968713B2 (ja) 2012-07-30 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
KR20150101762A (ko) * 2014-02-27 2015-09-04 에스케이하이닉스 주식회사 반도체 장치
WO2016063458A1 (ja) * 2014-10-24 2016-04-28 株式会社ソシオネクスト 半導体集積回路装置
JP2016139711A (ja) * 2015-01-28 2016-08-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9922947B2 (en) * 2016-04-28 2018-03-20 Stmicroelectronics S.R.L. Bonding pad structure over active circuitry
US10410934B2 (en) * 2017-12-07 2019-09-10 Micron Technology, Inc. Apparatuses having an interconnect extending from an upper conductive structure, through a hole in another conductive structure, and to an underlying structure
JP2019169525A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体記憶装置
US20200006122A1 (en) * 2018-06-27 2020-01-02 Qualcomm Incorporated Integrated circuits (ics) made using extreme ultraviolet (euv) patterning and methods for fabricating such ics

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03148132A (ja) * 1989-11-04 1991-06-24 Ricoh Co Ltd スタンダードセル方式の半導体集積回路装置
JPH0485942A (ja) * 1990-07-30 1992-03-18 Nec Corp 半導体集積回路
JPH11150204A (ja) * 1997-11-14 1999-06-02 Nec Corp 半導体ｌｓｉ
JP2000252363A (ja) * 1999-03-01 2000-09-14 Kawasaki Steel Corp 半導体集積回路
JP2003289104A (ja) * 2002-03-28 2003-10-10 Ricoh Co Ltd 半導体装置の保護回路及び半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2584259A1 (fr) * 1985-06-26 1987-01-02 Gen Ceramics Inc Procede de fabrication d'un substrat ceramique multicouche comportant un circuit et le substrat ainsi obtenu
WO1995028005A2 (en) 1994-04-07 1995-10-19 Vlsi Technology, Inc. Staggered pad array
US5514892A (en) 1994-09-30 1996-05-07 Motorola, Inc. Electrostatic discharge protection device
JP3493118B2 (ja) 1997-07-25 2004-02-03 沖電気工業株式会社 半導体素子及び半導体装置
JP3022819B2 (ja) 1997-08-27 2000-03-21 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
EP0923126A1 (en) * 1997-12-05 1999-06-16 STMicroelectronics S.r.l. Integrated electronic device comprising a mechanical stress protection structure
US6124198A (en) * 1998-04-22 2000-09-26 Cvc, Inc. Ultra high-speed chip interconnect using free-space dielectrics
US6242814B1 (en) 1998-07-31 2001-06-05 Lsi Logic Corporation Universal I/O pad structure for in-line or staggered wire bonding or arrayed flip-chip assembly
US6174803B1 (en) * 1998-09-16 2001-01-16 Vsli Technology Integrated circuit device interconnection techniques
JP4037561B2 (ja) * 1999-06-28 2008-01-23 株式会社東芝 半導体装置の製造方法
US6329278B1 (en) 2000-01-03 2001-12-11 Lsi Logic Corporation Multiple row wire bonding with ball bonds of outer bond pads bonded on the leads
US6291898B1 (en) 2000-03-27 2001-09-18 Advanced Semiconductor Engineering, Inc. Ball grid array package
US6476506B1 (en) 2001-09-28 2002-11-05 Motorola, Inc. Packaged semiconductor with multiple rows of bond pads and method therefor
KR100476900B1 (ko) * 2002-05-22 2005-03-18 삼성전자주식회사 테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03148132A (ja) * 1989-11-04 1991-06-24 Ricoh Co Ltd スタンダードセル方式の半導体集積回路装置
JPH0485942A (ja) * 1990-07-30 1992-03-18 Nec Corp 半導体集積回路
JPH11150204A (ja) * 1997-11-14 1999-06-02 Nec Corp 半導体ｌｓｉ
JP2000252363A (ja) * 1999-03-01 2000-09-14 Kawasaki Steel Corp 半導体集積回路
JP2003289104A (ja) * 2002-03-28 2003-10-10 Ricoh Co Ltd 半導体装置の保護回路及び半導体装置

Also Published As

Publication number Publication date
CN1771598A (zh) 2006-05-10
TWI337773B (en) 2011-02-21
JP2006523036A (ja) 2006-10-05
TW200501380A (en) 2005-01-01
CN100435326C (zh) 2008-11-19
KR101054665B1 (ko) 2011-08-08
US6717270B1 (en) 2004-04-06
KR20060004930A (ko) 2006-01-16
WO2004093188A1 (en) 2004-10-28

Similar Documents

Publication Publication Date Title
JP4647594B2 (ja) 集積回路チップのｉ／ｏセル
US8643178B2 (en) Semiconductor chips having redistributed power/ground lines directly connected to power/ground lines of internal circuits and methods of fabricating the same
US7323788B2 (en) Semiconductor device and manufacturing method of them
JP5342154B2 (ja) 半導体装置の製造方法
JP5607994B2 (ja) 半導体集積回路装置およびその製造方法
US20060292713A1 (en) Semiconductor integrated circuit device
JP3599108B2 (ja) アレー型ボンディングパッドを備える半導体チップの内部回路構造及びその製造方法
KR20040088584A (ko) 와이어 본드 패드를 가진 반도체 소자 및 그 제조 방법
JP2004063761A (ja) 半導体装置
KR19990006558A (ko) 반도체집적회로장치
US8115321B2 (en) Separate probe and bond regions of an integrated circuit
JPH09283632A (ja) 半導体集積回路装置
JP2005150248A (ja) 半導体集積回路装置
JP5467736B2 (ja) 半導体集積回路
KR100826989B1 (ko) 반도체 패키지 및 그의 제조방법
US6646342B2 (en) Semiconductor chip and multi-chip module
US7501710B2 (en) Semiconductor integrated circuit and method of manufacturing the same
JP3531863B2 (ja) ウェーハ・レベルの集積回路の構造およびそれを製造するための方法
CN110223969B (zh) 具静电放电防护功能的半导体装置及静电放电的测试方法
JP2009004528A (ja) 半導体装置
JP2752262B2 (ja) １チップｌｓｉの製造方法
US8669593B2 (en) Semiconductor integrated circuit
JPH03209852A (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070404

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070404

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081003

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100803

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100929

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101116

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101208

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4647594

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees