JPH0485942A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0485942A JPH0485942A JP20207190A JP20207190A JPH0485942A JP H0485942 A JPH0485942 A JP H0485942A JP 20207190 A JP20207190 A JP 20207190A JP 20207190 A JP20207190 A JP 20207190A JP H0485942 A JPH0485942 A JP H0485942A
- Authority
- JP
- Japan
- Prior art keywords
- bonding pad
- power supply
- line
- wiring
- supply wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000872 buffer Substances 0.000 abstract description 38
- 238000000034 method Methods 0.000 abstract description 2
- 238000003491 array Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明は、多層配線を有する半導体集積回路に利用され
、特に、ボンディングパッド領域の有効利用を図った半
導体集積回路に関する。
、特に、ボンディングパッド領域の有効利用を図った半
導体集積回路に関する。
本発明は、２層以上の配線層を有し、最上層の配線層で
形成されチップ周辺に配置された複数のボンディングパ
ッドを備えた半導体集積回路において、 最上層より一つ下の配線層で形成されボンディングパッ
ドの下に配置され、展開用のボンディングパッドに接続
された電源用配線を設けることにより、 チップ面積を増大することなく電源用配線の強化を図っ
たものである。
形成されチップ周辺に配置された複数のボンディングパ
ッドを備えた半導体集積回路において、 最上層より一つ下の配線層で形成されボンディングパッ
ドの下に配置され、展開用のボンディングパッドに接続
された電源用配線を設けることにより、 チップ面積を増大することなく電源用配線の強化を図っ
たものである。
従来の半導体集積回路の中で、特にゲートアレイと呼ば
れるものは、チップの４辺にそって、ボンディングパッ
ドが規則正しく配列され、その内側には、各々のボンデ
ィングパッドに対応したバッファが４辺にそって規則正
しく配列されたバッファ領域が存在する。そして、この
４辺のバッファ領域に囲まれた内側には、ファンクンヨ
ンブロックを配置するための内部セルが規則正しく配列
された、内部セル領域が存在する。
れるものは、チップの４辺にそって、ボンディングパッ
ドが規則正しく配列され、その内側には、各々のボンデ
ィングパッドに対応したバッファが４辺にそって規則正
しく配列されたバッファ領域が存在する。そして、この
４辺のバッファ領域に囲まれた内側には、ファンクンヨ
ンブロックを配置するための内部セルが規則正しく配列
された、内部セル領域が存在する。
通常、バッファは、入力バッファ、出力バッファおよび
Ｉ１０バッファ等が存在し、これらは顧客より提示され
た回路に合わせてバッファ領域に自動的に選択、配置さ
れ、また各種ファンクションブロックも、その回路に合
わせて内部セル領域に、自動的に選択、配置および配線
が行われる。
Ｉ１０バッファ等が存在し、これらは顧客より提示され
た回路に合わせてバッファ領域に自動的に選択、配置さ
れ、また各種ファンクションブロックも、その回路に合
わせて内部セル領域に、自動的に選択、配置および配線
が行われる。
ところで、２層の配線層をもつゲートアレイでは、バッ
ファやファンクションブロックに供給される電源（以下
、ＶＤＤという。）や、接地電位（以下、ＧＮＤという
。）は、複数個のボンディングパッドに供給され、バッ
ファ領域に第２層目の配線層で形成された、ＶＤＤライ
ンおよびＧＮＤラインに、接続され、各々のバッファに
供給される。そして、内部セル領域へはこのＶＤＤライ
ンおよびＧＮＤラインから供給され、最終的にファンク
ションフロックに供給される。
ファやファンクションブロックに供給される電源（以下
、ＶＤＤという。）や、接地電位（以下、ＧＮＤという
。）は、複数個のボンディングパッドに供給され、バッ
ファ領域に第２層目の配線層で形成された、ＶＤＤライ
ンおよびＧＮＤラインに、接続され、各々のバッファに
供給される。そして、内部セル領域へはこのＶＤＤライ
ンおよびＧＮＤラインから供給され、最終的にファンク
ションフロックに供給される。
〔発明が解決しようとする課題〕
この従来のゲートアレイでは、バッファ領域上にＶＤＤ
およびＧＮＤラインが形成されているため、その幅はバ
ッファ領域の幅に限定さてしまう。
およびＧＮＤラインが形成されているため、その幅はバ
ッファ領域の幅に限定さてしまう。
一方、最近のゲートアレイは、ハイスピードによるハイ
パワー化および多ピン化が進んでおり、前記ＶＤＤライ
ンおよびＧＮＤライン幅の限定は、次のような問題をお
こしている。
パワー化および多ピン化が進んでおり、前記ＶＤＤライ
ンおよびＧＮＤライン幅の限定は、次のような問題をお
こしている。
まず第一に、ハイパワー化により、ＶＤＤラインおよび
ＧＮＤラインの電力供給不足が上げられる。その結果は
、ハイパワーに見合っただけのＶＤＤラインおよびＧＮ
Ｄライン幅が得られず、エレクトロマイグレーション等
の問題を引き起こす欠点を生ずる。
ＧＮＤラインの電力供給不足が上げられる。その結果は
、ハイパワーに見合っただけのＶＤＤラインおよびＧＮ
Ｄライン幅が得られず、エレクトロマイグレーション等
の問題を引き起こす欠点を生ずる。
第二は、多ピン化の進行に伴い、同時に、Ｈ→Ｌ、Ｌ−
＋Ｈへ同時動作する出力およびＩ／○バッファの数が格
段に増加する。その結果、ＶＤＤラインおよびＧＮＤラ
インのインピーダンスによりＶＤＤラインおよびＧＮＤ
ラインにノイズが発生してしまう欠点を生ずる。
＋Ｈへ同時動作する出力およびＩ／○バッファの数が格
段に増加する。その結果、ＶＤＤラインおよびＧＮＤラ
インのインピーダンスによりＶＤＤラインおよびＧＮＤ
ラインにノイズが発生してしまう欠点を生ずる。
しかし、ＶＤＤラインおよびＧＮＤラインの幅を広げる
ことはチップ面積の増大を招いてしまい、このような対
応策をとることは困難である。
ことはチップ面積の増大を招いてしまい、このような対
応策をとることは困難である。
本発明の目的は、前記の欠点を除去することにより、チ
ップ面積の増大を招くことなく、ＶＤＤラインおよびＧ
ＮＤラインの幅を拡大できる半導体集積回路を提供する
ことにある。
ップ面積の増大を招くことなく、ＶＤＤラインおよびＧ
ＮＤラインの幅を拡大できる半導体集積回路を提供する
ことにある。
本発明は、２層以上の配線層を有し、最上層の配線層で
形成されチップ周辺に配置された複数のボンディングパ
ッドを備えた半導体集積回路において、最上層より一つ
の下の配線層で形成され前記ボンディング用パッドの下
に配置され、電源用の前記ボンディングパッドに接続さ
れた少なくとも一つの電源用配線を備えたことを特徴と
する。
形成されチップ周辺に配置された複数のボンディングパ
ッドを備えた半導体集積回路において、最上層より一つ
の下の配線層で形成され前記ボンディング用パッドの下
に配置され、電源用の前記ボンディングパッドに接続さ
れた少なくとも一つの電源用配線を備えたことを特徴と
する。
また、本発明は、前記ボンディングパッドの下に設けら
れた電源用配線に接続された未使用の前記ボンディング
パッドを含むことができる。
れた電源用配線に接続された未使用の前記ボンディング
パッドを含むことができる。
ボンディングパッド領域に設けられた電源用配線は、電
源用ボンディングパッドを介して通常の電源用配線と接
続され、実効的に電源用配線の幅を増大し電源用配線を
強化する。
源用ボンディングパッドを介して通常の電源用配線と接
続され、実効的に電源用配線の幅を増大し電源用配線を
強化する。
従って、チップ面積を増すことなく電源用配線の強化を
図ることが可能となる。
図ることが可能となる。
さらに、この新しく設けた電源用配線に未使用のボンデ
ィングパッドを接続すると、前記未使用のボンディング
パッドを、ウェーハエ程におけるチップの特性チエツク
用の電源供給端子として用いることができ、チエツクが
容易となる。
ィングパッドを接続すると、前記未使用のボンディング
パッドを、ウェーハエ程におけるチップの特性チエツク
用の電源供給端子として用いることができ、チエツクが
容易となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例の要部を示す平面図で、２
層配線層をもつゲートアレイに本発明を適用した場合を
示す。
層配線層をもつゲートアレイに本発明を適用した場合を
示す。
第１図において、１はチップ、２ａ〜２ｆはボンディン
グパッドで第二配線層で形成される。また３は外部と信
号のやりとりをするためのボンディング線を示し、４は
バッフ７６ａ〜６ｆが含まれるバッファ領域、５は内部
セル領域を示す。ここで、バッファ６８〜６ｆは各々ポ
ンプイングツくラド２ａ〜２ｆに対応している。７は通
常のゲートアレイに用いられているバッファ上のＶＤＤ
ラインを示し、第二配線層で形成される。８は通常のゲ
ートアレイに用いられているバッファ上のＧＮＤライン
を示し、第二配線層で形成される。９は本発明によるパ
ッドの下を通るＧＮＤラインを示し、第一配線層で形成
される。１０は本発明によるパッドの下を通るＶＤＤラ
インを示し、第一配線層で形成される。また、１１は第
一配線層と第二配線層とを接続するスルーホールを示す
。
グパッドで第二配線層で形成される。また３は外部と信
号のやりとりをするためのボンディング線を示し、４は
バッフ７６ａ〜６ｆが含まれるバッファ領域、５は内部
セル領域を示す。ここで、バッファ６８〜６ｆは各々ポ
ンプイングツくラド２ａ〜２ｆに対応している。７は通
常のゲートアレイに用いられているバッファ上のＶＤＤ
ラインを示し、第二配線層で形成される。８は通常のゲ
ートアレイに用いられているバッファ上のＧＮＤライン
を示し、第二配線層で形成される。９は本発明によるパ
ッドの下を通るＧＮＤラインを示し、第一配線層で形成
される。１０は本発明によるパッドの下を通るＶＤＤラ
インを示し、第一配線層で形成される。また、１１は第
一配線層と第二配線層とを接続するスルーホールを示す
。
そして、ボンディングパッド２ａは、ボンディング線３
により外部よりＧＮＤが供給され、バッファ上のＧＮＤ
ライン８と第二配線層で直接に接続される。また同時に
、スルーホール１１を通してボンディングパッドの下を
通るＧＮＤライン９と接続される。ボンディングパッド
２ｂは、ボンディング線３により外部よりＶＤＤが供給
され、スルーホール１１で第一配線層に−たん落とされ
、／ＮｌＮマッファ上ＮＤライン８をくぐった後、スル
ーホール１１を通してバッファ上のＶＤＤライン７に接
続される。また同時に、スルーホール１１を通してボン
ディングパッドの下を通るＶＤＤライン１０と接続され
ている。
により外部よりＧＮＤが供給され、バッファ上のＧＮＤ
ライン８と第二配線層で直接に接続される。また同時に
、スルーホール１１を通してボンディングパッドの下を
通るＧＮＤライン９と接続される。ボンディングパッド
２ｂは、ボンディング線３により外部よりＶＤＤが供給
され、スルーホール１１で第一配線層に−たん落とされ
、／ＮｌＮマッファ上ＮＤライン８をくぐった後、スル
ーホール１１を通してバッファ上のＶＤＤライン７に接
続される。また同時に、スルーホール１１を通してボン
ディングパッドの下を通るＶＤＤライン１０と接続され
ている。
この場合、バッファ６ａおよびバッファ６ｂには何も配
置されていない。ボンディングパッド２Ｃは、ボンディ
ング線３により外部との信号のやりとりが行われ、その
信号はスルーホール１１で第一配線層に−たん落とされ
、バッファ６Ｃへ伝達される。ボンディングパッド２ｅ
は、ボンディングパッド２Ｃと同様に、バッファ６ｅへ
信号が伝達される。
置されていない。ボンディングパッド２Ｃは、ボンディ
ング線３により外部との信号のやりとりが行われ、その
信号はスルーホール１１で第一配線層に−たん落とされ
、バッファ６Ｃへ伝達される。ボンディングパッド２ｅ
は、ボンディングパッド２Ｃと同様に、バッファ６ｅへ
信号が伝達される。
さて、ボンディングパッド２ｄは、通常未使用であるが
、本箱−実施例では、スルーホール１１を通してボンデ
ィングパッドの下を通るＧＮＤライン９と接続され、ま
た、第二配線層によりノイ・ソファ上のＧＮＤライン８
とも直接接続される。さらに、ボンディングパッド２Ｆ
も通常未使用であるが、本箱−実施例では、スルーホー
ル１１を通してボンディングパッドの下を通るＶＤＤラ
イン１０とＩＭされ、またスルーホール１１で第一配線
層に−たん落とされ、バッファ上のＧＮＤライン８をく
ぐった後に、スルーホール１１を通してバッファ上のＶ
ＤＤライン７に接続される。
、本箱−実施例では、スルーホール１１を通してボンデ
ィングパッドの下を通るＧＮＤライン９と接続され、ま
た、第二配線層によりノイ・ソファ上のＧＮＤライン８
とも直接接続される。さらに、ボンディングパッド２Ｆ
も通常未使用であるが、本箱−実施例では、スルーホー
ル１１を通してボンディングパッドの下を通るＶＤＤラ
イン１０とＩＭされ、またスルーホール１１で第一配線
層に−たん落とされ、バッファ上のＧＮＤライン８をく
ぐった後に、スルーホール１１を通してバッファ上のＶ
ＤＤライン７に接続される。
通常のゲートアレイでは、未使用のボンディングパッド
２ｄや２ｆ、またそれに対応する未使用のバッファ６ｄ
や６ｆは、チップ１上の全ボンディングパッドおよび全
バッファ数の２〜３割程度存在する。従って、本箱−実
施例のように、容易にＶＤＤラインおよびＧＮＤライン
を強化することができる。さらに、未使用のボンディン
グ／ ｆ ＋７ドにＶＤＤおよびＧＮＤのどちらを接続
するかは、その数と位置によりＣＡＤ技術を用いて最適
な方を自動的に選択すればよい。
２ｄや２ｆ、またそれに対応する未使用のバッファ６ｄ
や６ｆは、チップ１上の全ボンディングパッドおよび全
バッファ数の２〜３割程度存在する。従って、本箱−実
施例のように、容易にＶＤＤラインおよびＧＮＤライン
を強化することができる。さらに、未使用のボンディン
グ／ ｆ ＋７ドにＶＤＤおよびＧＮＤのどちらを接続
するかは、その数と位置によりＣＡＤ技術を用いて最適
な方を自動的に選択すればよい。
また、ボンディングパッド２ｄおよび２ｆはウェーハ段
階においての素子の特性チエツク時に、ＶＤＤおよびＧ
ＮＤの供給もでき測定の安定化に効果がある。
階においての素子の特性チエツク時に、ＶＤＤおよびＧ
ＮＤの供給もでき測定の安定化に効果がある。
本発明の特譚は、第１図において、最上層より一つの下
の配線層である第一配線層で形成され、ボンディング用
パッドの下に配置されボンディングパッド２ａに接続さ
れた電源用配線としてのＧＮＤライン９、およびボンデ
ィングパッド２ｂに接続された電源用配線としてのＶＤ
Ｄライン１０を設けたことにある。
の配線層である第一配線層で形成され、ボンディング用
パッドの下に配置されボンディングパッド２ａに接続さ
れた電源用配線としてのＧＮＤライン９、およびボンデ
ィングパッド２ｂに接続された電源用配線としてのＶＤ
Ｄライン１０を設けたことにある。
さらに、ＧＮＤライン９に接続された未使用のボンディ
ングパッド２ｄと、ＶＤＤライン１０に接続された未使
用のボンディングパッド２ｆとを含むことにある。
ングパッド２ｄと、ＶＤＤライン１０に接続された未使
用のボンディングパッド２ｆとを含むことにある。
第２図は本発明の第二実施例のＬＦＢを示す平面図で、
２層配線層をもつゲートアレイに本発明を適用した場合
を示す。図中の参照番号およびその機構は第１図の第一
実施例と同じであるが、異なるのは、ボンディングパッ
ドの下を通るＧＮＤライン９と、ボンディングパッドの
下を通るＶＤＤライン１０の位置が逆になっている点で
ある。
２層配線層をもつゲートアレイに本発明を適用した場合
を示す。図中の参照番号およびその機構は第１図の第一
実施例と同じであるが、異なるのは、ボンディングパッ
ドの下を通るＧＮＤライン９と、ボンディングパッドの
下を通るＶＤＤライン１０の位置が逆になっている点で
ある。
この場合、ボンディングパッド２ｄは、ボンディングパ
ッドの下を通るＶＤＤライン１０とは接続されず、ボン
ディングパッドの下を通るＶＤＤライン１０から第一配
線層によりバッファ上のＧＮＤライン８をくぐった後、
スルーホール１１を通してバッファ上のＶＤＤライン７
に接続される。一方ボンディングパッドの下を通るＧＮ
Ｄライン９はスルーホール１１を通してボンディングパ
ッド２ｄに接続され、第二配線層を通してバッファ上の
ＧＮＤライン８と接続される。
ッドの下を通るＶＤＤライン１０とは接続されず、ボン
ディングパッドの下を通るＶＤＤライン１０から第一配
線層によりバッファ上のＧＮＤライン８をくぐった後、
スルーホール１１を通してバッファ上のＶＤＤライン７
に接続される。一方ボンディングパッドの下を通るＧＮ
Ｄライン９はスルーホール１１を通してボンディングパ
ッド２ｄに接続され、第二配線層を通してバッファ上の
ＧＮＤライン８と接続される。
ボンディングパッド２ｆ も、ボンディングパッド２ｄ
と同様に形成される。
と同様に形成される。
このように、本第二実施例では、一つの未使用ボンディ
ングパッドおよびバッファに対し、■ＤＤおよびＧＮＤ
の二つが同時に供給できる利点がある。
ングパッドおよびバッファに対し、■ＤＤおよびＧＮＤ
の二つが同時に供給できる利点がある。
なお、以上の実施例においては、ボンディングパッドの
下に設ける電源用配線を、ＶＤＤラインおよびＧＮＤラ
インの二つとしたけれども、電源の種類によっては３種
類以上必要とし、また、設計によってはいずれか一種類
に限定してもよい。
下に設ける電源用配線を、ＶＤＤラインおよびＧＮＤラ
インの二つとしたけれども、電源の種類によっては３種
類以上必要とし、また、設計によってはいずれか一種類
に限定してもよい。
以上説明したように、本発明は、ボンディングパッドの
下に、電源用配線を配置し、これをバッファ上の電源用
配線と接続することにより、電源用配線の幅が、等価的
に増大する結果、電源用配線の電力供給能力が増大する
効果がある。
下に、電源用配線を配置し、これをバッファ上の電源用
配線と接続することにより、電源用配線の幅が、等価的
に増大する結果、電源用配線の電力供給能力が増大する
効果がある。
また、電源用配線の幅が等価的に増大することにより、
電源用配線のインピーダンスが下がり、同時動作に対し
てそのノイズ発生がおさえられ、回路が安定に動作する
効果がある。。
電源用配線のインピーダンスが下がり、同時動作に対し
てそのノイズ発生がおさえられ、回路が安定に動作する
効果がある。。
さらに、未使用のボンディングパッドをボンディングパ
ッドの下に設けた電源用配線と接続することにより、ウ
ェーハ段階における素子の特性チエツクを安定に行うこ
とができる効果がある。
ッドの下に設けた電源用配線と接続することにより、ウ
ェーハ段階における素子の特性チエツクを安定に行うこ
とができる効果がある。
第１図は本発明の第一実施例の要部を示す平面図。
第２図は本発明の第二実施例の要部を示す平面図。
１・・・チップ、２ａ〜２ｆ・・ボンディングパッド、
３・・・ボンディング線、４・・・バッファ領域、５・
・・内部セル領域、６ａ〜５ｆ・・・バッファ、７、Ｉ
Ｏ・・・ＶＤＤライン、８．９・・・ＧＮＤライン、１
１・・・スルーホール。
３・・・ボンディング線、４・・・バッファ領域、５・
・・内部セル領域、６ａ〜５ｆ・・・バッファ、７、Ｉ
Ｏ・・・ＶＤＤライン、８．９・・・ＧＮＤライン、１
１・・・スルーホール。
Claims (1)
- 【特許請求の範囲】 １、２層以上の配線層を有し、最上層の配線層で形成さ
れチップ周辺に配置された複数のボンディングパッドを
備えた半導体集積回路において、最上層より一つの下の
配線層で形成され前記ボンディング用パッドの下に配置
され、電源用の前記ボンディングパッドに接続された少
なくとも一つの電源用配線を備えた ことを特徴とする半導体集積回路。 ２、前記ボンディングパッドの下に設けられた電源用配
線に接続された未使用の前記ボンディングパッドを含む
請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202071A JP2900555B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202071A JP2900555B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0485942A true JPH0485942A (ja) | 1992-03-18 |
| JP2900555B2 JP2900555B2 (ja) | 1999-06-02 |
Family
ID=16451470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2202071A Expired - Lifetime JP2900555B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2900555B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006523036A (ja) * | 2003-04-09 | 2006-10-05 | フリースケール セミコンダクター インコーポレイテッド | 集積回路チップのｉ／ｏセル |
| US8623580B2 (en) | 2009-08-03 | 2014-01-07 | Ricoh Company, Ltd. | Toner, developer, image forming method and image forming apparatus |
-
1990
- 1990-07-30 JP JP2202071A patent/JP2900555B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006523036A (ja) * | 2003-04-09 | 2006-10-05 | フリースケール セミコンダクター インコーポレイテッド | 集積回路チップのｉ／ｏセル |
| JP4647594B2 (ja) * | 2003-04-09 | 2011-03-09 | フリースケール セミコンダクター インコーポレイテッド | 集積回路チップのｉ／ｏセル |
| US8623580B2 (en) | 2009-08-03 | 2014-01-07 | Ricoh Company, Ltd. | Toner, developer, image forming method and image forming apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2900555B2 (ja) | 1999-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5994766A (en) | Flip chip circuit arrangement with redistribution layer that minimizes crosstalk | |
| JPH0282552A (ja) | 半導体集積回路 | |
| JPH05308136A (ja) | マスタスライス集積回路 | |
| US6222278B1 (en) | Input-output circuit cell and semiconductor integrated circuit apparatus | |
| JPH0485942A (ja) | 半導体集積回路 | |
| US6720636B2 (en) | Semiconductor device with a staggered pad arrangement | |
| JP2830637B2 (ja) | Ｌｏｃ型半導体装置 | |
| JPH07169840A (ja) | 半導体装置 | |
| JPH0221145B2 (ja) | ||
| JPH05283615A (ja) | 半導体集積回路の電源配線 | |
| JPH05343525A (ja) | 半導体集積回路 | |
| JP4034120B2 (ja) | 半導体装置 | |
| JPH02306650A (ja) | 半導体装置 | |
| JPH11340272A (ja) | 半導体集積回路及び半導体集積回路装置 | |
| JPH048948B2 (ja) | ||
| JPH09148545A (ja) | 半導体装置 | |
| JPS641052B2 (ja) | ||
| JPH01111342A (ja) | 集積回路用パッケージ | |
| JPH03148132A (ja) | スタンダードセル方式の半導体集積回路装置 | |
| JPS6364054B2 (ja) | ||
| JPH05144944A (ja) | 半導体集積回路及びその製造方法 | |
| KR100282994B1 (ko) | 기능회로를구비한반도체집적회로장치 | |
| JPS6278848A (ja) | 大規模半導体集積回路 | |
| JPH05166932A (ja) | 半導体集積回路装置 | |
| JPH05190675A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080319 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090319 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110319 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110319 Year of fee payment: 12 |