JP2830637B2 - Ｌｏｃ型半導体装置 - Google Patents
Ｌｏｃ型半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＬＯＣ（リードオンチップ）型半導体装置に関する。
ＬＯＣ（リードオンチップ）型半導体装置に関する。
【０００２】
【従来の技術】従来のＬＯＣ技術を使って組立てられた
半導体装置では図３に示すように長方形状の半導体チッ
プ１Ａの長辺の両側に入出力リード３０及び電源リード
１０，接地リード２０が存在し入出力パッド４０−３〜
４０〜１０がチップの中央に配置されている場合、その
ピン配置によって電源パッド４０−１，４０−２、接地
パッド４０−１１，４０−１２のチップ上に配置される
場所が限定される。また図４に示すように電源リード１
１，１２と接地リード２１，２２が２本づつ存在するパ
ッケージではパッケージ内部の半導体チップ上でリード
をつなげる（電源リード１１，１２は枝１１ａにより、
接地リード２１，２２は枝２１ａによりつながってい
る。）ことによりチップ中央に配置されたパッド４０−
１〜４０−１４の列の任意の場所に電源パッド（４０−
２，４０−７，４０−１３）、接地パッド（４０−１，
４０−８，４０−１４）を配置することができる。しか
しこの場合入出力ピン３０と入出力パッドへのボンディ
ングは電源リードの枝１１ａ，接地リードの枝２１ａを
飛び越してボンディングする技術が必要になる。
半導体装置では図３に示すように長方形状の半導体チッ
プ１Ａの長辺の両側に入出力リード３０及び電源リード
１０，接地リード２０が存在し入出力パッド４０−３〜
４０〜１０がチップの中央に配置されている場合、その
ピン配置によって電源パッド４０−１，４０−２、接地
パッド４０−１１，４０−１２のチップ上に配置される
場所が限定される。また図４に示すように電源リード１
１，１２と接地リード２１，２２が２本づつ存在するパ
ッケージではパッケージ内部の半導体チップ上でリード
をつなげる（電源リード１１，１２は枝１１ａにより、
接地リード２１，２２は枝２１ａによりつながってい
る。）ことによりチップ中央に配置されたパッド４０−
１〜４０−１４の列の任意の場所に電源パッド（４０−
２，４０−７，４０−１３）、接地パッド（４０−１，
４０−８，４０−１４）を配置することができる。しか
しこの場合入出力ピン３０と入出力パッドへのボンディ
ングは電源リードの枝１１ａ，接地リードの枝２１ａを
飛び越してボンディングする技術が必要になる。
【０００３】
【発明が解決しようとする課題】これら従来のＬＯＣ構
造におけるリードの形状及びパッド配置では図３に示す
もののように電源パッドおよび接地パッドの場所が限定
されると、内部回路の動作や信号出力時の電源配線や接
地配線の電位の浮き沈みをおさえることができず内部回
路の誤動作の原因となる。また図４に示したもののよう
に２つの電源リードと接地リードをそれぞれパッケージ
内部で接続しチップ上の任意の場所に電源パッドや接地
パッドを配置できるようにした場合、電源リードや接地
リードを飛び越えて入出力リードとパッドとのボンディ
ングを行なわなければならず、ＴＳＯＰ（薄いスモール
・アウトライン・パッケージ）などの非常に薄型のパッ
ケージにしようとした場合短絡の恐れがあり、障害とな
る。
造におけるリードの形状及びパッド配置では図３に示す
もののように電源パッドおよび接地パッドの場所が限定
されると、内部回路の動作や信号出力時の電源配線や接
地配線の電位の浮き沈みをおさえることができず内部回
路の誤動作の原因となる。また図４に示したもののよう
に２つの電源リードと接地リードをそれぞれパッケージ
内部で接続しチップ上の任意の場所に電源パッドや接地
パッドを配置できるようにした場合、電源リードや接地
リードを飛び越えて入出力リードとパッドとのボンディ
ングを行なわなければならず、ＴＳＯＰ（薄いスモール
・アウトライン・パッケージ）などの非常に薄型のパッ
ケージにしようとした場合短絡の恐れがあり、障害とな
る。
【０００４】
【課題を解決するための手段】本発明のＬＯＣ型半導体
装置は、長方形状の半導体チップと、前記半導体チップ
の長方形の四隅およびその長辺の中央部の両端の６つの
領域にそれぞれ配置された少なくとも６対の電源パッド
および接地パッドと、前記電源パッドのうちの一方の長
辺の一つの電源パッドの近傍を通り前記電源パッドのう
ちの他方の長辺の少なくとも一つの電源パッドの近傍へ
枝分かれしまたは枝分かれしないで延びる枝を有する少
なくとも２本の電源リードと、前記接地パッドのうちの
一方の長辺の一つの接地パッドの近傍を通り前記接地パ
ッドのうちの他方の長辺の少なくとも一つの接地パッド
の近傍へ枝分かれしまたは枝分かれしないで延びる枝を
有する少なくとも２本の接地リードと、前記電源リード
および接地リードとその近傍の電源パッドおよび接地パ
ッドとをそれぞれ接続するボンディングワイヤとを有す
るというものである。
装置は、長方形状の半導体チップと、前記半導体チップ
の長方形の四隅およびその長辺の中央部の両端の６つの
領域にそれぞれ配置された少なくとも６対の電源パッド
および接地パッドと、前記電源パッドのうちの一方の長
辺の一つの電源パッドの近傍を通り前記電源パッドのう
ちの他方の長辺の少なくとも一つの電源パッドの近傍へ
枝分かれしまたは枝分かれしないで延びる枝を有する少
なくとも２本の電源リードと、前記接地パッドのうちの
一方の長辺の一つの接地パッドの近傍を通り前記接地パ
ッドのうちの他方の長辺の少なくとも一つの接地パッド
の近傍へ枝分かれしまたは枝分かれしないで延びる枝を
有する少なくとも２本の接地リードと、前記電源リード
および接地リードとその近傍の電源パッドおよび接地パ
ッドとをそれぞれ接続するボンディングワイヤとを有す
るというものである。
【０００５】
【実施例】図１は本発明の第１の実施例を概略的に示す
平面図で、半導体チップにリードを取り付けボンディン
グした状態を示している。
平面図で、半導体チップにリードを取り付けボンディン
グした状態を示している。
【０００６】この実施例は、例えば２Ｍ×８ビット構成
の１６Ｍ ＤＲＡＭに好適なもので、この形式の１６Ｍ
ＤＲＡＭの標準パッケージには、２本の電源リードお
よび２本の接地リードが設けられる。
の１６Ｍ ＤＲＡＭに好適なもので、この形式の１６Ｍ
ＤＲＡＭの標準パッケージには、２本の電源リードお
よび２本の接地リードが設けられる。
【０００７】長方形状の半導体チップ１Ｃの長辺にそっ
てボンディングパッド４０，４０−１〜４０−１２が設
けられている。ボンディングパッド列の近傍に第２層ア
ルミニウム系合金膜からなる電源配線５０−１，５０−
２および接地配線５１−１，５１−２が設けられてい
る。電源配線５０−１と５０−２とは第２（または１）
層アルミニウム系合金膜からなる電源配線５０−３によ
り連結され、接続配線５１−１と５１−２とは第１（ま
たは２）層アルミニウム系合金膜からなる接地配線５１
−３により連結されている。
てボンディングパッド４０，４０−１〜４０−１２が設
けられている。ボンディングパッド列の近傍に第２層ア
ルミニウム系合金膜からなる電源配線５０−１，５０−
２および接地配線５１−１，５１−２が設けられてい
る。電源配線５０−１と５０−２とは第２（または１）
層アルミニウム系合金膜からなる電源配線５０−３によ
り連結され、接続配線５１−１と５１−２とは第１（ま
たは２）層アルミニウム系合金膜からなる接地配線５１
−３により連結されている。
【０００８】電源配線５０−１はボンディングパッド４
０−１，４０−４および４０−５に接続され、電源配線
５０−２は、ボンディングパッド４０−７，４０−１０
および４０−１１に接続されている。ボンディングパッ
ド４０−１，４０−５，４０−７，４−１０および４０
−１１は電源パッドである。
０−１，４０−４および４０−５に接続され、電源配線
５０−２は、ボンディングパッド４０−７，４０−１０
および４０−１１に接続されている。ボンディングパッ
ド４０−１，４０−５，４０−７，４−１０および４０
−１１は電源パッドである。
【０００９】接地配線５１−１はボンディングパッド４
０−８，４０−９および４０−１２に接続され、接地配
線５１−２はボンディングパッド４０−２，４０−３お
よび４０−６に接続されている。ボンディングパッド４
０−２，４０−３，４０−６，４０−８，４０−９およ
び４０−１２は接地パッドである。
０−８，４０−９および４０−１２に接続され、接地配
線５１−２はボンディングパッド４０−２，４０−３お
よび４０−６に接続されている。ボンディングパッド４
０−２，４０−３，４０−６，４０−８，４０−９およ
び４０−１２は接地パッドである。
【００１０】半導体チップ１Ｃの長辺の一つ（左辺）側
に２つの電源リード１１，１２が設けられ、右辺側に接
地リード２１，２２が設けられている。
に２つの電源リード１１，１２が設けられ、右辺側に接
地リード２１，２２が設けられている。
【００１１】電源リード１１は上辺側に設けられボンデ
ィング線Ｗで電源パッド４０−１に接続され、その枝１
１ａが右辺へ延び、枝１１ａの先端が電源パッド４０−
７と接続される。電源リード１２は下辺側に設けられ電
源パッド４０−５に接続され、一つの枝１２ａは直角に
折れて半導体チップの中央部に延び、再び直角に折れて
枝１２ｃとなる。枝１２ａからは下辺近傍にもう一つの
枝１２ｂが分れている。枝１２ｂは電源パッド４０−１
１に接続され、枝１２ｃは電源パッド４０−４，４０−
１０に接続される。電源配線５０−１，５０−２，５０
−３には２つの独立の電源リード１１，１２から全体と
して６箇所で電源電位が供給されることにより、電位の
均一化が企られている。
ィング線Ｗで電源パッド４０−１に接続され、その枝１
１ａが右辺へ延び、枝１１ａの先端が電源パッド４０−
７と接続される。電源リード１２は下辺側に設けられ電
源パッド４０−５に接続され、一つの枝１２ａは直角に
折れて半導体チップの中央部に延び、再び直角に折れて
枝１２ｃとなる。枝１２ａからは下辺近傍にもう一つの
枝１２ｂが分れている。枝１２ｂは電源パッド４０−１
１に接続され、枝１２ｃは電源パッド４０−４，４０−
１０に接続される。電源配線５０−１，５０−２，５０
−３には２つの独立の電源リード１１，１２から全体と
して６箇所で電源電位が供給されることにより、電位の
均一化が企られている。
【００１２】接地リード２２は半導体チップの下辺側に
設けられ接地パッド４０−１２にボンディング線Ｗで接
続され、その枝２２ａが左辺へ延び、枝２２ａの先端が
接地パッド４０−６と接続される。接地リード２１は上
辺側に設けられ接地パッド４０−８に接続され、一つの
枝２１ａは直角に折れて半導体チップの中央部に延び再
び直角に折れて枝２１ｃとなる。枝２１ａからは上辺近
傍にもう一つの枝２１ｂが分れている。枝２１ｂは接地
パッド４０−２に接続され、枝２１ｃは接地パッド４０
−３，４０−９に接続される。接地配線５１−１，５１
−２，５１−３には２つの独立の接地リード２１，２２
から全体として６箇所で接地電位が供給されることによ
り接続される。
設けられ接地パッド４０−１２にボンディング線Ｗで接
続され、その枝２２ａが左辺へ延び、枝２２ａの先端が
接地パッド４０−６と接続される。接地リード２１は上
辺側に設けられ接地パッド４０−８に接続され、一つの
枝２１ａは直角に折れて半導体チップの中央部に延び再
び直角に折れて枝２１ｃとなる。枝２１ａからは上辺近
傍にもう一つの枝２１ｂが分れている。枝２１ｂは接地
パッド４０−２に接続され、枝２１ｃは接地パッド４０
−３，４０−９に接続される。接地配線５１−１，５１
−２，５１−３には２つの独立の接地リード２１，２２
から全体として６箇所で接地電位が供給されることによ
り接続される。
【００１３】このようにして、電源リード，接地リード
がそれぞれ２箇づつ存在する半導体パッケージでは、ボ
ンディングワイヤが他のリードを飛び越してボンディン
グされる技術（ジャンピングボンディング）を使用する
ことなく半導体チップ上の６箇所（この実施例ではチッ
プ長辺の左右の上端，下端，中央部）に電源パッド，接
地パッドを配置でき半導体チップ内の電源レベル，接地
レベルの浮き沈みを少なくすることができる。
がそれぞれ２箇づつ存在する半導体パッケージでは、ボ
ンディングワイヤが他のリードを飛び越してボンディン
グされる技術（ジャンピングボンディング）を使用する
ことなく半導体チップ上の６箇所（この実施例ではチッ
プ長辺の左右の上端，下端，中央部）に電源パッド，接
地パッドを配置でき半導体チップ内の電源レベル，接地
レベルの浮き沈みを少なくすることができる。
【００１４】図２は本発明の第２の実施例を概略的に示
す平面図である。
す平面図である。
【００１５】この実施例は１Ｍ×１６ビット構成の１６
Ｍ ＤＲＡＭに好適なもので、この形式の１６Ｍ ＤＲ
ＡＭの標準パッケージには３本の電源リードおよび３本
の接地リードが設けられる。
Ｍ ＤＲＡＭに好適なもので、この形式の１６Ｍ ＤＲ
ＡＭの標準パッケージには３本の電源リードおよび３本
の接地リードが設けられる。
【００１６】電源リード１１Ａ，１２Ａの外に第３の電
源リード１３，接地リード２１Ａ，２２Ａの外に第３の
接地リード２３を設けて半導体チップ内の電源配線およ
び接地配線の電位の浮き沈みをより少なくすることを企
っている。従って、出力リードが多数あって、信号出力
時の電位変動の激しい半導体装置に適している。
源リード１３，接地リード２１Ａ，２２Ａの外に第３の
接地リード２３を設けて半導体チップ内の電源配線およ
び接地配線の電位の浮き沈みをより少なくすることを企
っている。従って、出力リードが多数あって、信号出力
時の電位変動の激しい半導体装置に適している。
【００１７】電源リード１３は電源パッド４０−４に接
続され、枝１３ａは電源パッド４０−１０に、枝１３ｂ
は電源パッド１０−１３にそれぞれ接続される。接地リ
ード２３の枝２３ａは接地パッド４０−１５に、枝２３
ｂは接地パッド４０−１４に接続される。
続され、枝１３ａは電源パッド４０−１０に、枝１３ｂ
は電源パッド１０−１３にそれぞれ接続される。接地リ
ード２３の枝２３ａは接地パッド４０−１５に、枝２３
ｂは接地パッド４０−１４に接続される。
【００１８】なお、図示していないが、複数の入出力リ
ードが図１と同様に半導体チップの長辺に設けられそれ
ぞれボンディングパッドに接続される。
ードが図１と同様に半導体チップの長辺に設けられそれ
ぞれボンディングパッドに接続される。
【００１９】以上、電源リードと接地リードの対が２つ
または３つ設けられている例について説明したが、同様
にして必要な数の対を設けうることは当業者に明らかで
あろう。
または３つ設けられている例について説明したが、同様
にして必要な数の対を設けうることは当業者に明らかで
あろう。
【００２０】
【発明の効果】以上説明したように、本発明は電源リー
ドおよび接地リードが複数存在するＬＯＣ構造の半導体
パッケージにおいてそれぞれのリードをパッケージ内部
で一体化せず独立して配置することによってジャンピン
グボンディング技術を使用せず電源パッドおよび接地パ
ッドをチップの４隅とその近傍だけでなく、他の場所に
も配置でき、電源配線等の電位の均一化を企ることがで
き、ＬＯＣ型半導体装置の薄型化を達成できるという効
果を有する。
ドおよび接地リードが複数存在するＬＯＣ構造の半導体
パッケージにおいてそれぞれのリードをパッケージ内部
で一体化せず独立して配置することによってジャンピン
グボンディング技術を使用せず電源パッドおよび接地パ
ッドをチップの４隅とその近傍だけでなく、他の場所に
も配置でき、電源配線等の電位の均一化を企ることがで
き、ＬＯＣ型半導体装置の薄型化を達成できるという効
果を有する。
【図１】本発明の第１の実施例を示す平面図である。
【図２】本発明の第２の実施例を示す平面図である。
【図３】第１の従来例を示す平面図である。
【図４】第２の従来例を示す平面図である。
１Ａ〜１Ｃ 半導体チップ １０，１１，１１Ａ，１２，１２Ａ，１３ 電源リー
ド ２０，２１，２１Ａ，２２，２２Ａ，２３ 接地リー
ド ３０ 入出力リード ４０，４０−１〜４０−１６ ボンディングパッド ５０−１〜５０−３ 電源配線 ５１−１〜５０−３ 接地配線
ド ２０，２１，２１Ａ，２２，２２Ａ，２３ 接地リー
ド ３０ 入出力リード ４０，４０−１〜４０−１６ ボンディングパッド ５０−１〜５０−３ 電源配線 ５１−１〜５０−３ 接地配線
Claims (2)
- 【請求項１】 長方形状の半導体チップと、前記半導体
チップの長方形の四隅およびその長辺の中央部の両端の
６つの領域にそれぞれ配置された少なくとも６対の電源
パッドおよび接地パッドと、前記電源パッドのうちの一
方の長辺の一つの電源パッドの近傍を通り前記電源パッ
ドのうちの他方の長辺の少なくとも一つの電源パッドの
近傍へ枝分かれしまたは枝分かれしないで延びる枝を有
する少なくとも２本の電源リードと、前記接地パッドの
うちの一方の長辺の一つの接地パッドの近傍を通り前記
接地パッドのうちの他方の長辺の少なくとも一つの接地
パッドの近傍へ枝分かれしまたは枝分かれしないで延び
る枝を有する少なくとも２本の接地リードと、前記電源
リードおよび接地リードとその近傍の電源パッドおよび
接地パッドとをそれぞれ接続するボンディングワイヤと
を有することを特徴とするＬＯＣ型半導体装置。 - 【請求項２】 一対の電源リードと接地リードとがそれ
ぞれ半導体チップの長辺の上端部および下端部にそれぞ
れ設けられている請求項１記載のＬＯＣ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4218856A JP2830637B2 (ja) | 1992-08-18 | 1992-08-18 | Ｌｏｃ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4218856A JP2830637B2 (ja) | 1992-08-18 | 1992-08-18 | Ｌｏｃ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669407A JPH0669407A (ja) | 1994-03-11 |
| JP2830637B2 true JP2830637B2 (ja) | 1998-12-02 |
Family
ID=16726397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4218856A Expired - Lifetime JP2830637B2 (ja) | 1992-08-18 | 1992-08-18 | Ｌｏｃ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830637B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2830783B2 (ja) * | 1995-07-18 | 1998-12-02 | 日本電気株式会社 | 半導体装置 |
| JPH09102575A (ja) * | 1995-09-11 | 1997-04-15 | Internatl Business Mach Corp <Ibm> | 配線上の飛びの無いリードオン・チップのリードフレーム構成 |
| JP2859223B2 (ja) * | 1996-10-29 | 1999-02-17 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
| JPH10269193A (ja) * | 1997-03-26 | 1998-10-09 | Mitsubishi Electric Corp | フラッシュメモリ及びマイクロコンピュータ |
| WO1998054727A2 (en) * | 1997-05-30 | 1998-12-03 | Micron Technology, Inc. | 256 Meg DYNAMIC RANDOM ACCESS MEMORY |
-
1992
- 1992-08-18 JP JP4218856A patent/JP2830637B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669407A (ja) | 1994-03-11 |
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