KR20040076361A - 신호 완결성 개선 및 칩 사이즈 감소를 위한 패드배치구조를 갖는 반도체 집적 회로장치 - Google Patents

신호 완결성 개선 및 칩 사이즈 감소를 위한 패드배치구조를 갖는 반도체 집적 회로장치 Download PDF

Info

Publication number
KR20040076361A
KR20040076361A KR1020030011686A KR20030011686A KR20040076361A KR 20040076361 A KR20040076361 A KR 20040076361A KR 1020030011686 A KR1020030011686 A KR 1020030011686A KR 20030011686 A KR20030011686 A KR 20030011686A KR 20040076361 A KR20040076361 A KR 20040076361A
Authority
KR
South Korea
Prior art keywords
bonding pads
semiconductor chip
integrated circuit
circuit device
bonding
Prior art date
Application number
KR1020030011686A
Other languages
English (en)
Other versions
KR100475740B1 (ko
Inventor
이호철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2003-0011686A priority Critical patent/KR100475740B1/ko
Priority to US10/750,942 priority patent/US6975020B2/en
Publication of KR20040076361A publication Critical patent/KR20040076361A/ko
Application granted granted Critical
Publication of KR100475740B1 publication Critical patent/KR100475740B1/ko
Priority to US12/000,576 priority patent/USRE44699E1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4811—Connecting to a bonding area of the semiconductor or solid-state body located at the far end of the body with respect to the bonding area outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

신호 완결성 개선 및 칩 사이즈 감소를 위한 패드배치 구조를 갖는 반도체 집적회로장치가 개시된다. 주변회로 영역들로써 둘러 쌓인 메모리 셀 어레이 영역을 갖는 반도체 칩을 포함하는 반도체 집적회로장치는: 상기 반도체 칩의 원사이드에만 배치되어 상기 주변회로 영역들중 하나의 영역위에 존재하는 복수의 본딩 패드들; 상기 반도체 칩과는 이격된 상태로 상기 원사이드에 인접 배치되어 상기 복수의 본딩 패드들중 일부들과의 와이어 본딩이 상기 주변회로영역의 상부를 가로질러 수행되는 제1 그룹 리드들; 및 상기 반도체 칩과는 이격된 상태로 상기 원사이드에 대향되는 타측사이드에 인접 배치되어 상기 복수의 본딩 패드들중 나머지 본딩 패드들과의 와이어 본딩이 상기 메모리 셀 어레이 영역의 상부를 가로질러 수행되는 제2 그룹리드들을 구비함을 특징으로 한다.

Description

신호 완결성 개선 및 칩 사이즈 감소를 위한 패드배치 구조를 갖는 반도체 집적회로장치{semiconductor intergrated circuit having pads layout for improving signal integrity and for reducing chip size}
본 발명은 반도체 집적회로장치에 관한 것으로, 특히 반도체 메모리 등과 같은 반도체 집적회로장치의 패드 배치 및 와이어 본딩에 관한 것이다.
통상적으로, 반도체 메모리장치 등과 같은 반도체 집적회로장치의 칩(chip)의상부에는 칩 외부와의 전기적 접속을 가능하게 하기 위한 본딩 패드들(bonding pads)이 놓여진다. 즉, 상기 본딩 패드들을 통하여 코멘드 입력, 데이터 리드, 및 데이터 라이트 동작에 관련된 신호들이 칩 내부로 입력되거나, 칩의 외부로 출력된다.
반도체 칩내에 탑재되는 소자들의 집적도가 예를 들어, 2배 증가하더라도 본딩 패드들의 개수는 1개 정도가 증가되거나 심지어 1개 조차도 증가되지 않는다. 반대로 집적도가 절반으로 감소하더라도 상기 본딩 패드들의 개수는 1개 정도가 감소되거나 심지어 1개 조차도 감소되지 않는다. 그러므로, 고집적 메모리 등에서는 본딩 패드들이 점유하는 면적이 큰 이슈가 되지 않지만 저집적 메모리에서는 본딩 패드들이 점유하는 면적이 상당히 큰 이슈가 된다. 그러한 이유는 제조공정이 진보되면서 칩 사이즈는 계속적으로 감소하였으나 본딩 패드의 실제 사이즈는 그다지 감소되지 않기 때문이다. 즉, 칩의 전체 사이즈가 감소되더라도 본딩 패드들을 이용하는 본딩장비 및 테스트 장비등의 재투자 문제에 기인하여 본딩 패드들의 사이즈는 쉽게 감소되지 않는다. 그러므로, 본딩 패드들이 칩내에서 차지하는 면적은증가하는 경향에 있다.
도 1은 통상적인 센터 패드방식의 패드배치 구조를 갖는 반도체 집적회로장치의 외관을 보인 평면도이다. 도면을 참조하면, 본딩 패드들(PD1,PD2~PDn)은 메모리 셀 어레이 영역들(10,20)의 사이에 1열로 배치된다. 결국, 상기 본딩 패드들(PD1,PD2~PDn)이 놓여진 곳은 주변회로 영역(30)의 상부가 된다. 상기한 바와 같은 본딩 패드들의 배치는 본 분야에서 센터 패드방식으로 칭해진다. 도 1과 같은 센터 패드방식의 패드배치에 있어서, 와이어 본딩은 상기 메모리 셀 어레이 영역(10)의 상부와 상기 메모리 셀 어레이 영역(20)의 상부를 크로싱(crossing)하면서 수행된다. 즉, 상기 메모리 셀 어레이 영역(10)의 근방에 리드 프레임(lead frame)의 리드들의 일부를 상기 칩(100)과는 이격적으로 배치하고, 상기 메모리 셀 어레이 영역(20)의 근방에 나머지 리드들을 상기 칩(100)과는 이격적으로 배치하여, 각각의 리드와 각각의 패드를 연결하는 와이어들이 상기 메모리 셀 어레이 영역들(10,20)의 상부를 지나서 본딩이 되도록 한 것이다. 그러나, 상기한 센터 패드 방식은 메모리 셀 어레이 영역들(10,20)의 사이에 배치되는 것이므로 셀 어레이 영역들이 분리되는 단점을 갖는다. 따라서, 그러한 단점에 기인하여 신호 완결성이 나쁜 문제점이 있다.
도 2a 및 도 2b는 통상적인 에지 패드방식의 패드배치 구조를 갖는 반도체 집적회로장치의 외관을 보인 평면도들이다. 도 2a에서는 칩(100)의 두 사이드에만 서로 평행하게 본딩 패드들(PD1~PDn, PDa1~PDan)이 배치된 것이 보여진다. 한편, 도 2b에서는 칩(100)의 네 사이드 모두에 본딩 패드들이 배치된 것이 나타나 있다.상기한 바와 같은 에지 패드방식의 구조에서는 와이어 본딩시 메모리 셀 어레이 영역(11)의 상부를 가로지르는 와이어는 없지만, 칩의 여러 사이드에 패드들이 배치되므로 칩 사이즈의 축소가 어렵게 되고 본딩 패드들이 분산됨에 따라 신호 완결성이 저하되는 문제점이 있다.
따라서, 본딩 패드를 보다 효율적으로 배치하여 칩 사이즈 감소 및 신호 완결성을 개선하는 해결책이 필요하게 된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 집적회로장치를 제공함에 있다.
본 발명의 다른 목적은 신호 완결성을 개선할 수 있는 본딩 패드의 배치구조를 가진 반도체 집적회로장치를 제공함에 있다.
본 발명의 또 다른 목적은 칩 사이즈를 감소시킬 수 있는 본딩 패드의 배치구조를 가지는 반도체 집적회로장치를 제공함에 있다.
본 발명의 또 다른 목적은 리드 온 칩 구조에 적합한 본딩 패드 배치구조를 가지는 반도체 집적회로장치를 제공함에 있다.
상기한 목적들 가운데 일부의 목적들을 달성하기 위한 본 발명의 일 양상(aspect)에 따라, 주변회로 영역들로써 둘러 쌓인 메모리 셀 어레이 영역을 갖는 반도체 칩을 포함하는 반도체 집적회로장치는: 상기 반도체 칩의 원사이드에만 배치되어 상기 주변회로 영역들중 하나의 영역위에 존재하는 복수의 본딩 패드들;상기 반도체 칩과는 이격된 상태로 상기 원사이드에 인접 배치되어 상기 복수의 본딩 패드들중 일부들과의 와이어 본딩이 상기 주변회로영역의 상부를 가로질러 수행되는 제1 그룹 리드들; 및 상기 반도체 칩과는 이격된 상태로 상기 원사이드에 대향되는 타측사이드에 인접 배치되어 상기 복수의 본딩 패드들중 나머지 본딩 패드들과의 와이어 본딩이 상기 메모리 셀 어레이 영역의 상부를 가로질러 수행되는 제2 그룹리드들을 구비함을 특징으로 한다.
본 발명의 다른 양상에 따라, 주변회로 영역들로써 둘러 쌓인 메모리 셀 어레이 영역을 갖는 반도체 칩을 포함하는 반도체 집적회로장치는: 상기 반도체 칩의 원사이드에만 배치되어 상기 주변회로 영역들중 하나의 영역위에 존재하는 복수의 본딩 패드들; 상기 반도체 칩과는 이격된 상태로 상기 원사이드에 인접 배치되어 상기 복수의 본딩 패드들중 일부들과의 와이어 본딩이 상기 주변회로영역의 상부를 가로질러 수행되는 제1 그룹 리드들; 및 상기 원사이드에 대향되는 타측사이드에서 상기 메모리 셀 어레이 영역의 상부일부에 까지 연장배치되어 상기 복수의 본딩 패드들중 나머지 본딩 패드들과의 와이어 본딩이 상기 메모리 셀 어레이 영역의 나머지 상부를 가로질러 수행되는 제2 그룹리드들을 구비함을 특징으로 한다.
상기한 반도체 집적회로장치의 패드 배치구조에 따르면, 칩의 원사이드에 배치된 패드들에 기인하여 주변회로 영역내의 회로를 통해 입출력되는 신호들에 대한 신호 완결성이 개선되고, 칩의 원사이드에만 본딩 패드들 및 주변회로 영역을 구성하는 회로소자들을 집중적으로 배치할 수 있으므로 칩 사이즈가 감소되는 이점이 있다.
도 1은 통상적인 센터 패드방식의 패드배치 구조를 갖는 반도체 집적회로장치의 외관을 보인 평면도
도 2a 및 도 2b는 통상적인 에지 패드방식의 패드배치 구조를 갖는 반도체 집적회로장치의 외관을 보인 평면도들
도 3는 본 발명의 제1 실시 예에 따라 원사이드 패드배치 구조를 갖는 반도체 집적회로장치의 외관을 보인 평면도
도 4는 본 발명의 제2 실시 예에 따라 원사이드 듀얼 패드배치 구조를 갖는 반도체 집적회로장치의 외관을 보인 평면도
도 5 및 도 6은 각기 도 3 및 도 4의 패드배치에 대응된 와이어 본딩을 보인 반도체 집적회로장치의 외관을 보인 평면도들
도 7 및 도 8은 각기 도 5 및 도 6의 변형 실시 예로서 리드 온 칩의 경우에 와이어 본딩을 보인 반도체 집적회로장치의 외관을 보인 평면도들
이하에서는 본 발명의 실시예에 따라, 원사이드(one side) 본딩 패드 배치구조를 갖는 반도체 집적회로장치가 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 기능을 가지는 구성요소들은 동일 내지 유사한 참조부호로서 나타나 있다.
도 3는 본 발명의 제1 실시 예에 따라 원사이드 패드배치 구조를 갖는 반도체 집적회로장치의 외관을 보인 평면도이다. 도면을 참조하면, 반도체 집적회로장치는 반도체 칩(100)을 포함하며, 상기 반도체 칩(100)은 주변회로 영역들로써 둘러 쌓인 메모리 셀 어레이 영역(10)을 갖는다. 복수의 본딩 패드들(PD1~PDn)은 상기 반도체 칩(100)의 원사이드(one side)에만 배치되어 상기 주변회로 영역들중 하나의 영역(80)위에 존재한다. 비록 도면에서는 상기 복수의 본딩 패드들(PD1~PDn)이 주변회로 영역(80)이 위치하는 칩(100)의 원사이드에 배치되어 있지만, 도면을 기준으로 좌측, 우측 또는 수평적으로 상측에 배치될 수 있음은 물론이다.
도 4는 본 발명의 제2 실시 예에 따라 원사이드 듀얼 패드배치 구조를 갖는 반도체 집적회로장치의 외관을 보인 평면도이다. 도면을 참조하면, 도 3의 구조에서 1열의 본딩 패드들이 더 추가된 구조가 보여진다. 결국, 도 4의 구조는 상기 복수의 본딩 패드들(PDa1~PDan,PDb1~PDbn)이 칩(100)의 원사이드에 2열로 나뉘어 배치된 것이다.
도 5 및 도 6은 각기 도 3 및 도 4의 패드배치에 대응된 와이어 본딩을 보인 반도체 집적회로장치의 외관을 보인 평면도들이다. 먼저, 도 5를 참조하면, 도 3과같은 원사이드 본딩 패드 배치에서, 리드 프레임으로부터 드로잉(drawing))된 제1 그룹 리드들(BRD1~BRDn)이 상기 반도체 칩(100)과는 이격된 상태로 상기 원사이드에 인접 배치된 것이 보여진다. 따라서, 상기 복수의 본딩 패드들(PD1~PDn)중 일부들(PD2,PD4~PDn-1)과 제1 그룹 리드들(BRD1~BRDn)사이를 서로 대응적으로 연결하는 제1그룹 와이어들(BWR1~BWRn)의 와이어 본딩은 상기 주변회로영역(80)의 상부를 가로질러 수행된다. 즉, 제1그룹 와이어들(BWR1~BWRn)의 와이어 본딩은 상기 메모리 셀 어레이 영역(10)의 상부를 경유함이 없이 수행되는 것이다.
한편, 상기 리드 프레임으로부터 드로잉된 제2 그룹 리드들(URD1~URDn)이 상기 반도체 칩(100)과는 이격된 상태로 상기 원사이드에 대향되는 타측사이드에 인접 배치된 것이 보여진다. 따라서, 상기 복수의 본딩 패드들(PD1~PDn)중 나머지 본딩 패드들(PD1,PD3~PDn)과 제2 그룹 리드들(URD1~URDn)사이를 서로 대응적으로 연결하는 제2그룹 와이어들(UWR1~UWRn)의 와이어 본딩이 상기 메모리 셀 어레이 영역(10)의 상부를 가로질러 수행된다.
도 6을 참조하면, 도 4와 같은 원사이드 2열 본딩 패드 배치에서의, 와이어 본딩관계가 보여진다. 상기 본딩 패드들이 도 3과 같이 상기 반도체 칩의 원사이드에 1열로 배치되는 경우에 서로 인접한 본딩 패드들은 도 5와 같이 상기 제1,2 그룹 리드들(BRD1~BRDn,URD1~URDn)과 서로 번갈아 와이어 본딩되지만, 상기 본딩 패드들이 도 4와 같이 상기 반도체 칩의 원사이드에 2열로 배치되는 경우에 제1 및 제2열에 속한 본딩 패드들(PDa1~PDan,PDb1~PDbn)은 도 6과 같이 상기 제1 및 제2 그룹 리드들과 각기 대응되어 와이어 본딩된다.
따라서, 칩(100)의 원사이드에 본딩 패드들이 모두 배치되므로 칩 사이즈가 축소되고, 본딩 패드들이 집중됨에 따라 주변회로 영역내의 회로를 통해 입출력되는 신호들에 대한 신호 완결성이 개선된다.
도 7 및 도 8은 각기 도 5 및 도 6의 변형 실시 예로서 리드 온 칩(LOC)의 경우에 와이어 본딩을 보인 반도체 집적회로장치의 외관을 보인 평면도들이다. 상기한 배치들은 리드 온 칩(LOC:Lead On Chip)구조에서 보다 유리하게 적용가능하다.
도 7을 참조하면, 복수의 본딩 패드들(PD1~PDn)이 상기 반도체 칩(100)의 원사이드에만 배치되어 있지만, 도 5와는 달리 제2 그룹리드들(URD1~URDn)이 상기 원사이드에 대향되는 타측사이드에서 상기 메모리 셀 어레이 영역(10)의 상부일부에 까지 연장배치된 것이 보여진다. 이 것이 바로 리드 온 칩의 구조이다. 이러한 경우에, 상기 복수의 본딩 패드들중 나머지 본딩 패드들과 상기 제2 그룹리드들(URD1~URDn)간의 와이어 본딩은 상기 메모리 셀 어레이 영역(10)의 나머지 상부를 가로질러 수행된다. 상기한 와이어 본딩에 따르면, 와이어들(UWR1~UWRn)의 길이가 도 5의 경우에 비해 현저히 짧아진다.
도 8에서, 복수의 본딩 패드들(PDa1~PDan,PDb1~PDbn)이 상기 반도체 칩(100)의 원사이드에 2열로 배치되어 있지만, 도 6과는 달리 제2 그룹리드들(URD1~URDn)이 상기 원사이드에 대향되는 타측사이드에서 상기 메모리 셀 어레이 영역(10)의 상부일부에 까지 연장배치된 것이 보여진다. 여기서도, 유사하게 와이어들(UWR1~UWRn)의 길이가 도 6의 경우에 비해 현저히 짧아진다.
도 7 및 도 8의 경우에도 칩(100)의 원사이드에 본딩 패드들이 1열 또는 2열로 배치되므로 칩 사이즈가 축소되고, 본딩 패드들이 집중됨에 따라 주변회로 영역내의 회로를 통해 입출력되는 신호들에 대한 신호 완결성이 개선된다.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 패드들의 형상이나 배열관계를 다양한 형태로 변경할 수 있음은 물론이다.
상기한 바와 같은 반도체 집적회로장치의 패드 배치구조에 따르면, 칩의 원사이드에 배치된 패드들에 기인하여 주변회로 영역내의 회로를 통해 입출력되는 신호들에 대한 신호 완결성이 개선되는 효과가 있다. 또한, 칩의 원사이드에만 본딩 패드들 및 주변회로 영역을 구성하는 회로소자들을 집중적으로 배치할 수 있으므로 칩 사이즈가 감소되는 효과가 있다.

Claims (11)

  1. 주변회로 영역들로써 둘러 쌓인 메모리 셀 어레이 영역을 갖는 반도체 칩을 포함하는 반도체 집적회로장치에 있어서:
    상기 반도체 칩의 원사이드에만 배치되어 상기 주변회로 영역들중 하나의 영역위에 존재하는 복수의 본딩 패드들;
    상기 반도체 칩과는 이격된 상태로 상기 원사이드에 인접 배치되어 상기 복수의 본딩 패드들중 일부들과의 와이어 본딩이 상기 주변회로영역의 상부를 가로질러 수행되는 제1 그룹 리드들; 및
    상기 반도체 칩과는 이격된 상태로 상기 원사이드에 대향되는 타측사이드에 인접 배치되어 상기 복수의 본딩 패드들중 나머지 본딩 패드들과의 와이어 본딩이 상기 메모리 셀 어레이 영역의 상부를 가로질러 수행되는 제2 그룹리드들을 구비함을 특징으로 하는 반도체 집적회로장치.
  2. 제1항에 있어서, 상기 본딩 패드들은 상기 반도체 칩의 원사이드에 적어도 1열 이상으로 배치됨을 특징으로 하는 반도체 집적회로장치.
  3. 제1항에 있어서, 상기 본딩 패드들은 상기 반도체 칩의 원사이드에 2열로 배치됨을 특징으로 하는 반도체 집적회로장치.
  4. 제1항에 있어서, 상기 본딩 패드들이 상기 반도체 칩의 원사이드에 1열로 배치되는 경우에 서로 인접한 본딩 패드들은 상기 제1,2 그룹 리드들과 서로 번갈아 와이어 본딩됨을 특징으로 하는 반도체 집적회로장치.
  5. 제1항에 있어서, 상기 본딩 패드들이 상기 반도체 칩의 원사이드에 2열로 배치되는 경우에 제1 및 제2열에 속한 본딩 패드들은 상기 제1 및 제2 그룹 리드들과 각기 대응되어 와이어 본딩됨을 특징으로 하는 반도체 집적회로장치.
  6. 주변회로 영역들로써 둘러 쌓인 메모리 셀 어레이 영역을 갖는 반도체 칩을 포함하는 반도체 집적회로장치에 있어서:
    상기 반도체 칩의 원사이드에만 배치되어 상기 주변회로 영역들중 하나의 영역위에 존재하는 복수의 본딩 패드들;
    상기 반도체 칩과는 이격된 상태로 상기 원사이드에 인접 배치되어 상기 복수의 본딩 패드들중 일부들과의 와이어 본딩이 상기 주변회로영역의 상부를 가로질러 수행되는 제1 그룹 리드들; 및
    상기 원사이드에 대향되는 타측사이드에서 상기 메모리 셀 어레이 영역의 상부일부에 까지 연장배치되어 상기 복수의 본딩 패드들중 나머지 본딩 패드들과의 와이어 본딩이 상기 메모리 셀 어레이 영역의 나머지 상부를 가로질러 수행되는 제2 그룹리드들을 구비함을 특징으로 하는 반도체 집적회로장치.
  7. 제6항에 있어서, 상기 본딩 패드들은 상기 반도체 칩의 원사이드에 적어도 1열 이상으로 배치됨을 특징으로 하는 반도체 집적회로장치.
  8. 제6항에 있어서, 상기 본딩 패드들은 상기 반도체 칩의 원사이드에 1열로 배치됨을 특징으로 하는 반도체 집적회로장치.
  9. 제6항에 있어서, 상기 본딩 패드들이 상기 반도체 칩의 원사이드에 1열로 배치되는 경우에 서로 인접한 본딩 패드들은 상기 제1,2 그룹 리드들과 서로 번갈아 와이어 본딩됨을 특징으로 하는 반도체 집적회로장치.
  10. 제6항에 있어서, 상기 본딩 패드들이 상기 반도체 칩의 원사이드에 2열로 배치되는 경우에 제1 및 제2열에 속한 본딩 패드들은 상기 제1 및 제2 그룹 리드들과 각기 대응되어 와이어 본딩됨을 특징으로 하는 반도체 집적회로장치.
  11. 칩의 원사이드에만 본딩 패드들을 배치하고, 상기 원사이드 및 상기 원사이드에 대향되는 타측사이드에 리드 프레임의 리드들을 각기 나누어 배치하여, 상기 원사이드의 리드들과 상기 본딩 패드들의 일부들간의 와이어 본딩은 상기 메모리 셀 어레이 영역의 상부를 경유함이 없이 이루어지고, 상기 타측사이드의 리드들과 상기 본딩 패드들의 나머지 간의 와이어 본딩은 상기 메모리 셀 어레이 영역의 상부를 경유하여 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
KR10-2003-0011686A 2003-02-25 2003-02-25 신호 완결성 개선 및 칩 사이즈 감소를 위한 패드배치구조를 갖는 반도체 집적 회로장치 KR100475740B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2003-0011686A KR100475740B1 (ko) 2003-02-25 2003-02-25 신호 완결성 개선 및 칩 사이즈 감소를 위한 패드배치구조를 갖는 반도체 집적 회로장치
US10/750,942 US6975020B2 (en) 2003-02-25 2004-01-05 Semiconductor integrated circuit having pads layout for increasing signal integrity and reducing chip size
US12/000,576 USRE44699E1 (en) 2003-02-25 2007-12-13 Semiconductor integrated circuit having pads layout for increasing signal integrity and reducing chip size

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0011686A KR100475740B1 (ko) 2003-02-25 2003-02-25 신호 완결성 개선 및 칩 사이즈 감소를 위한 패드배치구조를 갖는 반도체 집적 회로장치

Publications (2)

Publication Number Publication Date
KR20040076361A true KR20040076361A (ko) 2004-09-01
KR100475740B1 KR100475740B1 (ko) 2005-03-10

Family

ID=32866951

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0011686A KR100475740B1 (ko) 2003-02-25 2003-02-25 신호 완결성 개선 및 칩 사이즈 감소를 위한 패드배치구조를 갖는 반도체 집적 회로장치

Country Status (2)

Country Link
US (2) US6975020B2 (ko)
KR (1) KR100475740B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7348660B2 (en) * 2005-07-29 2008-03-25 Infineon Technologies Flash Gmbh & Co. Kg Semiconductor package based on lead-on-chip architecture, the fabrication thereof and a leadframe for implementing in a semiconductor package
TWI318443B (en) * 2006-07-12 2009-12-11 Chipmos Technologies Shanghai Ltd Chip package structure
KR101479509B1 (ko) 2008-08-29 2015-01-08 삼성전자주식회사 반도체 패키지
JP2011060909A (ja) * 2009-09-08 2011-03-24 Elpida Memory Inc 半導体記憶装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2708191B2 (ja) * 1988-09-20 1998-02-04 株式会社日立製作所 半導体装置
JP3035403B2 (ja) * 1992-03-09 2000-04-24 富士通株式会社 半導体装置
US5545920A (en) * 1994-09-13 1996-08-13 Texas Instruments Incorporated Leadframe-over-chip having off-chip conducting leads for increased bond pad connectivity
JP3434398B2 (ja) * 1995-11-28 2003-08-04 三菱電機株式会社 半導体装置
JP2891665B2 (ja) * 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
JPH09307058A (ja) * 1996-05-14 1997-11-28 Hitachi Ltd 半導体装置及びそれを用いた電子装置
JP3779789B2 (ja) * 1997-01-31 2006-05-31 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JPH10223638A (ja) * 1997-02-10 1998-08-21 Oki Electric Ind Co Ltd 半導体装置及びその実装方法
US6271582B1 (en) * 1997-04-07 2001-08-07 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die
US5962926A (en) * 1997-09-30 1999-10-05 Motorola, Inc. Semiconductor device having multiple overlapping rows of bond pads with conductive interconnects and method of pad placement
US6323545B1 (en) * 1997-10-07 2001-11-27 Mitsubishi Denkikabushiki Kaisha Semiconductor device
US6268643B1 (en) * 1997-12-22 2001-07-31 Texas Instruments Incorporated Lead frame device for delivering electrical power to a semiconductor die
US6515359B1 (en) * 1998-01-20 2003-02-04 Micron Technology, Inc. Lead frame decoupling capacitor semiconductor device packages including the same and methods
US6124150A (en) * 1998-08-20 2000-09-26 Micron Technology, Inc. Transverse hybrid LOC package
JP2000138262A (ja) * 1998-10-31 2000-05-16 Anam Semiconductor Inc チップスケ―ル半導体パッケ―ジ及びその製造方法
JP3483132B2 (ja) * 1999-04-23 2004-01-06 シャープ株式会社 高周波半導体装置
JP3768761B2 (ja) * 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
US6291898B1 (en) * 2000-03-27 2001-09-18 Advanced Semiconductor Engineering, Inc. Ball grid array package
JP3813788B2 (ja) * 2000-04-14 2006-08-23 株式会社ルネサステクノロジ 半導体装置及びその製造方法
DE10231385B4 (de) * 2001-07-10 2007-02-22 Samsung Electronics Co., Ltd., Suwon Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung

Also Published As

Publication number Publication date
KR100475740B1 (ko) 2005-03-10
USRE44699E1 (en) 2014-01-14
US20040164422A1 (en) 2004-08-26
US6975020B2 (en) 2005-12-13

Similar Documents

Publication Publication Date Title
KR100843214B1 (ko) 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법
US6242814B1 (en) Universal I/O pad structure for in-line or staggered wire bonding or arrayed flip-chip assembly
US8013362B2 (en) Semiconductor integrated circuit and multi-chip module
US5164817A (en) Distributed clock tree scheme in semiconductor packages
JP2006237607A (ja) 半導体装置でのパッド配置及びそのパッド構造
JP3466064B2 (ja) 半導体集積回路装置
JPH11177062A (ja) 半導体メモリ装置
KR100224770B1 (ko) 리드 온 칩 리드프레임 및 이를 이용한 반도체 소자 패키지
USRE44699E1 (en) Semiconductor integrated circuit having pads layout for increasing signal integrity and reducing chip size
US6885208B2 (en) Semiconductor device and test device for same
US20050104184A1 (en) Semiconductor chip package and method
KR100359591B1 (ko) 반도체 장치
US7236420B2 (en) Memory chip architecture having non-rectangular memory banks and method for arranging memory banks
JP2006114595A (ja) 半導体装置
KR100552654B1 (ko) 칩 상에서 평면적으로 비사각형의 메모리 뱅크를 갖는반도체 메모리 장치
KR100665843B1 (ko) 반도체 장치에서의 패드 배치 구조 및 방법
KR100570580B1 (ko) 반도체 장치
KR100546402B1 (ko) 멀티-로우 패드 구조를 가지는 반도체 장치
JPH06232328A (ja) Ｌｏｃ型半導体装置
JP2561005B2 (ja) 半導体装置
KR100652411B1 (ko) 본딩패드 수를 극대화한 반도체 메모리 장치
KR19980048267A (ko) 반도체 칩 패키지용 리드 프레임
JP2008060215A (ja) 半導体装置
KR20000019885A (ko) 복수개의 본딩 패드 세트를 구비한 반도체장치
KR19980073448A (ko) 반도체 메모리 장치의 와이어 본딩용 패드

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190228

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20200228

Year of fee payment: 16