JPH11177062A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH11177062A
JPH11177062A JP10135746A JP13574698A JPH11177062A JP H11177062 A JPH11177062 A JP H11177062A JP 10135746 A JP10135746 A JP 10135746A JP 13574698 A JP13574698 A JP 13574698A JP H11177062 A JPH11177062 A JP H11177062A
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JP
Japan
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block
cell array
memory cell
pads
decoder
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JP10135746A
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Yun-Sang Lee
李潤相
Jun-Young Jeon
全峻永
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】パッド数が多く集積度が高い場合にもパッドが
効率的に配置される半導体メモリ装置を提供する。 【解決手段】第1型デコーダブロック14は、隣り合うメ
モリセルアレイブロック12が対向する辺のうち短い辺に
隣接して配置され、第2型デコーダブロック13は、隣り
合うメモリセルアレイブロック12が対向する辺のうち長
い辺に隣接して配置される。パッドの一部17及び18並び
に周辺回路ブロック15は、対向する第1型デコーダブロ
ック14の間に配置され、パッドの残り16及び19は、チッ
プ領域11を定義する辺のうち短い辺とメモリセルアレイ
ブロック12の他の短い辺との間に配置される。これによ
り、半導体メモリ装置の集積度が高まってもチップの単
方向の長さが過度に長くならないので組立を容易にする
ことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特に、半導体メモリ装置のパッド配置に関す
る。
【０００２】
【従来の技術】近来、半導体メモリ装置の設計技術及び
製造技術の発展に伴って半導体メモリ装置の高集積化及
び高速化が絶え間なく進んでいる。特に、DRAMの集積度
は、１０年程前は僅か256K程度であったが、現在は256M
-DRAM及び1G-DRAMが開発されている。
【０００３】また、マルチメディア産業の発達に起因し
て、より速いデータ処理機能を持つシステムに対する要
求が強くなることによって、半導体メモリ装置のマルチ
ビット化が重要な課題として登場している。ところが、
半導体メモリ装置のマルチビット化は、データ入出力端
子の数、すなわちパッド数の増加を招いて、パッド数の
増加は、チップの小型化を阻害する要素として作用す
る。したがって、パッド数が多い半導体メモリ装置で
は、パッドの効率的な配置が要求され、近来では、パッ
ドをチップの内部に配置する方法が主に使われている。
米国特許番号5,109,265（"Semiconductor Memory with
Connection Pads Disposed in the Interior"）には、
パッドをチップの内部に配置する従来の方法が開示され
ている。図1は、従来の方法による半導体メモリ装置の
構成を示している。
【０００４】図1に示すように、従来の方法による半導
体メモリ装置では、4個のセルフィールドブロック10が
チップ領域1のコーナー上に配置される。デコーダブロ
ック2、3は、各セルフィールドブロック10が対向する部
分に配置される。パッド5は、デコーダブロック2及び3
で囲まれるようにして位置する自由表面領域4の内部に
配置される。自由表面領域4は周辺回路ブロックのため
に使用され得る。
【０００５】ところが、図1に示す従来の方法による構
成では、パッド5の一部が対向する２個のデコーダブロ
ック2の間に配置されているのでチップの単方向長さが
長くなる。したがって、高集積の半導体メモリ装置にお
いて、従来の方法によってパッドが配置される場合は、
チップの単方向長さが過度に長くなることに起因して組
立不能になる可能性がある。また、図1に示す従来の方
法による構成では、パッド5が対向するデコーダブロッ
ク2又は3の間に一列に配置されるので、多数のパッドが
要求される半導体メモリ装置では、パッドの効率的な配
置が非常に難しい。
【０００６】
【発明が解決しようとする課題】本発明は、上記の背景
に鑑みてなされたものであり、例えば、パッド数が多く
集積度が高い半導体メモリ装置において、パッドを効率
的に配置することを目的とする。
【０００７】
【課題を解決するための手段】前記目的を達成するため
の本発明に係る半導体メモリ装置は、複数個のメモリセ
ルアレイブロックと、前記の各メモリセルアレイブロッ
クに対応して設けられた複数個の第1型及び第2型デコー
ダブロックと、周辺回路ブロックと、ボンディングワイ
ヤを連結するための複数個のパッドとを具備する。
【０００８】前記第1型デコーダブロックは、例えば、
隣り合う前記メモリセルアレイブロックが対向する辺の
うち短い辺に隣接して配置され、前記第2型デコーダブ
ロックは、隣り合う前記メモリセルアレイブロックが対
向する辺のうち長い辺に隣接して配置される。また、前
記複数個のパッドの一部及び前記周辺回路ブロックは、
例えば、対向する前記第1型デコーダブロックの間に配
置され、前記複数個のパッドの残りは、例えば、前記チ
ップ領域を定義する辺のうち短い辺と前記メモリセルア
レイブロックの他の短い辺との間に配置される。
【０００９】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を詳細に説明する。
【００１０】図2は、本発明の第1の実施の形態に係る半
導体メモリ装置の構成を示す図である。図2に示すよう
に、本発明の第1の実施の形態に係る半導体メモリ装置
は、長方形のチップ領域11を持ち、複数個のメモリセル
アレイブロック12と、各メモリセルアレイブロック12に
対応する複数個の第1型デコーダブロック14及び複数個
の第2型デコーダブロック13と、周辺回路ブロック15
と、ボンディングワイヤを連結するための複数個の第1
パッド16、第2パッド17、第3パッド18及び第4パッド19
とを具備する。
【００１１】より具体的には、第1型デコーダブロック1
4は、隣り合うメモリセルアレイブロック12が対向する
辺のうち短い辺に隣接して配置され、第2型デコーダブ
ロック13は、隣り合うメモリセルアレイブロック12が対
向する辺のうち長い辺に隣接して配置される。上記のパ
ッドの一部、すなわち第2パッド17及び第3パッド18は、
対向する第1型デコーダブロック14の間に配置され、他
のパッド、すなわち第1パッド16及び第4パッド19は、チ
ップ領域11を定義する辺のうち短い辺とメモリセルアレ
イブロック12の外側の短い辺との間に配置される。ま
た、周辺回路ブロック15は、第2パッド17と第3パッド18
との間に配置される。
【００１２】メモリセルアレイブロック12は、チップ領
域11の辺に沿って配置される。例えば、第1型デコーダ
ブロック14にメモリセルアレイブロック12のローライン
を駆動するローデコーダを配置する場合は、第2型デコ
ーダブロック13にメモリセルアレイブロック12のカラム
ラインを駆動するカラムデコーダを配置することができ
る。反対に、第1型デコーダブロック14にメモリセルア
レイブロック12のカラムラインを駆動するカラムデコー
ダを配置する場合、第2型デコーダブロック13にメモリ
セルアレイブロック12のローラインを駆動するローデコ
ーダを配置することができる。
【００１３】図3は、本発明の第2の実施の形態に係る半
導体メモリ装置の構成を示す図である。図3に示すよう
に、本発明の第2の実施の形態に係る半導体メモリ装置
は、長方形のチップ領域21を持ち、複数個のメモリセル
アレイブロック22と、各メモリセルアレイブロック22に
対応する複数個の第1型デコーダブロック24及び複数個
の第2型デコーダブロック23と、第1及び第2周辺回路ブ
ロック25及び26と、ボンディングワイヤを連結するため
の複数個の第1パッド27、第2パッド28、第3パッド29及
び第4パッド30とを具備する。
【００１４】より具体的には、第1型デコーダブロック2
4は、隣り合うメモリセルアレイブロック22が対向する
辺のうち短い辺に隣接して配置され、第2型デコーダブ
ロック23は、隣り合うメモリセルアレイブロック22が対
向する辺のうち長い辺に隣接して配置される。第1周辺
回路ブロック25及び第2周辺回路ブロック26は、対向す
る第1型デコーダブロック24の間に配置される。第2パッ
ド28及び第3パッド29は、第1周辺回路ブロック25と第2
周辺回路ブロック26との間に配置され、第1パッド27及
び第4パッド30は、チップ領域21を定義する辺のうち短
い辺とメモリセルアレイブロック22の外側の短い辺との
間に配置される。
【００１５】メモリセルアレイブロック22は、チップ領
域21の辺に沿って配置される。例えば、第1型デコーダ
ブロック24にメモリセルアレイブロック22のローライン
を駆動するローデコーダを配置する場合、第2型デコー
ダブロック23にメモリセルアレイブロック22のカラムラ
インを駆動するカラムデコーダを配置することができ
る。反対に、第1型デコーダブロック24にメモリセルア
レイブロック22のカラムラインを駆動するカラムデコー
ダを配置する場合、第2型デコーダブロック23にメモリ
セルアレイブロック22のローラインを駆動するローデコ
ーダを配置することができる。
【００１６】図2及び図3に示す本発明の好適な実施の形
態に係る半導体メモリ装置の構成によれば、第2型デコ
ーダブロック13又は23が配置される位置にパッドが配置
されないため、チップの単方向の長さが短くなる。これ
により、半導体メモリ装置の集積度が高くなってもチッ
プの単方向の長さが過度に長くならないので、組立が容
易になる。また、パッドの一部、すなわち第1パッド16
及び17又は第4パッド19及び30がチップ領域11又は21の
短い辺とメモリセルアレイブロック12又は22の短い辺と
の間に配置されるので、チップ全体により多数のパッド
を配置することができる。また、パッドとパッドと間の
空間が充分になるので、パッド周辺に位置する回路の配
置が容易であり、周辺回路間の距離を近くすることがで
きるのため信号伝達が容易になる。
【００１７】したがって、本発明の好適な実施の形態に
係る半導体メモリ装置の構成は、パッド数が多く、集積
度が高い場合に適する。
【００１８】以上、特定の実施の形態を例示して本発明
を説明したが、本発明は、これに限定されず、本発明の
技術的思想の範囲において様々な変形をなすことができ
る。
【００１９】
【発明の効果】本発明によれば、パッドを効率的に配置
することができる。
【００２０】
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の構成を示す図であ
る。
【図２】本発明の第1の実施の形態に係る半導体メモリ
装置の構成を示す図である。
【図３】本発明の第2の実施の形態に係る半導体メモリ
装置の構成を示す図である。
【符号の説明】
11,21 チップ領域 12,22 メモリセルアレイブロック 13,23 第2型デコーダブロック 14,24 第1型デコーダブロック 15 周辺回路ブロック 16,27 第1パッド 17,28 第2パッド 18,29 第3パッド 19,30 第4パッド 25 第1型周辺回路ブロック 26 第2型周辺回路ブロック

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 長方形のチップ領域を持つ半導体メモリ
    装置において、 複数個のメモリセルアレイブロックと、 前記の各メモリセルアレイブロックに対応して設けられ
    た複数個の第1型及び第2型デコーダブロックと、 周辺回路ブロックと、 ボンディングワイヤを連結するための複数個のパッドと
    を具備し、 前記第1型デコーダブロックは、隣り合う前記メモリセ
    ルアレイブロックが対向する辺のうち短い辺に隣接して
    配置され、前記第2型デコーダブロックは、隣り合う前
    記メモリセルアレイブロックが対向する辺のうち長い辺
    に隣接して配置され、 前記複数個のパッドの一部及び前記周辺回路ブロック
    は、対向する前記第1型デコーダブロックの間に配置さ
    れ、前記複数個のパッドの残りは、前記チップ領域を定
    義する辺のうち短い辺と前記メモリセルアレイブロック
    の他の短い辺との間に配置されていることを特徴とする
    半導体メモリ装置。
  2. 【請求項２】 前記メモリセルアレイブロックは、前記
    チップ領域の辺に沿って配置されていることを特徴とす
    る請求項１に記載の半導体メモリ装置。
  3. 【請求項３】 前記第1型デコーダブロックにローデコ
    ーダが配置され、前記第2型デコーダブロックにカラム
    デコーダが配置されていることを特徴とする請求項１に
    記載の半導体メモリ装置。
  4. 【請求項４】 前記第1型デコーダブロックにカラムデ
    コーダが配置され、前記第2型デコーダブロックにロー
    デコーダが配置されていることを特徴とする請求項１に
    記載の半導体メモリ装置。
  5. 【請求項５】 長方形のチップ領域を持つ半導体メモリ
    装置において、 複数個のメモリセルアレイブロックと、 前記の各メモリセルアレイブロックに対応して設けられ
    た複数個の第1型及び第2型デコーダブロックと、 周辺回路ブロックと、 ボンディングワイヤを連結するための複数個の第1パッ
    ド、第2パッド、第3パッド及び第4パッドとを具備し、 前記第1型デコーダブロックは、隣り合う前記メモリセ
    ルアレイブロックが対向する辺のうち短い辺に隣接して
    配置され、前記第2型デコーダブロックは、隣り合う前
    記メモリセルアレイブロックが対向する辺のうち長い辺
    に隣接して配置され、 前記第2パッド及び第3パッドは、対向する前記第1型デ
    コーダブロックの間に配置され、前記第1パッド及び第4
    パッドは、前記チップ領域を定義する辺のうち短い辺と
    前記メモリセルアレイブロックの他の短い辺との間に各
    々配置され、 前記周辺回路ブロックは、前記第2パッドと第3パッドと
    の間に配置されていることを特徴とする半導体メモリ装
    置。
  6. 【請求項６】 前記メモリセルアレイブロックは、前記
    チップ領域の辺に沿って配置されていることを特徴とす
    る請求項５に記載の半導体メモリ装置。
  7. 【請求項７】 前記第1型デコーダブロックにローデコ
    ーダが配置され、前記第2型デコーダブロックにカラム
    デコーダが配置されていることを特徴とする請求項５に
    記載の半導体メモリ装置。
  8. 【請求項８】 前記第1型デコーダブロックにカラムデ
    コーダが配置され、前記第2型デコーダブロックにロー
    デコーダが配置されていることを特徴とする請求項５に
    記載の半導体メモリ装置。
  9. 【請求項９】 長方形のチップ領域を持つ半導体メモリ
    装置において、 複数個のメモリセルアレイブロックと、 前記の各メモリセルアレイブロックに対応して設けられ
    た複数個の第1型及び第2型デコーダブロックと、 第1周辺回路ブロック及び第2周辺回路ブロックと、 ボンディングワイヤを連結するための複数個の第1パッ
    ド、第2パッド、第3パッド及び第4パッドとを具備し、 前記第1型デコーダブロックは、隣り合う前記メモリセ
    ルアレイブロックが対向する辺のうち短い辺に隣接して
    配置され、前記第2型デコーダブロックは、隣り合う前
    記メモリセルアレイブロックが対向する辺のうち長い辺
    に隣接して配置され、 前記第1周辺回路ブロック及び第2周辺回路ブロックは、
    対向する前記第1型デコーダブロックの間に配置され、 前記第2パッド及び第3パッドは、前記第1周辺回路ブロ
    ックと前記第2周辺回路ブロックとの間に配置され、前
    記第1パッド及び第4パッドは、前記チップ領域を定義す
    る辺のうち短い辺と前記メモリセルアレイブロックの他
    の短い辺との間に各々配置されていることを特徴とする
    半導体メモリ装置。
  10. 【請求項１０】 前記メモリセルアレイブロックは、前
    記チップ領域の辺に沿って配置されていることを特徴と
    する請求項９に記載の半導体メモリ装置。
  11. 【請求項１１】 前記第1型デコーダブロックにローデ
    コーダが配置され、前記第2型デコーダブロックにカラ
    ムデコーダが配置されていることを特徴とする請求項９
    に記載の半導体メモリ装置。
  12. 【請求項１２】 前記第1型デコーダブロックにカラム
    デコーダが配置され、前記第2型デコーダブロックにロ
    ーデコーダが配置されていることを特徴とする請求項９
    に記載の半導体メモリ装置。
JP10135746A 1997-11-21 1998-05-18 半導体メモリ装置 Pending JPH11177062A (ja)

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