JPH0564852B2 - - Google Patents
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- JPH0564852B2 JPH0564852B2 JP60262814A JP26281485A JPH0564852B2 JP H0564852 B2 JPH0564852 B2 JP H0564852B2 JP 60262814 A JP60262814 A JP 60262814A JP 26281485 A JP26281485 A JP 26281485A JP H0564852 B2 JPH0564852 B2 JP H0564852B2
- Authority
- JP
- Japan
- Prior art keywords
- cell array
- substrate
- pad
- area
- bonding
- Prior art date
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- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 37
- 239000004065 semiconductor Substances 0.000 claims description 32
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000004904 shortening Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
この発明は半導体記憶装置、特に、チツプ面積
を増大させること無くパツド領域を分散してボン
デイングワイヤを短縮し、ボンデイングワイヤと
半導体基板とのシヨートを未然に防止する半導体
記憶装置に関する。
を増大させること無くパツド領域を分散してボン
デイングワイヤを短縮し、ボンデイングワイヤと
半導体基板とのシヨートを未然に防止する半導体
記憶装置に関する。
＜従来の技術＞
従来の半導体記憶装置としては、例えば、第２
図および第３図に示すようなものが知られてい
る。第２図は半導体基板上の各領域の配置図、第
３図は半導体基板をDIP（デユアル・インライ
ン・パツケージ）に実装した状態での一部の配置
図である。第２図において、１１は略長方形の半
導体基板を表し、半導体基板１１上には、中央部
にセルアレイ領域１２が、また、該セルアレイ領
域１２の基板１１の長辺方向両側にそれぞれ周辺
回路領域１３が設定され、さらに、これら周辺回
路領域１３のそれぞれの外側に複数のボンデイン
グパツド１４が配置されたパツド領域１９が設定
されている。
図および第３図に示すようなものが知られてい
る。第２図は半導体基板上の各領域の配置図、第
３図は半導体基板をDIP（デユアル・インライ
ン・パツケージ）に実装した状態での一部の配置
図である。第２図において、１１は略長方形の半
導体基板を表し、半導体基板１１上には、中央部
にセルアレイ領域１２が、また、該セルアレイ領
域１２の基板１１の長辺方向両側にそれぞれ周辺
回路領域１３が設定され、さらに、これら周辺回
路領域１３のそれぞれの外側に複数のボンデイン
グパツド１４が配置されたパツド領域１９が設定
されている。
第３図に示すように、このような半導体基板１
１は、パツケージ１５に装着されると、各ボンデ
イングパツド１４がそれぞれパツケージ１５に形
成されたリード１６にボンデイングワイヤ１７に
よつて結線される。
１は、パツケージ１５に装着されると、各ボンデ
イングパツド１４がそれぞれパツケージ１５に形
成されたリード１６にボンデイングワイヤ１７に
よつて結線される。
しかるに、このような半導体記憶装置は、リー
ド１６はボンデイングパツド１４より寸法がはる
かに大きいため、各リード１６とボンデイングパ
ツド１４とを対応させて結線すると、端に位置す
るリード１６とボンデイングパツド１４とを結線
するボンデイングワイヤ１７が長くなり、その容
量が大きくなるとともに、また、ボンデイングワ
イヤ１７が垂れ下がつて半導体基板１１のエツジ
と接触するおそれが大きくなるという欠点があつ
た。
ド１６はボンデイングパツド１４より寸法がはる
かに大きいため、各リード１６とボンデイングパ
ツド１４とを対応させて結線すると、端に位置す
るリード１６とボンデイングパツド１４とを結線
するボンデイングワイヤ１７が長くなり、その容
量が大きくなるとともに、また、ボンデイングワ
イヤ１７が垂れ下がつて半導体基板１１のエツジ
と接触するおそれが大きくなるという欠点があつ
た。
そこで、このような欠点を解決する半導体記憶
装置として、第４図あるいは第５図に示すよう
に、セルアレイ領域１２を分割して半導体基板１
１の長辺方向中央の縁部にボンデイングパツド１
４を配置させたものが提案されている。第５図お
よび第６図はそれぞれ半導体基板上の各領域の配
置図であり、第２図と同一の部分には同一の番号
を付して説明を省略する。第４図に示す半導体記
憶装置は、セルアレイ領域１２が基板１１の長辺
方向に離間して中間に余裕領域を形成する２つの
分割領域１８ａ，１８ｂからなり、これら分割領
域１８ａ，１８ｂの間の余裕領域の基板１１の短
辺方向の両縁部にボンデイングパツド１４が配設
されている。また、第５図に示す半導体記憶装置
は、セルアレイ領域１２が基板１１の短辺方向の
一方に偏つて位置し他方に余裕領域を形成する２
つの分割領域１８ａ，１８ｂからなり、これらの
分割領域１８ａ，１８ｂによつて形成された余裕
領域にボンデイングパツド１４が配置されてい
る。
装置として、第４図あるいは第５図に示すよう
に、セルアレイ領域１２を分割して半導体基板１
１の長辺方向中央の縁部にボンデイングパツド１
４を配置させたものが提案されている。第５図お
よび第６図はそれぞれ半導体基板上の各領域の配
置図であり、第２図と同一の部分には同一の番号
を付して説明を省略する。第４図に示す半導体記
憶装置は、セルアレイ領域１２が基板１１の長辺
方向に離間して中間に余裕領域を形成する２つの
分割領域１８ａ，１８ｂからなり、これら分割領
域１８ａ，１８ｂの間の余裕領域の基板１１の短
辺方向の両縁部にボンデイングパツド１４が配設
されている。また、第５図に示す半導体記憶装置
は、セルアレイ領域１２が基板１１の短辺方向の
一方に偏つて位置し他方に余裕領域を形成する２
つの分割領域１８ａ，１８ｂからなり、これらの
分割領域１８ａ，１８ｂによつて形成された余裕
領域にボンデイングパツド１４が配置されてい
る。
＜発明が解決しようとする問題点＞
しかしながら、上記第４図あるいは第５図に示
す半導体記憶装置にあつても、それぞれの余裕領
域の面積がボンデイングパツドの配置に必要な面
積よりも大きくなつてしまうため、チツプ面積が
増大するという問題点があつた。
す半導体記憶装置にあつても、それぞれの余裕領
域の面積がボンデイングパツドの配置に必要な面
積よりも大きくなつてしまうため、チツプ面積が
増大するという問題点があつた。
＜問題点を解決するための手段＞
この発明は、上記問題点および欠点をともに解
決することを目的としてなされたもので、略長方
形状の半導体基板上に、該基板の略中央に位置
し、該基板の短辺方向に延在するワード線と長辺
方向に延在するビツト線とに接続した複数のメモ
リセルが行列状に配列されたセルアレイ領域と、
該セルアレイ領域の前記長辺方向両側に位置し、
ボンデイングワイヤ接続されるボンデイングパツ
ドが配設されたパツド領域と、が設定された半導
体記憶装置において、前記セルアレイ領域を前記
長辺方向に分割して複数の分解セルアレイ領域を
設定するとともに、少くなくとも１つの分割セル
アレイ領域をそのワード線を他の分割セルアレイ
領域のワード線より短くすることで前記短辺方向
の寸法を縮少し、該短辺方向の寸法が縮少された
分割セルアレイ領域の短辺方向の両側にボンデイ
ングパツドが配設される第２のパツド領域を設定
したことを特徴としている。
決することを目的としてなされたもので、略長方
形状の半導体基板上に、該基板の略中央に位置
し、該基板の短辺方向に延在するワード線と長辺
方向に延在するビツト線とに接続した複数のメモ
リセルが行列状に配列されたセルアレイ領域と、
該セルアレイ領域の前記長辺方向両側に位置し、
ボンデイングワイヤ接続されるボンデイングパツ
ドが配設されたパツド領域と、が設定された半導
体記憶装置において、前記セルアレイ領域を前記
長辺方向に分割して複数の分解セルアレイ領域を
設定するとともに、少くなくとも１つの分割セル
アレイ領域をそのワード線を他の分割セルアレイ
領域のワード線より短くすることで前記短辺方向
の寸法を縮少し、該短辺方向の寸法が縮少された
分割セルアレイ領域の短辺方向の両側にボンデイ
ングパツドが配設される第２のパツド領域を設定
したことを特徴としている。
この発明にかかる半導体記憶装置によれば、第
２のパツド領域にもボンデイングパツドが配設さ
れるため、ボンデイングパツドとリードとの位置
を整合させてボンデイングワイヤを短くすること
ができ、ボンデイングワイヤが半導体基板に接触
することも無くなる。そして、この第２のパツド
領域は、セルアレイ領域を分割する寸法および分
割セルアレイ領域のワード線の長さを適当に決定
することでボンデイングパツドを配設するために
必要な最小の面積とすることができ、半導体基板
に利用されない部分が生じることは無く、チツプ
面積の増大を防げる。
２のパツド領域にもボンデイングパツドが配設さ
れるため、ボンデイングパツドとリードとの位置
を整合させてボンデイングワイヤを短くすること
ができ、ボンデイングワイヤが半導体基板に接触
することも無くなる。そして、この第２のパツド
領域は、セルアレイ領域を分割する寸法および分
割セルアレイ領域のワード線の長さを適当に決定
することでボンデイングパツドを配設するために
必要な最小の面積とすることができ、半導体基板
に利用されない部分が生じることは無く、チツプ
面積の増大を防げる。
＜実施例＞
以下、この発明の実施例を図面に基づいて説明
する。
する。
第１図はこの発明にかかる半導体記憶装置の一
実施例を示し、半導体基板の各領域の配置図であ
る。なお、前述した第２図の従来例と同一の部分
には、同一の符号を付して説明を省略する。
実施例を示し、半導体基板の各領域の配置図であ
る。なお、前述した第２図の従来例と同一の部分
には、同一の符号を付して説明を省略する。
同図に示すように、セルアレイ領域１２は基板
１１の長辺方向に３つの分割セルアレイ領域１２
ａ，１２ｂ，１２ｃに分割されている。中央の分
割セルアレイ領域１２ｂは、基板１１の短辺方向
に延在するワード線（図示せず）を両側の分割セ
ルアレイ領域１２ａ，１２ｃより短くすることで
前記短辺方向に小型化され、該短辺方向の寸法が
両側の分割セルアレイ領域１２ａ，１２ｃより小
さくなつている。中央の分割セルアレイ領域１２
ｂの短辺方向の両側の基板１１上には、それぞ
れ、２のボンデイングパツド１４が配列された第
２のパツド領域２０が設定されている。これらボ
ンデイグパツド１４は、第１図に図示しないが前
述した対応するリード１６の近傍に配置され、該
リード１６との間でボンデイングワイヤ１７が結
線されている。第２のパツド領域２０は、全面積
に対するボンデイングパツド１４の占める面積の
割合が前述したパツド領域と同等になるように長
辺方向および短辺方向の寸法が設定されている。
１１の長辺方向に３つの分割セルアレイ領域１２
ａ，１２ｂ，１２ｃに分割されている。中央の分
割セルアレイ領域１２ｂは、基板１１の短辺方向
に延在するワード線（図示せず）を両側の分割セ
ルアレイ領域１２ａ，１２ｃより短くすることで
前記短辺方向に小型化され、該短辺方向の寸法が
両側の分割セルアレイ領域１２ａ，１２ｃより小
さくなつている。中央の分割セルアレイ領域１２
ｂの短辺方向の両側の基板１１上には、それぞ
れ、２のボンデイングパツド１４が配列された第
２のパツド領域２０が設定されている。これらボ
ンデイグパツド１４は、第１図に図示しないが前
述した対応するリード１６の近傍に配置され、該
リード１６との間でボンデイングワイヤ１７が結
線されている。第２のパツド領域２０は、全面積
に対するボンデイングパツド１４の占める面積の
割合が前述したパツド領域と同等になるように長
辺方向および短辺方向の寸法が設定されている。
なお、２１ａ，２１ｂ，２１ｃは各分割セルア
レイ領域１２ａ，１２ｂ，１２ｃ内に長辺方向に
配置された行デコーダ、同様に、２２ａ，２２
ｂ，２２ｃは各分割セルアレイ領域１２ａ，１２
ｂ，１２ｃ内に短辺方向に配置された列デコーダ
を表している。
レイ領域１２ａ，１２ｂ，１２ｃ内に長辺方向に
配置された行デコーダ、同様に、２２ａ，２２
ｂ，２２ｃは各分割セルアレイ領域１２ａ，１２
ｂ，１２ｃ内に短辺方向に配置された列デコーダ
を表している。
次に、この実施例の作用を説明する。
この半導体記憶装置においては、第２のパツド
領域２０にリード１６の近傍でボンデイングパツ
ド１４を配置することができるため、このボンデ
イングパツド１４とリード１６との間を接続する
ボンデイングワイヤ１７の長さを短くすることが
できる。したがつて、ボンデイングワイヤ１７が
垂れ下がつて半導体基板１１の縁部に接触するお
それも無くなり、シヨートが防止されて信頼性を
向上させることができる。
領域２０にリード１６の近傍でボンデイングパツ
ド１４を配置することができるため、このボンデ
イングパツド１４とリード１６との間を接続する
ボンデイングワイヤ１７の長さを短くすることが
できる。したがつて、ボンデイングワイヤ１７が
垂れ下がつて半導体基板１１の縁部に接触するお
それも無くなり、シヨートが防止されて信頼性を
向上させることができる。
また、この第２のパツド領域２０は、セルアレ
イ領域１２を分割する寸法（または分割セルアレ
イ領域１２ａ，１２ｂ，１２ｃ）の個数）および
中央の分割セルアレイ領域１２ｂのワード線の長
さ、すなわち中央の分割セルアレイ領域１２ｂの
長辺および短辺方向の寸法を配設されるボンデイ
ングパツド１４の数に応じて適当に決定すれば、
ボンデイングパツド１４を配設するための必要最
小限の面積とすることができる。したがつて、半
導体基板１１上の面積の全てを有効に利用するこ
とができ、基板１１に利用されない部分が生じる
ことも無く、集積度を向上させることができるよ
うになる。
イ領域１２を分割する寸法（または分割セルアレ
イ領域１２ａ，１２ｂ，１２ｃ）の個数）および
中央の分割セルアレイ領域１２ｂのワード線の長
さ、すなわち中央の分割セルアレイ領域１２ｂの
長辺および短辺方向の寸法を配設されるボンデイ
ングパツド１４の数に応じて適当に決定すれば、
ボンデイングパツド１４を配設するための必要最
小限の面積とすることができる。したがつて、半
導体基板１１上の面積の全てを有効に利用するこ
とができ、基板１１に利用されない部分が生じる
ことも無く、集積度を向上させることができるよ
うになる。
＜発明の効果＞
以上説明してきたように、この発明にかかる半
導体記憶装置によれば、セルアレイ領域をワード
線の延在方向と直角な方向に複数の分割セルアレ
イ領域に分割するとともに少くなくとも１つの分
割セルアレイ領域をワード線を短くして該ワード
線の延在方向の寸法を小さくし、この分割セルア
レイ領域の両側にボンデイングパツドが配置され
る第２のパツド領域を設定したため、ボンデイン
グパツドを対応するリードの近傍に配置してボン
デイングワイヤを短縮することができ、また、第
２のパツド領域をその面積に対するボンデイング
パツドの占める面積の割合が適正な比率となるよ
うに分割セルアレイ領域の寸法を定め、基板を有
効に利用して集積度を高めることが可能となる。
導体記憶装置によれば、セルアレイ領域をワード
線の延在方向と直角な方向に複数の分割セルアレ
イ領域に分割するとともに少くなくとも１つの分
割セルアレイ領域をワード線を短くして該ワード
線の延在方向の寸法を小さくし、この分割セルア
レイ領域の両側にボンデイングパツドが配置され
る第２のパツド領域を設定したため、ボンデイン
グパツドを対応するリードの近傍に配置してボン
デイングワイヤを短縮することができ、また、第
２のパツド領域をその面積に対するボンデイング
パツドの占める面積の割合が適正な比率となるよ
うに分割セルアレイ領域の寸法を定め、基板を有
効に利用して集積度を高めることが可能となる。
第１図はこの発明にかかる半導体記憶装置の一
実施例の各領域の配置を表す基板の平面図であ
る。第２図から第５図は従来の半導体記憶装置を
示し、第２図は基板上の各領域の配置の一の態様
を表す平面図、第３図は第２図の基板をDIPに実
装した状態の要部平面図、第４図は基板の各領域
の配置の他の態様を表す平面図、第５図は基板の
各領域の配置のまた他の態様を表す平面図であ
る。 １１……半導体基板、１２……セルアレイ領
域、１２ａ，１２ｂ，１２ｃ……分割セルアレイ
領域、１４……ボンデイングパツド、１６……リ
ード、１７……ボンデイングワイヤ、２０……第
２のパツド領域。
実施例の各領域の配置を表す基板の平面図であ
る。第２図から第５図は従来の半導体記憶装置を
示し、第２図は基板上の各領域の配置の一の態様
を表す平面図、第３図は第２図の基板をDIPに実
装した状態の要部平面図、第４図は基板の各領域
の配置の他の態様を表す平面図、第５図は基板の
各領域の配置のまた他の態様を表す平面図であ
る。 １１……半導体基板、１２……セルアレイ領
域、１２ａ，１２ｂ，１２ｃ……分割セルアレイ
領域、１４……ボンデイングパツド、１６……リ
ード、１７……ボンデイングワイヤ、２０……第
２のパツド領域。
Claims (1)
- １ 所定の長さを有するワード線を備えた少なく
とも一つの第１のセルアレイと、前記所定の長さ
よりも短いワード線を備えた少なくとも一つの第
２のセルアレイとが長方形基板上に、前記ワード
線が前記基板の短辺に平行になるように前記基板
の長辺方向に隣接して配置されてセルアレイ領域
を形成し、前記セルアレイ領域と前記基板の短辺
との間に前記セルアレイ領域と隣接して周辺回路
領域が形成され、前記周辺回路領域と前記基板の
短辺及び長辺との間に前記周辺回路領域と隣接し
てパツドが形成され、かつ前記第２のセルアレイ
と前記基板の長辺との間に前記第２のセルアレイ
と隣接してパツドが形成されていることを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26281485A JPS62122139A (ja) | 1985-11-21 | 1985-11-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26281485A JPS62122139A (ja) | 1985-11-21 | 1985-11-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122139A JPS62122139A (ja) | 1987-06-03 |
| JPH0564852B2 true JPH0564852B2 (ja) | 1993-09-16 |
Family
ID=17380982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26281485A Granted JPS62122139A (ja) | 1985-11-21 | 1985-11-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62122139A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6435945A (en) * | 1987-07-30 | 1989-02-07 | Nec Corp | Semiconductor integrated circuit |
| JP2560805B2 (ja) * | 1988-10-06 | 1996-12-04 | 三菱電機株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
-
1985
- 1985-11-21 JP JP26281485A patent/JPS62122139A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62122139A (ja) | 1987-06-03 |
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