JPH0546638B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置、特に、チツプ面積を
増大させることなく、周辺回路領域を分散して、
信号の遅延を小さくし、特性の向上を図つた半導
体記憶装置に関する。

〔従来の技術〕

従来の半導体記憶装置としては互いに直交する
ビツト線とワード線とに接続する複数のメモリセ
ルが行列状に配列された規則的くり返しパターン
よりなるセルアレイ領域が、半導体基板上のほぼ
中央に位置し、該セルアレイ領域の両側に不規則
パターンよりなる周辺回路領域が設けられたもの
が知られている。

第３図は従来の半導体記憶装置に於ける半導体
基板上の各領域の配置図である。

このような配置にする理由の一つは、半導体記
憶装置を実装するパツケージの幅の寸法の制約に
より長辺方向に比べて短辺方向は大きくできない
ことによる。

しかるに、このような半導体記憶装置に於いて
は、セルアレイ領域内で必要とする信号の信号線
（たとえばデコーダを充電するための信号線など）
２３が、周辺回路領域１３から、セルアレイ領域
１２へはいり、且つ、セルアレイ領域内を長辺方
向に横断するような配置となり、その長さが極め
て長くなつてしまう。このため、たとえ前記信号
線がアルミニウム等の低抵抗金属配線で構成され
ていても、その遠端では寄生容量、寄生抵抗によ
る信号の遅れは無視できない大きさとなり、半導
体記憶装置の特性に影響を及ぼすおそれが生じる
という欠点があつた。しかも前述の問題は今後、
半導体記憶装置内のパターンが微細化するにつ
れ、顕著なものとなる。

そこで、このような欠点を解決する半導体記憶
装置として、第４図あるいは、第５図に示すよう
なものが知られている。なお、第３図と同一の部
分には同一の番号を付して説明を省略する。

第４図に示したものは半導体記憶装置の長辺に
沿つて第２の周辺回路領域１４を設けたものであ
り、このような配置にすれば、セルアレイ領域内
で必要とする信号の信号線２３の長さは短かくす
ることができるが、第２の周辺回路領域を設けた
ことにより、短辺方向に大きくなる恐れがあるの
で、第２の周辺回路領域を短辺方向に極めて小さ
くしなければならない。

一方、第５図に示したものは、セルアレイ領域
１２を分割し、その間に第２の周辺回路領域１４
を設けたものであり、信号線２３の遠端での信号
の遅延は第３図に示した半導体記憶装置のほぼ半
分にすることができる。しかるに、第５図に示し
た半導体記憶装置では、アレイ領域内で必要とす
る信号の信号線が第２の周辺回路領域１４内を横
切ることとなり、第２の周辺回路領域内の信号線
の配置を複雑なものとしてしまう。

〔発明が解決しようとする問題点〕

このように、上記第４図、第５図に示す半導体
記憶装置にあつても、それぞれ、信号の遅延を防
ぐために設けられた第２の周辺回路領域に種々の
制約が課せられるという問題点があつた。

〔問題点を解決するための手段〕

本発明は、上記問題点及び欠点をともに解決す
ることを目的としてなされたもので、ほぼ長方形
状の半導体基板上に、該基板のほぼ中央に位置し
て、該基板の短辺方向に延在するワード線と長辺
方向に延在するビツト線とに接続する複数のメモ
リセルが行列状に配列された規則的くり返しパタ
ーンよりなるセルアレイ領域と、該セルアレイ領
域の前記長辺方向両側に位置する不規則的パター
ンよりなる周辺回路領域と、が設定された半導体
記憶装置に於いて前記セルアレイ領域を前記長辺
方向に分割して、複数の分割セルアレイ領域を設
定するとともに、少なくとも１つの分割セルアレ
イ領域のワード線を、他の分割セルアレイ領域の
ワード線より短くして前記短辺方向の寸法を縮小
し、該短辺方向の寸法を縮小した分割セルアレイ
領域の短辺方向の少なくとも一方の側の基板上
に、不規則パターンよりなる第２の周辺回路領域
を設定したことを特徴としている。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明す
る。

第１図は本発明にかかわる半導体記憶装置の一
実施例を示し、半導体基板上の各領域の配置図で
ある。なお、前述した第３図の従来例と同一の部
分には、同一の符号を付して説明を省略する。

同図に示すように、セルアレイ領域１２は基板
１１の長辺方向に３つの分割セルアレイ領域１２
ａ，１２ｂ，１２ｃに分割されている。中央の分
割セルアレイ領域１２ｂは、基板１１の短辺方向
に延在するワード線（図示せず）を両側の分割セ
ルアレイ領域１２ａ，１２ｃより短くすることで
前記短辺方向に小型化され、該短辺方向の寸法が
両側の分割セルアレイ領域１２ａ，１２ｃより小
さくなつている。中央の分割セルアレイ領域１２
ｂの短辺方向の両側の基板１１には、第２の周辺
回路領域１４が配置され、この領域内に設けられ
た回路によりセルアレイ領域に必要な信号が作ら
れ、信号線２３で各分割セルアレイ領域へ接続さ
れている。

なお、２１ａ，２１ｂ，２１ｃは各分割セルア
レイ領域１２ａ，１２ｂ，１２ｃ内に長辺方向に
配置された行デコーダ、同様に２２ａ，２２ｂ，
２２ｃは各分割セルアレイ領域１２ａ，１２ｂ，
１２ｃ内に短辺方向に配置された列デコーダを表
している。

次に、この実施例の作用を説明する。

この半導体記憶装置に於いては、第２の周辺回
路領域１４がセルアレイ領域のほぼ中央に配置す
ることができるため、セルアレイ領域内で必要と
する信号の信号線２３を短かくすることができ、
信号線遠端部での信号の遅延も小さくなり、犠牲
を向上させることができる。

また、第２の周辺回路領域１４は、セルアレイ
領域１２を分割する寸法（または、分割セルアレ
イ領域１２ａ，１２ｂ，１２ｃの個数）及び中央
の分割セルアレイ領域１２ｂのワード線の長さを
適当に決定すれば、必要最小限の面積とすること
ができ、集積度を向上させることができる。

更に第２の周辺回路領域１４は分割セルアレイ
領域１２ｂの外側に配置されているため、セルア
レイ領域内の信号線と第２の周辺回路領域内の信
号線が交叉する恐れがなく、設計が容易である。

〔実施例 ２〕 第２図は本発明の第２の実施例を示した半導体
基板上の各領域の配置図であり、第１図に示した
実施例と同一の部分には同一の符号を付して説明
を省略する。

第２図に示した実施例は第１図に示した半導体
記憶装置に対し、長辺方向の寸法が大きいものの
場合である。このように半導体記憶装置の長辺方
向の寸法が大きくなると、第２の周辺回路領域１
４をセルアレイ領域のほぼ中央へ配置したのでは
半導体基板１１上に設けられた信号線２３の長辺
方向に延在する部分が長くなつてしまうため本発
明の効果が十分発揮できなくなつてしまう。その
ため、第２図に示したように、第２の周辺回路領
域１４も２分割し、それぞれに、セルアレイ領域
で必要とされる信号の発生回路を設けて、信号線
２３の長さが長くなるのを防いでいる。

〔発明の効果〕

以上説明したように、本発明にかかる半導体記
憶装置によれば、セルアレイ領域をワード線の延
在方向と直角な方向に複数の分割セルアレイ領域
に分割するとともに少なくとも１つの分割セルア
レイ領域をワード線を短くして該ワード線の延在
方向の寸法を小さくし、この分割セルアレイ領域
の少なくとも一方の側に第２の周辺回路領域を設
定したため、セルアレイ領域で必要とする信号線
の長さを短縮でき、また、第２の周辺回路領域の
大きさに応じて分割セルアレイ領域の寸法を定
め、基板を有効に利用して集積度を高めることが
可能となる。また、第２の周辺回路領域内の信号
の配置も簡素化することができる。

【図面の簡単な説明】

第１図、第２図はそれぞれ本発明にかかる半導
体記憶装置の第１及び第２の実施例を示した各領
域の配置を表わす基板の平面図、第３図ないし第
５図はいずれも従来の半導体記憶装置を示した各
領域の配置を表わす基板の平面図である。 １１……半導体基板、１２……セルアレイ領
域、１２ａ，１２ｂ，１２ｃ，１２ｄ……分割セ
ルアレイ領域、１３……周辺回路領域、１４……
第２の周辺回路領域、２１ａ，２１ｂ，２１ｃ…
…行デコーダ、２２ａ，２２ｂ，２２ｃ……列デ
コーダ、２３……信号線。

Claims (1)

【特許請求の範囲】
1. １ ほぼ長方形状の半導体基板上に、該基板のほ
   ぼ中央に位置して該基板の短辺方向に延在するワ
   ード線と長辺方向に延在するビツト線とに接続す
   る複数のメモリセルが行列状に配列された規則的
   くり返しパターンよりなるセルアレイ領域と、該
   セルアレイ領域の前記長辺方向両側に位置する不
   規則的パターンよりなる周辺回路領域と、が設定
   された半導体記憶装置に於いて、前記セルアレイ
   領域を前記長辺方向に分割して、複数の分割セル
   アレイ領域を設定するとともに、少なくとも１つ
   の分割セルアレイ領域のワード線を他の分割セル
   アレイ領域のワード線より短くして前記短辺方向
   の寸法を縮小し、該短辺方向の寸法を縮小した分
   割セルアレイ領域の短辺方向の少なくとも一方の
   側の基板上に不規則的パターンよりなる第２の周
   辺回路領域を設定したことを特徴とする半導体記
   憶装置。