JPH07114259B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07114259B2 JPH07114259B2 JP1270381A JP27038189A JPH07114259B2 JP H07114259 B2 JPH07114259 B2 JP H07114259B2 JP 1270381 A JP1270381 A JP 1270381A JP 27038189 A JP27038189 A JP 27038189A JP H07114259 B2 JPH07114259 B2 JP H07114259B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- power supply
- cell array
- memory cell
- ground
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置に関するもので、特に周辺回路
に接続される電源線及び接地線の配線パターンに係わる
ものである。
に接続される電源線及び接地線の配線パターンに係わる
ものである。
（従来の技術） 従来、半導体記憶装置における電源線及び接地線は、例
えば第４図に示すような配線パターンにより形成されて
いる。なお、第４図において、１は半導体チップ、２及
び２′はメモリセルアレイ領域、３は周辺回路領域、４
は電源線、５は接地線、６は電源パッド、７は接地パッ
ドをそれぞれ示している。
えば第４図に示すような配線パターンにより形成されて
いる。なお、第４図において、１は半導体チップ、２及
び２′はメモリセルアレイ領域、３は周辺回路領域、４
は電源線、５は接地線、６は電源パッド、７は接地パッ
ドをそれぞれ示している。
半導体チップ１上には例えば２つに分割されたメモリセ
ルアレイ領域２及び２′が形成されている。また、メモ
リセルアレイ領域２及び２′の間には周辺回路領域３が
形成されている。さらに、メモリセルアレイ領域２及び
２′の周辺（周辺回路領域３を除く）にはボンディング
パッド・入力保護回路領域及び必要な周辺回路領域が形
成されている。
ルアレイ領域２及び２′が形成されている。また、メモ
リセルアレイ領域２及び２′の間には周辺回路領域３が
形成されている。さらに、メモリセルアレイ領域２及び
２′の周辺（周辺回路領域３を除く）にはボンディング
パッド・入力保護回路領域及び必要な周辺回路領域が形
成されている。
そして、周辺回路領域３並びにボンディングパッド・入
力保護回路領域及び必要な周辺回路領域に電源又は接地
電位を供給するため、電源線４及び接地線５がメモリセ
ルアレイ領域２及び２′の周辺に配線されている。ま
た、これら電源線４及び接地線５は、周辺回路領域３並
びにボンディングパッド・入力保護回路領域及び必要な
周辺回路領域にそれぞれ接続されている。さらに、電源
線４は電源パッド６、又接地線５は接地パッド７にそれ
ぞれ接続されている。
力保護回路領域及び必要な周辺回路領域に電源又は接地
電位を供給するため、電源線４及び接地線５がメモリセ
ルアレイ領域２及び２′の周辺に配線されている。ま
た、これら電源線４及び接地線５は、周辺回路領域３並
びにボンディングパッド・入力保護回路領域及び必要な
周辺回路領域にそれぞれ接続されている。さらに、電源
線４は電源パッド６、又接地線５は接地パッド７にそれ
ぞれ接続されている。
しかしながら、このような配線方法では、メモリセルア
レイ領域２及び２′の周辺に電源線４及び接地線５を配
置するため、その配線領域が別に必要になる。しかも、
電源線４及び接地線５の配線幅は、その終端まで安定し
た電源電位を供給するために細くすることができない。
配線幅を細くしてしまうと、配線のインピーダンスが大
きくなり、周辺回路の正常動作に必要な電位を供給でき
なくなるからである。つまり、太い配線幅の電源線４及
び接地線５をメモリセルアレイ領域２及び２′の周辺に
設けなければならない。このため、電源線４及び接地線
５の配線領域が拡大し、チップサイズの縮小化にとって
は大変な問題となる。
レイ領域２及び２′の周辺に電源線４及び接地線５を配
置するため、その配線領域が別に必要になる。しかも、
電源線４及び接地線５の配線幅は、その終端まで安定し
た電源電位を供給するために細くすることができない。
配線幅を細くしてしまうと、配線のインピーダンスが大
きくなり、周辺回路の正常動作に必要な電位を供給でき
なくなるからである。つまり、太い配線幅の電源線４及
び接地線５をメモリセルアレイ領域２及び２′の周辺に
設けなければならない。このため、電源線４及び接地線
５の配線領域が拡大し、チップサイズの縮小化にとって
は大変な問題となる。
（発明が解決しようとする課題） このように、従来は、電源線及び接地線がメモリセルア
レイ領域の周辺に配線されていた。また、正常な回路動
作を行うためには電源線及び接地線の線幅を太くする必
要があった。このため、電源線及び接地線の配線領域が
拡大し、チップサイズの縮小化が困難になるという欠点
があった。
レイ領域の周辺に配線されていた。また、正常な回路動
作を行うためには電源線及び接地線の線幅を太くする必
要があった。このため、電源線及び接地線の配線領域が
拡大し、チップサイズの縮小化が困難になるという欠点
があった。
よって、本発明は、メモリセルアレイ領域の周辺に配線
される電源線及び接地線の配線領域を縮小又は無くすこ
とによりチップサイズの縮小化を図ることができ、しか
も電源線及び接地線の終端まで安定した電源又は接地電
位を供給することができる半導体記憶装置を提供するこ
とを目的とする。
される電源線及び接地線の配線領域を縮小又は無くすこ
とによりチップサイズの縮小化を図ることができ、しか
も電源線及び接地線の終端まで安定した電源又は接地電
位を供給することができる半導体記憶装置を提供するこ
とを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の半導体記憶装置
は、メモリセルアレイ領域と、このメモリセルアレイ上
に配線される複数の信号線と、規則的に前記信号線間に
配線され、前記信号線と同等の形状となるように形成さ
れる複数の電源線及び接地線とを有している。
は、メモリセルアレイ領域と、このメモリセルアレイ上
に配線される複数の信号線と、規則的に前記信号線間に
配線され、前記信号線と同等の形状となるように形成さ
れる複数の電源線及び接地線とを有している。
また、少なくとも２つのメモリセルアレイ領域と、この
メモリセルアレイ領域間に配置される周辺回路領域と、
前記メモリセルアレイ領域上に配線される複数の信号線
と、規則的に前記信号線間に配線されると共に前記信号
線と同等の形状となるように形成され、前記周辺回路領
域に接続される複数の電源線及び接地線とを有してい
る。
メモリセルアレイ領域間に配置される周辺回路領域と、
前記メモリセルアレイ領域上に配線される複数の信号線
と、規則的に前記信号線間に配線されると共に前記信号
線と同等の形状となるように形成され、前記周辺回路領
域に接続される複数の電源線及び接地線とを有してい
る。
さらに、前記信号線は、カラム選択線又はカラム信号読
出し書込み線であるというものである。
出し書込み線であるというものである。
（作用） このような構成によれば、周辺回路に接続される電源線
及び接地線がメモリセルアレイ領域上に配線されてい
る。このため、メモリセルアレイ領域の周辺に入力保護
回路及び必要な周辺回路が存在しない場合には、電源線
及び接地線を配置するための配線領域を無くすことがで
きる。また、メモリセルアレイ領域の周辺に入力保護回
路及び必要な周辺回路が存在する場合には、その入力保
護回路及び必要な周辺回路に電源及び接地電位を与える
ため必要な程度に配線領域を縮小できる。
及び接地線がメモリセルアレイ領域上に配線されてい
る。このため、メモリセルアレイ領域の周辺に入力保護
回路及び必要な周辺回路が存在しない場合には、電源線
及び接地線を配置するための配線領域を無くすことがで
きる。また、メモリセルアレイ領域の周辺に入力保護回
路及び必要な周辺回路が存在する場合には、その入力保
護回路及び必要な周辺回路に電源及び接地電位を与える
ため必要な程度に配線領域を縮小できる。
一方、電源線及び接地線の配線幅が細くなっても、その
電源線及び接地線の本数を多くすることにより実質的な
配線幅を太くすることができる。このため、配線のイン
ピーダンスを低く抑えることも可能となる。さらに、電
源線及び接地線は、信号線と同等な形状で規則的に形成
されているため、信号線下に形成される例えばビット線
の寄生容量のバラツキには影響を及ぼさない。
電源線及び接地線の本数を多くすることにより実質的な
配線幅を太くすることができる。このため、配線のイン
ピーダンスを低く抑えることも可能となる。さらに、電
源線及び接地線は、信号線と同等な形状で規則的に形成
されているため、信号線下に形成される例えばビット線
の寄生容量のバラツキには影響を及ぼさない。
（実施例） 以下、本発明の一実施例について図面を参照しながら詳
細に説明する。なお、この説明において、全図にわたり
共通部分には共通の参照符号を用いることで重複説明を
避けることにする。
細に説明する。なお、この説明において、全図にわたり
共通部分には共通の参照符号を用いることで重複説明を
避けることにする。
第１図は本発明の一実施例に係わる電源線及び接地線の
配線パターンの概略図を示すものである。ここで、11は
半導体チップ、12及び12′はメモリセルアレイ領域、13
は周辺回路領域、14は電源パッド、15は接地パッド、
d1、d2、…dnは電源線、s1、s2、…snは接地線をそれぞ
れ示している。
配線パターンの概略図を示すものである。ここで、11は
半導体チップ、12及び12′はメモリセルアレイ領域、13
は周辺回路領域、14は電源パッド、15は接地パッド、
d1、d2、…dnは電源線、s1、s2、…snは接地線をそれぞ
れ示している。
半導体チップ11上には例えば２つに分割されたメモリセ
ルアレイ領域12及び12′が形成されている。メモリセル
アレイ領域12及び12′の間には周辺回路領域13が形成さ
れている。また、メモリセルアレイ領域12及び12′の周
辺にはボンディングパッド・入力保護回路領域及び必要
な周辺回路領域が形成されている。ボンディングパッド
領域には、電源パッド14、接地パッド15がそれぞれ形成
されている。
ルアレイ領域12及び12′が形成されている。メモリセル
アレイ領域12及び12′の間には周辺回路領域13が形成さ
れている。また、メモリセルアレイ領域12及び12′の周
辺にはボンディングパッド・入力保護回路領域及び必要
な周辺回路領域が形成されている。ボンディングパッド
領域には、電源パッド14、接地パッド15がそれぞれ形成
されている。
また、一端が電源パッド14に接続された電源線d1、d2、
…dnがメモリセルアレイ領域12及び12′上に規則的に配
線されている。この電源線d1、d2、…dnは、メモリセル
アレイには接続されずに、メモリセルアレイ領域12及び
12′間にある周辺回路領域13に接続されている。なお、
電源線d1、d2、…dnは、例えば周辺回路領域13上におい
て互いに結線されているのがよい。また、電源線d1、
d2、…dnの他端（終端）は互いに接続されていてもよ
い。
…dnがメモリセルアレイ領域12及び12′上に規則的に配
線されている。この電源線d1、d2、…dnは、メモリセル
アレイには接続されずに、メモリセルアレイ領域12及び
12′間にある周辺回路領域13に接続されている。なお、
電源線d1、d2、…dnは、例えば周辺回路領域13上におい
て互いに結線されているのがよい。また、電源線d1、
d2、…dnの他端（終端）は互いに接続されていてもよ
い。
また、一端が接地パッド15に接続された接地線s1、s2、
…snがメモリセルアレイ領域12及び12′上に規則的に配
線されている。この接地線s1、s2、…snは、メモリセル
アレイには接続されずに、メモリセルアレイ領域12及び
12′間にある周辺回路領域13に接続されている。なお、
接地線s1、s2、…snは、例えば周辺回路領域13上におい
て互いに結線されているのがよい。また、電源線d1、
d2、…dnの他端（終端）は互いに接続されていてもよ
い。
…snがメモリセルアレイ領域12及び12′上に規則的に配
線されている。この接地線s1、s2、…snは、メモリセル
アレイには接続されずに、メモリセルアレイ領域12及び
12′間にある周辺回路領域13に接続されている。なお、
接地線s1、s2、…snは、例えば周辺回路領域13上におい
て互いに結線されているのがよい。また、電源線d1、
d2、…dnの他端（終端）は互いに接続されていてもよ
い。
このような配線パターンによれば、メモリセルアレイ領
域12及び12′間にある周辺回路領域13には、メモリセル
アレイ領域12及び12′上に配線された電源線d1、d2、…
dn及び接地線s1、s2、…snがそれぞれ接続されている。
このため、メモリセルアレイ領域12及び12′の周辺に
は、入力保護回路及び必要な周辺回路に電源又は接地電
位を与えるため必要な程度に電源線及び接地線の配線領
域を設ければよい。即ち、メモリセルアレイ領域12及び
12′周辺における配線領域を縮小することが可能にな
り、チップサイズの縮小化が達成できる。
域12及び12′間にある周辺回路領域13には、メモリセル
アレイ領域12及び12′上に配線された電源線d1、d2、…
dn及び接地線s1、s2、…snがそれぞれ接続されている。
このため、メモリセルアレイ領域12及び12′の周辺に
は、入力保護回路及び必要な周辺回路に電源又は接地電
位を与えるため必要な程度に電源線及び接地線の配線領
域を設ければよい。即ち、メモリセルアレイ領域12及び
12′周辺における配線領域を縮小することが可能にな
り、チップサイズの縮小化が達成できる。
一方、各電源線d1、d2、…dn又は接地線s1、s2、…snの
配線幅は細くても、電源線d1、d2、…dn又は接地線s1、
s2、…snの本数（ｎ）を多くすることにより、実質的な
配線幅を太くすることができる。よって、配線のインピ
ーダンスを低く抑えることが可能であり、電源線d1、
d2、…dn又は接地線s1、s2、…snの終端まで安定した電
源電位又は接地電位を供給することができる。
配線幅は細くても、電源線d1、d2、…dn又は接地線s1、
s2、…snの本数（ｎ）を多くすることにより、実質的な
配線幅を太くすることができる。よって、配線のインピ
ーダンスを低く抑えることが可能であり、電源線d1、
d2、…dn又は接地線s1、s2、…snの終端まで安定した電
源電位又は接地電位を供給することができる。
なお、入力保護回路及び必要な周辺回路がメモリセルア
レイ領域12及び12′の周辺に存在しない場合には、電源
線d1、d2、…dn及び接地線s1、s2、…snを配置するため
の配線領域をメモリセルアレイ領域12及び12′の周辺か
ら完全に無くすことが可能となる。
レイ領域12及び12′の周辺に存在しない場合には、電源
線d1、d2、…dn及び接地線s1、s2、…snを配置するため
の配線領域をメモリセルアレイ領域12及び12′の周辺か
ら完全に無くすことが可能となる。
第２図はメモリセルアレイ領域上に配線された電源線及
び接地線の配線パターンを詳細に示すものである。ここ
で、16はカラム選択線、17はカラム選択線とメモリセル
アレイとのコンタクト穴、dkは電源線、skは接地線をそ
れぞれ示している。
び接地線の配線パターンを詳細に示すものである。ここ
で、16はカラム選択線、17はカラム選択線とメモリセル
アレイとのコンタクト穴、dkは電源線、skは接地線をそ
れぞれ示している。
メモリセルアレイ領域12上には規則的にカラム選択線
（信号線）16が形成されている。また、カラム選択線16
にはメモリセルアレイとコンタクトを取るためのコンタ
クト穴17が形成されている。そして、このようなカラム
選択線16の間には、電源線dk及び接地線skが、カラム選
択線16と同等な形状（パターン）で規則的に配線されて
いる。例えば、電源線dkと接地線skは、交互にカラム選
択線16の間に配線されている。なお、電源線dk及び接地
線skは、メモリセルアレイには接続されない。
（信号線）16が形成されている。また、カラム選択線16
にはメモリセルアレイとコンタクトを取るためのコンタ
クト穴17が形成されている。そして、このようなカラム
選択線16の間には、電源線dk及び接地線skが、カラム選
択線16と同等な形状（パターン）で規則的に配線されて
いる。例えば、電源線dkと接地線skは、交互にカラム選
択線16の間に配線されている。なお、電源線dk及び接地
線skは、メモリセルアレイには接続されない。
このような構成によれば、電源線dk及び接地線skは、カ
ラム選択線16と同等な形状で規則的に形成されている。
このため、電源線dk及び接地線skがメモリセルアレイ領
域12上に配線されても、カラム選択線16下に形成される
例えばビット線の寄生容量のバラツキは生じることがな
い。よって、ビット線のノイズが増えることもなく、情
報の読み出しには悪影響を及ばさない。
ラム選択線16と同等な形状で規則的に形成されている。
このため、電源線dk及び接地線skがメモリセルアレイ領
域12上に配線されても、カラム選択線16下に形成される
例えばビット線の寄生容量のバラツキは生じることがな
い。よって、ビット線のノイズが増えることもなく、情
報の読み出しには悪影響を及ばさない。
なお、電源線dk及び接地線skは、交互にカラム選択線16
の間に配線されるものの他、その双方がカラム選択線16
の間に規則的に配線される場合等も考えられ、又この場
合においても同様の効果を得ることができる。また、電
源線dk及び接地線skはカラム選択線に限らず、カラム信
号読出し書込み線等の間に形成されていてもよい。
の間に配線されるものの他、その双方がカラム選択線16
の間に規則的に配線される場合等も考えられ、又この場
合においても同様の効果を得ることができる。また、電
源線dk及び接地線skはカラム選択線に限らず、カラム信
号読出し書込み線等の間に形成されていてもよい。
第３図は、本発明の半導体記憶装置を実際の16MDRAMに
適用した場合の概略図を示すものである。ここで、21は
半導体チップ、22は周辺回路領域、23はメモリセルアレ
イ、24はカラムデコーダ領域、25はローデコーダ領域、
26はボンディングパッド、27は電源線、28は接地線、29
はカラム選択線である。
適用した場合の概略図を示すものである。ここで、21は
半導体チップ、22は周辺回路領域、23はメモリセルアレ
イ、24はカラムデコーダ領域、25はローデコーダ領域、
26はボンディングパッド、27は電源線、28は接地線、29
はカラム選択線である。
ところで、前記実施例では、電源線d1、d2、…dn及び接
地線s1、s2、…snの双方がメモリセルアレイ領域12及び
12′上に配線されたが、電源線d1、d2、…dn及び接地線
s1、s2、…snのいずれか一方のみがメモリセルアレイ領
域12及び12′上に配線されていてもよい。また、電源線
d1、d2、…dnには電源パッド14から電源電位が印加され
ているが、チップ内部で降圧した電源電位を印加しても
構わない。
地線s1、s2、…snの双方がメモリセルアレイ領域12及び
12′上に配線されたが、電源線d1、d2、…dn及び接地線
s1、s2、…snのいずれか一方のみがメモリセルアレイ領
域12及び12′上に配線されていてもよい。また、電源線
d1、d2、…dnには電源パッド14から電源電位が印加され
ているが、チップ内部で降圧した電源電位を印加しても
構わない。
［発明の効果］ 以上、説明したように、本発明の半導体記憶装置によれ
ば、次のような効果を奏する。
ば、次のような効果を奏する。
周辺回路に接続される電源線及び接地線がメモリセルア
レイ領域の周辺に配線されずに、メモリセルアレイ領域
上に配線されている。このため、入力保護回路及び必要
な周辺回路領域がメモリセルアレイ領域の周辺に存在し
ない場合には、電源線及び接地線を配置するための配線
領域をメモリセルアレイ領域の周辺から無くすことがで
きる。また、入力保護回路及び必要な周辺回路がメモリ
セルアレイ領域の周辺に存在する場合には、その入力保
護回路及び必要な周辺回路に電源及び接地電位を与える
ため必要な程度に配線領域を縮小できる。
レイ領域の周辺に配線されずに、メモリセルアレイ領域
上に配線されている。このため、入力保護回路及び必要
な周辺回路領域がメモリセルアレイ領域の周辺に存在し
ない場合には、電源線及び接地線を配置するための配線
領域をメモリセルアレイ領域の周辺から無くすことがで
きる。また、入力保護回路及び必要な周辺回路がメモリ
セルアレイ領域の周辺に存在する場合には、その入力保
護回路及び必要な周辺回路に電源及び接地電位を与える
ため必要な程度に配線領域を縮小できる。
一方、各線の配線幅が細くても、その電源線及び接地線
の本数を多くすることにより実質的な配線幅を太くする
ことができる。このため、配線のインピーダンスを低く
抑えることも可能となる。
の本数を多くすることにより実質的な配線幅を太くする
ことができる。このため、配線のインピーダンスを低く
抑えることも可能となる。
従って、メモリセルアレイ領域の周辺に配線される電源
線及び接地線の配線領域を縮小又は完全に無くすことに
よりチップサイズの縮小化を図ることができ、しかも電
源線及び接地線の終端まで安定した電源又は接地電位を
供給することができる半導体記憶装置を提供することが
できる。
線及び接地線の配線領域を縮小又は完全に無くすことに
よりチップサイズの縮小化を図ることができ、しかも電
源線及び接地線の終端まで安定した電源又は接地電位を
供給することができる半導体記憶装置を提供することが
できる。
第１図は本発明の一実施例に係わる電源線及び接地線を
示す配線パターンの概略図、第２図はメモリセルアレイ
領域上に配線された電源線及び接地線を詳細に示す配線
パターン図、第３図は本発明の半導体記憶装置を実際の
16MDRAMに適用した場合を示す概略図、第４図は従来の
半導体記憶装置における電源線及び接地線を示す配線パ
ターンの概略図である。 11…半導体チップ、12,12′…メモリセルアレイ領域、1
3…周辺回路領域、14…電源パッド、15…接地パッド、d
1〜dk〜dn…電源線、s1〜sk〜sn…接地線。
示す配線パターンの概略図、第２図はメモリセルアレイ
領域上に配線された電源線及び接地線を詳細に示す配線
パターン図、第３図は本発明の半導体記憶装置を実際の
16MDRAMに適用した場合を示す概略図、第４図は従来の
半導体記憶装置における電源線及び接地線を示す配線パ
ターンの概略図である。 11…半導体チップ、12,12′…メモリセルアレイ領域、1
3…周辺回路領域、14…電源パッド、15…接地パッド、d
1〜dk〜dn…電源線、s1〜sk〜sn…接地線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04
Claims (3)
- 【請求項１】少なくとも２つのメモリセルアレイ領域
と、このメモリセルアレイ領域間に配置される周辺回路
領域と、前記メモリセルアレイ領域上に配線される複数
の信号線と、前記信号線間に配線されると共に前記信号
線と同等の形状となるように形成され、前記周辺回路領
域に接続される複数の電源線又は接地線とを具備するこ
とを特徴とする半導体記憶装置。 - 【請求項２】前記信号線は、カラム選択線であることを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】前記信号線は、カラム信号読出し書込み線
であることを特徴とする請求項１記載の半導体記憶装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270381A JPH07114259B2 (ja) | 1989-10-19 | 1989-10-19 | 半導体記憶装置 |
| KR1019900016663A KR940001288B1 (ko) | 1989-10-19 | 1990-10-19 | 반도체 기억장치 |
| DE69024167T DE69024167T2 (de) | 1989-10-19 | 1990-10-19 | Halbleiterspeicheranordnung |
| EP90120126A EP0423825B1 (en) | 1989-10-19 | 1990-10-19 | Semiconductor memory device |
| US07/599,973 US5231607A (en) | 1989-10-19 | 1990-10-19 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270381A JPH07114259B2 (ja) | 1989-10-19 | 1989-10-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03133174A JPH03133174A (ja) | 1991-06-06 |
| JPH07114259B2 true JPH07114259B2 (ja) | 1995-12-06 |
Family
ID=17485467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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