JP3556388B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に、分割動作方式のメモリセルアレイを有するダイナミック形ランダムアクセスメモリ装置（随時読み書き可能なダイナミック形メモリ装置）に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、例えば、以下に示すようなものがあった。
【０００３】
図３はかかる従来の半導体メモリ装置のブロック分割方式の構成図、図４は図３のＡ部拡大図、図５はその従来の半導体メモリ装置のセンスアンプ列を示す図である。
【０００４】
一般的に、大容量のダイナミック形ランダムアクセスメモリ装置（ＤＲＡＭ）は、メモリアレイがＸデコーダーやＹデコーダーによって４つの象限領域に分割されている。象限領域１０，１１はチップの上側半分に配置され、象限領域１２，１３は下側半分に配置される。両者の間の領域１４はＸデコーダーに当てられる。象限領域１０，１３はチップの左側半分に配置され、象限領域１１，１２は右側半分に配置される。両者の間の領域１５はＹデコーダーに当てられる。各象限領域は複数個の区分で構成され、各区分は複数個のメモリセル、複数本のビット線、複数本のワード線で構成される。
【０００５】
各象限領域において、各区分の左右両側には、図５に示すように、複数個のセンスアンプ回路２１とセンスラッチ回路２２で構成されたセンスアンプ列２４が配置されている。なお、センスラッチ回路２２はＭＯＳトランジスタ２２Ａと２２Ｂを有し、それらのゲートは正相と反転相のセンスラッチ信号２５により制御される。
【０００６】
複数個のセンスアンプ列２４が接続された電源配線１６，１７，１８，１９は象限領域を囲むように配置されている。電源配線１６，１７は主にチップの上側半分にある象限領域１０，１１中の複数個のセンスアンプ列２４で使用され、電源配線１８，１９は主にチップの下側半分にある象限領域１２，１３中の複数個のセンスアンプ列２４で使用される。
【０００７】
従来これら４つの象限領域１０，１１，１２，１３を２つのブロックに分割する場合、回路的、レイアウト的要因から上側半分の象限領域１０，１１をブロックＡとし、下側半分の象限領域１２，１３をブロックＢとしていた。しかし、このようなブロック分割の仕方では、ノイズ源となる回路が上側あるいは下側の電源に偏ってしまっていた。図４において２３は区分を示し、図５において、２６はビット線対を示している。
【０００８】
【発明が解決しようとする課題】
ブロックＡを活性化させると、象限領域１０，１１の複数個の区分が同時に活性化され、その両側にあるセンスアンプ列２４も活性化される。センスアンプ列２４が活性化されると（センスラッチ動作が行われると）、ビット線に転送されたメモリセルの情報をセンスアンプが増幅するために、電源とセンスアンプ間で電荷の充放電がなされる（図６参照）。
【０００９】
活性化された複数個のセンスアンプ列２４は、電源配線１６，１７に偏っているために、電源配線１６，１７に大きなノイズがのり、電源配線１８，１９にはノイズは殆どのらない（図７参照）。この大きなノイズの影響で、センスアンプは増幅スピードが遅くなり、結果的にチップのアクセス時間を遅くする原因となっていた。
【００１０】
本発明は、上記問題点を解決し、上側あるいは下側の電源に偏っていたノイズ源を左側と右側で上下に分散させ、ノイズを小さく抑えて、センスアンプの増幅スピードの高速化を図ることができ、チップのアクセス時間の高速化が可能な半導体メモリ装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕半導体メモリ装置において、第１から第４のサイドを持つ半導体チップと、この半導体チップの第１のサイドに沿って配置され、電源電位レベルもしくはグランド電位レベルが供給された第１の配線と、前記第１のサイドに対向する第２のサイドに沿って配置され、電源電位レベルもしくはグランド電位レベルが供給された第２の配線とで構成され、前記第１の配線と第２の配線との間に配置された４つのサブアレイ領域において、前記各サブアレイ領域は複数のメモリセルと、該メモリセルに各々接続された複数のセンスアンプとを含んでいる、前記メモリセルと前記センスアンプは前記各サブアレイ領域内に配置され、前記サブアレイ領域のうちの１つに配置された前記メモリセルと前記センスアンプは、前記第１の配線の電位レベルが供給されて活性化され、前記サブアレイ領域のうちの他の１つに配置された前記メモリセルと前記センスアンプは、前記第２の配線の電位レベルが供給されて、前記サブアレイ領域のうちの前記１つに配置された前記メモリセルと前記センスアンプと実質的に同時に活性化されるようにしたものである。
【００１２】
〔２〕上記〔１〕記載の半導体メモリ装置において、前記各サブアレイ領域は、前記第１のサイドに沿って配置した、第１及び第２のサブアレイ領域と、前記第２のサイドに沿って配置した、第３及び第４のサブアレイ領域と、第１の時間の間、前記第１の配線の電位レベルが供給されて活性化される、前記第１のサブアレイ領域に配置されるセンスアンプと、前記第１の時間の間、前記第２の配線の電位レベルが供給されて活性化される、前記第３のサブアレイ領域に配置されるセンスアンプと、第２の時間の間、前記第１の配線の電位レベルが供給されて活性化される、前記第２のサブアレイ領域に配置されるセンスアンプと、前記第２の時間の間、前記第２の配線の電位レベルが供給されて活性化される、前記第４のサブアレイ領域に配置されるセンスアンプとから構成される。
【００１３】
〔３〕上記〔２〕記載の半導体メモリ装置において、前記第１のサブアレイ領域と前記第３のサブアレイ領域は、前記半導体チップの中心点に関して互いに対称となる位置に配置されるようにしたものである。
【００１４】
〔４〕上記〔２〕記載の半導体メモリ装置において、前記第１の時間の間に活性化される、前記第１のサブアレイ領域に配置される前記センスアンプの数は、前記第１のサブアレイ領域に配置される前記センスアンプの、各々約半数ずつであるようにしたものである。
【００１５】
〔５〕上記〔４〕記載の半導体メモリ装置において、前記センスアンプの前記約半数に相当する前記活性化された各々のセンスアンプは、格子状のサブアレイ領域内部に各々配置されるようにしたものである。
【００１６】
〔６〕上記〔２〕記載の半導体メモリ装置において、前記第１の時間の間に活性化される、前記第１のサブアレイ領域に配置される前記センスアンプは、前記半導体チップの前記第３のサイドの側面に配置され、及び、前記第２の時間の間に活性化される、前記第１のサブアレイ領域に配置される前記センスアンプは、前記半導体チップの前記第４のサイドの側面に配置されるようにしたものである。
【００１７】
〔７〕上記〔２〕記載の半導体メモリ装置において、前記第１の時間の間に活性化される、前記第１のサブアレイ領域に配置される前記センスアンプと、前記第２の時間の間に活性化される、前記第１のサブアレイ領域に配置される前記センスアンプとは、前記第３のサイドから前記第４のサイドへ延在するように各々が交互に配置されるようにしたものである。
【００１８】
〔８〕半導体メモリ装置において、第１のサイドと、この第１のサイドに隣接した第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、前記第２のサイド側の前記第１のサイドに沿って配置され、電源電位レベルまたはグランド電位レベルが供給された第１の配線と、前記第３のサイド側の前記第１のサイドに沿って配置され、電源電位レベルまたはグランド電位レベルが供給された第２の配線と、前記第２のサイド側の前記第４のサイドに沿って配置され、電源電位レベルまたはグランド電位レベルが供給された第３の配線と、前記第３のサイド側の前記第４のサイドに沿って配置され、電源電位レベルまたはグランド電位レベルが供給された第４の配線と、前記半導体チップ上に形成され、前記第１の配線と前記第４の配線とを互いに接続するとともに、第１と第２のサブアレイ領域間及び第３と第４のサブアレイ領域間の領域に配置される第５の配線と、前記半導体チップ上に形成され、前記第２の配線と前記第３の配線とを互いに接続するとともに、第１と第２のサブアレイ領域間及び第３と第４のサブアレイ領域間の領域に配置される第６の配線とから構成され、前記半導体チップ上に配置された４つのサブアレイ領域、この各サブアレイ領域は複数のメモリセルと、この複数のメモリセルに各々接続された複数のセンスアンプとを含んでいる、前記メモリセルと前記センスアンプは、前記各サブアレイ領域内に配置され、前記４つのサブアレイ領域のうちの１つに配置された前記メモリセルと前記センスアンプは、前記第１の配線の電位レベルが供給されて活性化され、前記４つのサブアレイ領域のうちの他の１つに配置された前記メモリセルと前記センスアンプは、前記第２の配線の電位レベルが供給されて、前記４つのサブアレイ領域のうちの前記１つに配置された前記メモリセルと前記センスアンプと実質的に同時に活性化されるようにしたものである。
【００１９】
〔９〕上記〔８〕記載の半導体メモリ装置において、前記各々のサブアレイ領域は、前記第１の配線に沿って配置される第１のサブアレイ領域と、前記第２の配線に沿って配置される第２のサブアレイ領域と、前記第３の配線に沿って配置される第３のサブアレイ領域と、前記第４の配線に沿って配置される第４のサブアレイ領域と、から構成され、前記第１のサブアレイ領域に配置される前記センスアンプは、前記第１の時間の間に前記第１の配線の電位レベルが供給されて活性化され、前記第２のサブアレイ領域に配置される前記センスアンプは、前記第１の時間の間に前記第２の配線の電位レベルが供給されて活性化され、前記第３のサブアレイ領域に配置される前記センスアンプは、前記第２の時間の間に前記第３の配線の電位レベルが供給されて活性化され、前記第４のサブアレイ領域に配置される前記センスアンプは、前記第２の時間の間に前記第４の配線の電位レベルが供給されて活性化されるようにしたものである。
【００２０】
〔１０〕半導体メモリ装置において、第１のサイドと、該第１のサイドに共に隣接する第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、前記第２及び第３のサイド間に配置され、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第１の配線と、前記第１及び第２のサイドに隣接して配置され、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第１のサブアレイ領域と、前記第１及び第３のサイドに隣接して配置されるとともに、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第２のサブアレイ領域と、前記第２及び第４のサイドに隣接して配置され、複数のメモリセル及び複数のセンスアンプからなる第３のサブアレイ領域から構成され、前記第１のサブアレイ領域の前記センスアンプは、第１の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、前記第２及び第３のサブアレイ領域の前記センスアンプは、第２の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化されるようにしたものである。
【００２１】
〔１１〕半導体メモリ装置において、第１のサイドと、該第１のサイドに共に隣接する第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、前記第２及び第３のサイド間に配置され、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第１の配線と、前記第１及び第２のサイドに隣接して配置され、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第１のサブアレイ領域と、前記第１のサイド及び前記第１のサブアレイ領域に隣接して配置されるとともに、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第２のサブアレイ領域と、前記第２及び第４のサイドに隣接して配置され、複数のメモリセル及び複数のセンスアンプからなる第３のサブアレイ領域から構成され、前記第１のサブアレイ領域の前記センスアンプは、第１の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、前記第２及び第３のサブアレイ領域の前記センスアンプは、第２の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化されるようにしたものである。
【００２２】
〔１２〕半導体メモリ装置において、第１のサイドと、該第１のサイドに共に隣接する第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、前記第２及び第３のサイド間に配置され、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第１の配線と、前記第１及び第２のサイドに隣接して配置され、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第１のサブアレイ領域と、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第２のサブアレイ領域と、前記第２及び第４のサイドに隣接して配置され、複数のメモリセル及び複数のセンスアンプからなる第３のサブアレイ領域から構成され、前記第１のサブアレイ領域の前記センスアンプは、第１の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、前記第２及び第３のサブアレイ領域の前記センスアンプは、第２の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、さらに、前記第２及び第３のサイドの 間に配置され、前記第４のサイドに隣接し、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第２の配線から構成され、前記第１の配線はさらに、前記第１のサイドに隣接して配置されるようにしたものである。
【００２３】
〔１３〕半導体メモリ装置において、第１のサイドと、該第１のサイドに共に隣接する第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、前記第２及び第３のサイド間に配置され、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第１の配線と、前記第１及び第２のサイドに隣接して配置され、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第１のサブアレイ領域と、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第２のサブアレイ領域と、前記第２及び第４のサイドに隣接して配置され、複数のメモリセル及び複数のセンスアンプからなる第３のサブアレイ領域から構成され、前記第１のサブアレイ領域の前記センスアンプは、第１の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、前記第２及び第３のサブアレイ領域の前記センスアンプは、第２の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、さらに、前記第２及び第３のサイドの間に配置され、前記第４のサイドに隣接し、前記半導体チップを交差し、さらに前記第１のサイドに隣接し、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給され、前記第３のサブアレイ領域に連結する第２の配線から構成され、前記第１の配線は、前記第１のサイドに隣接し、前記半導体チップを交差し、前記第４のサイドに隣接するように配置されるようにしたものである。
【００２４】
〔１４〕半導体メモリ装置において、第１のサイドと、該第１のサイドに共に隣接する第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、前記第２及び第３のサイド間に配置され、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第１の配線と、前記第１及び第２のサイドに隣接して配置され、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第１のサブアレイ領域と、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第２のサブアレイ領域と、前記第２及び第４のサイドに隣接して配置され、複数のメモリセル及び複数のセンスアンプからなる第３のサブアレイ領域から構成され、前記第１のサブアレイ領域の前記センスアンプは、第１の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、前記第２及び第３のサブアレイ領域の前記センスアンプは、第２の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化されるとともに、前記第１の配線は、前記第２のサイドの実質的な中間点から前記第３のサイドの実質的な中間点へ延在し、前記第３のサブアレイは、前記第１の配線に連結されるようにしたものである。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２６】
図１は本発明の第１実施例を示す半導体メモリ装置のブロック分割方式の模式図、図２はその半導体メモリ装置のブロック分割方式の構成図である。
【００２７】
これらの図に示すように、メモリセルアレイがＸデコーダーやＹデコーダーによって４つの象限領域に分割されている。
【００２８】
象限領域５０，５１はチップの上側半分に配置され、象限領域５２，５３は下側半分に配置される。上側の象限領域５０，５１と下側の象限領域５２，５３の間の領域５４はＸデコーダーに当てられる。象限領域５０，５３はチップの左側半分に配置され、象限領域５１，５２は右側半分に配置される。右側の象限領域５１，５２と左側の象限領域５０，５３の間の領域５５はＹデコーダーに当てられる。
【００２９】
各象限領域は複数個の区分で構成され、各区分は複数個のメモリセル、複数本のビット線、複数本のワード線で構成される。各象限領域において、各区分の左右両側には、前記した図５に示すように、複数個のセンスアンプ回路２１とセンスラッチ回路２２で構成された区分２３を有するセンスアンプ列２４（図２ではセンスアンプ列６０）が配置されている。
【００３０】
複数個のセンスアンプ列６０が接続された電源配線５６，５７，５８，５９（ここでは、Ｖｄｄ配線５６，５８、Ｇｎｄ配線５７，５９）は、象限領域５０，５１，５２，５３を囲むように配置されている。電源配線５６，５７は主にチップの上側半分にある象限領域５０，５１中の複数個のセンスアンプ列６０で使用され、電源配線５８，５９は主にチップの下側半分にある象限領域５２，５３中の複数個のセンスアンプ列６０で使用される。
【００３１】
このように、第１実施例では象限領域を制御する信号の入力の仕方を工夫することによって、チップ内部の電源ノイズを低減し、センスアンプの増幅スピードを高速化するために、メモリセルアレイの象限領域５０，５２をブロックＡに、象限領域５１，５３をブロックＢに分割している。
【００３２】
ブロックＡを活性化させると、象限領域５０，５２の複数個の区分が同時に活性化され、その両側にあるセンスアンプ列も活性化される。センスアンプ列が活性化されると（センスラッチ動作が行われると）、ビット線に転送されたメモリセルの情報をセンスアンプが増幅するために、電源とセンスアンプ間で電荷の充放電がなされる。ここで、象限領域内の全てのセルが選択されるという意味ではなく、象限領域内の特定のセル（セル列）が選択されると意味である。このことは、他の実施例においても同様である。
【００３３】
したがって、第１実施例のブロック分割方式では、この活性化される象限領域が、電源配線５６，５７と電源配線５８，５９に、同等に分散されるようになっている。
【００３４】
上記したように、第１実施例では回路構成を変更し、象限領域をクロス状にブロック分割したことにより、従来のように、上側あるいは下側の電源に偏っていたノイズ源を左側と右側で上下に分散させることができ、図２に示すように、従来よりもノイズを小さく抑えることができる。
【００３５】
これにより、従来よりもセンスアンプの増幅スピードの高速化を図ることができ、結果的にチップのアクセス時間の高速化が可能となる。
【００３６】
次に、本発明の第２実施例について説明する。
【００３７】
図８は本発明の第２実施例を示す半導体メモリ装置のブロック分割方式の模式図である。
【００３８】
この実施例の基本的な構成は、第１実施例と同様であるが、この実施例では電源ノイズを効果的に低減し、センスアンプの増幅スピードの高速化を図るために、各象限領域を更に小さな複数個の象限領域に分割し、各象限領域中の隣り合わない複数個の小さな象限領域を１つのブロックとしている。各象限領域を２つの小さな象限領域に分割した場合を図９に具体例１として、４つの小さな象限領域に分割した場合を図１０に具体例２として示している。
【００３９】
第２実施例の動作は第１実施例と同様なので、その説明は省略する。
【００４０】
ノイズ源の分布を考える時、ブロックＡが動作する場合を例にとって考えると、従来回路では、図７に示すように、上側の電源にノイズ源が偏っていた。第１実施例では、図２に示すように、上側の電源の左のパッド近辺と、下側の電源の右のパッド近辺にノイズ源が偏っていたが、第２実施例では、回路及び回路構成を変更し、象限領域を格子状にブロック分割したことにより、前述したようなノイズ源の偏りが無くなり、チップ全体に分散されるため、電源配線を効率よく使用することができる。
【００４１】
これにより、ノイズを効果的に小さく抑え、電力消費が均一に行われるようになり、従来よりもセンスアンプの増幅スピードの高速化を図ることができる。
【００４２】
次に、本発明の第３実施例について説明する。
【００４３】
図１１は本発明の第３実施例を示す半導体メモリ装置のブロック分割方式の構成図である。
【００４４】
この実施例の基本的な構成は従来と同様であるが、この実施例では電源配線９２，９３と電源配線９４，９５を右側の象限領域と左側の象限領域の間の領域９１で交差させるようにしている。
【００４５】
この実施例の半導体メモリ装置の動作は第１実施例と同様なので、ここではその説明は省略する。
【００４６】
第３実施例によれば、回路や回路構成を変更することなく、電源レイアウトの変更のみによって、ノイズ源を分散させ電源ノイズを低減することができる。
【００４７】
これにより、従来よりもセンスアンプの増幅スピードの高速化を図ることができ、結果的にチップのアクセス時間の高速化が可能となる。
【００４８】
次に、本発明の第４実施例について説明する。
【００４９】
図１２は本発明の第４実施例を示す半導体メモリ装置のブロック分割方式の模式図である。
【００５０】
この実施例の基本的な構成は従来と同様であるが、この実施例では各象限領域の周縁部に沿って配置されていた電源配線をなくし、それらを１つにまとめ（配線幅を２倍にして）、上側の象限領域と下側の象限領域の間の領域１０１に配置するようにしたものである。この電源は、上側と下側の象限領域で共通に使用されている。
【００５１】
基本的な動作は、従来と同様であるが、電源配線１０２，１０３が、上記領域１０１にだけしか配置されていないので、電荷の充放電は図１３に示すように行われる。
【００５２】
従来回路では、ノイズ源が上側あるいは下側の電源に偏っており、そのため、その反対側の電源は使用されていない状態であった。
【００５３】
第４実施例によれば、上下の電源配線を１つにまとめて領域１０１に配置することにより、チップサイズを変更することなく、電源配線を効率よく使うことができ、第１実施例や第３実施例と同様なノイズの低減効果を得ることができる。
【００５４】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００５５】
【発明の効果】
以上、詳細に説明したように、本発明によれば、以下のような効果を奏することができる。
【００５６】
（１）象限領域をクロス状にブロック分割したことにより、従来、上側あるいは下側の電源に偏っていたノイズ源を、左側と右側で上下に分散させることができ、従来よりもノイズを小さく抑えることができる。
【００５７】
これにより、従来よりもセンスアンプの増幅スピードの高速化を図ることができ、結果的にチップのアクセス時間の高速化が可能となる。
【００５８】
（２）象限領域を格子状にブロック分割したことにより、ノイズ源の偏りが無くなり、チップ全体に分散されるため電源配線を効率よく使用することができる。
【００５９】
これにより、ノイズを効果的に小さく抑え、電力消費が均一に行われるようになり、従来よりもセンスアンプの増幅スピードの高速化を図ることができる。
【００６０】
（３）回路や回路構成を変更することなく、電源レイアウトの変更のみによって、ノイズ源を分散させ、電源ノイズを低減することができる。
【００６１】
これにより、従来よりもセンスアンプの増幅スピードの高速化を図ることができ、結果的にチップのアクセス時間の高速化を図ることができる。
【００６２】
（４）上下の電源を１つにまとめて領域に配置することにより、チップサイズを変更することなく、電源配線を効率よく使うことができ、ノイズ低減効果を奏することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す半導体メモリ装置のブロック分割方式の模式図である。
【図２】本発明の第１実施例を示す半導体メモリ装置のブロック分割方式の構成図である。
【図３】従来の半導体メモリ装置のブロック分割方式の構成図である。
【図４】図３のＡ部拡大図である。
【図５】従来の半導体メモリ装置のセンスアンプ列を示す図である。
【図６】従来の半導体メモリ装置の動作時の電流経路を示す図である。
【図７】従来の半導体メモリ装置の動作時の電源線のノイズの状態を示す図である。
【図８】本発明の第２実施例を示す半導体メモリ装置のブロック分割方式の模式図である。
【図９】本発明の第２実施例を示す半導体メモリ装置のブロック分割方式の第１の具体例を示す模式図である。
【図１０】本発明の第２実施例を示す半導体メモリ装置のブロック分割方式の第２の具体例を示す模式図である。
【図１１】本発明の第３実施例を示す半導体メモリ装置のブロック分割方式の構成図である。
【図１２】本発明の第４実施例を示す半導体メモリ装置のブロック分割方式の模式図である。
【図１３】本発明の第４実施例を示す半導体メモリ装置のブロック分割方式の構成図である。
【符号の説明】
５０，５１，５２，５３ 象限領域
５４，９１ Ｙ方向の象限領域の間の領域（Ｘデコーダー）
５５，１０１ Ｘ方向の象限領域の間の領域（Ｙデコーダー）
５６，５７，５８，５９，９２，９３，９４，９５，１０２，１０３ 電源配線
６０ センスアンプ列
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に、分割動作方式のメモリセルアレイを有するダイナミック形ランダムアクセスメモリ装置（随時読み書き可能なダイナミック形メモリ装置）に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、例えば、以下に示すようなものがあった。
【０００３】
図３はかかる従来の半導体メモリ装置のブロック分割方式の構成図、図４は図３のＡ部拡大図、図５はその従来の半導体メモリ装置のセンスアンプ列を示す図である。
【０００４】
一般的に、大容量のダイナミック形ランダムアクセスメモリ装置（ＤＲＡＭ）は、メモリアレイがＸデコーダーやＹデコーダーによって４つの象限領域に分割されている。象限領域１０，１１はチップの上側半分に配置され、象限領域１２，１３は下側半分に配置される。両者の間の領域１４はＸデコーダーに当てられる。象限領域１０，１３はチップの左側半分に配置され、象限領域１１，１２は右側半分に配置される。両者の間の領域１５はＹデコーダーに当てられる。各象限領域は複数個の区分で構成され、各区分は複数個のメモリセル、複数本のビット線、複数本のワード線で構成される。
【０００５】
各象限領域において、各区分の左右両側には、図５に示すように、複数個のセンスアンプ回路２１とセンスラッチ回路２２で構成されたセンスアンプ列２４が配置されている。なお、センスラッチ回路２２はＭＯＳトランジスタ２２Ａと２２Ｂを有し、それらのゲートは正相と反転相のセンスラッチ信号２５により制御される。
【０００６】
複数個のセンスアンプ列２４が接続された電源配線１６，１７，１８，１９は象限領域を囲むように配置されている。電源配線１６，１７は主にチップの上側半分にある象限領域１０，１１中の複数個のセンスアンプ列２４で使用され、電源配線１８，１９は主にチップの下側半分にある象限領域１２，１３中の複数個のセンスアンプ列２４で使用される。
【０００７】
従来これら４つの象限領域１０，１１，１２，１３を２つのブロックに分割する場合、回路的、レイアウト的要因から上側半分の象限領域１０，１１をブロックＡとし、下側半分の象限領域１２，１３をブロックＢとしていた。しかし、このようなブロック分割の仕方では、ノイズ源となる回路が上側あるいは下側の電源に偏ってしまっていた。図４において２３は区分を示し、図５において、２６はビット線対を示している。
【０００８】
【発明が解決しようとする課題】
ブロックＡを活性化させると、象限領域１０，１１の複数個の区分が同時に活性化され、その両側にあるセンスアンプ列２４も活性化される。センスアンプ列２４が活性化されると（センスラッチ動作が行われると）、ビット線に転送されたメモリセルの情報をセンスアンプが増幅するために、電源とセンスアンプ間で電荷の充放電がなされる（図６参照）。
【０００９】
活性化された複数個のセンスアンプ列２４は、電源配線１６，１７に偏っているために、電源配線１６，１７に大きなノイズがのり、電源配線１８，１９にはノイズは殆どのらない（図７参照）。この大きなノイズの影響で、センスアンプは増幅スピードが遅くなり、結果的にチップのアクセス時間を遅くする原因となっていた。
【００１０】
本発明は、上記問題点を解決し、上側あるいは下側の電源に偏っていたノイズ源を左側と右側で上下に分散させ、ノイズを小さく抑えて、センスアンプの増幅スピードの高速化を図ることができ、チップのアクセス時間の高速化が可能な半導体メモリ装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕半導体メモリ装置において、第１から第４のサイドを持つ半導体チップと、この半導体チップの第１のサイドに沿って配置され、電源電位レベルもしくはグランド電位レベルが供給された第１の配線と、前記第１のサイドに対向する第２のサイドに沿って配置され、電源電位レベルもしくはグランド電位レベルが供給された第２の配線とで構成され、前記第１の配線と第２の配線との間に配置された４つのサブアレイ領域において、前記各サブアレイ領域は複数のメモリセルと、該メモリセルに各々接続された複数のセンスアンプとを含んでいる、前記メモリセルと前記センスアンプは前記各サブアレイ領域内に配置され、前記サブアレイ領域のうちの１つに配置された前記メモリセルと前記センスアンプは、前記第１の配線の電位レベルが供給されて活性化され、前記サブアレイ領域のうちの他の１つに配置された前記メモリセルと前記センスアンプは、前記第２の配線の電位レベルが供給されて、前記サブアレイ領域のうちの前記１つに配置された前記メモリセルと前記センスアンプと実質的に同時に活性化されるようにしたものである。
【００１２】
〔２〕上記〔１〕記載の半導体メモリ装置において、前記各サブアレイ領域は、前記第１のサイドに沿って配置した、第１及び第２のサブアレイ領域と、前記第２のサイドに沿って配置した、第３及び第４のサブアレイ領域と、第１の時間の間、前記第１の配線の電位レベルが供給されて活性化される、前記第１のサブアレイ領域に配置されるセンスアンプと、前記第１の時間の間、前記第２の配線の電位レベルが供給されて活性化される、前記第３のサブアレイ領域に配置されるセンスアンプと、第２の時間の間、前記第１の配線の電位レベルが供給されて活性化される、前記第２のサブアレイ領域に配置されるセンスアンプと、前記第２の時間の間、前記第２の配線の電位レベルが供給されて活性化される、前記第４のサブアレイ領域に配置されるセンスアンプとから構成される。
【００１３】
〔３〕上記〔２〕記載の半導体メモリ装置において、前記第１のサブアレイ領域と前記第３のサブアレイ領域は、前記半導体チップの中心点に関して互いに対称となる位置に配置されるようにしたものである。
【００１４】
〔４〕上記〔２〕記載の半導体メモリ装置において、前記第１の時間の間に活性化される、前記第１のサブアレイ領域に配置される前記センスアンプの数は、前記第１のサブアレイ領域に配置される前記センスアンプの、各々約半数ずつであるようにしたものである。
【００１５】
〔５〕上記〔４〕記載の半導体メモリ装置において、前記センスアンプの前記約半数に相当する前記活性化された各々のセンスアンプは、格子状のサブアレイ領域内部に各々配置されるようにしたものである。
【００１６】
〔６〕上記〔２〕記載の半導体メモリ装置において、前記第１の時間の間に活性化される、前記第１のサブアレイ領域に配置される前記センスアンプは、前記半導体チップの前記第３のサイドの側面に配置され、及び、前記第２の時間の間に活性化される、前記第１のサブアレイ領域に配置される前記センスアンプは、前記半導体チップの前記第４のサイドの側面に配置されるようにしたものである。
【００１７】
〔７〕上記〔２〕記載の半導体メモリ装置において、前記第１の時間の間に活性化される、前記第１のサブアレイ領域に配置される前記センスアンプと、前記第２の時間の間に活性化される、前記第１のサブアレイ領域に配置される前記センスアンプとは、前記第３のサイドから前記第４のサイドへ延在するように各々が交互に配置されるようにしたものである。
【００１８】
〔８〕半導体メモリ装置において、第１のサイドと、この第１のサイドに隣接した第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、前記第２のサイド側の前記第１のサイドに沿って配置され、電源電位レベルまたはグランド電位レベルが供給された第１の配線と、前記第３のサイド側の前記第１のサイドに沿って配置され、電源電位レベルまたはグランド電位レベルが供給された第２の配線と、前記第２のサイド側の前記第４のサイドに沿って配置され、電源電位レベルまたはグランド電位レベルが供給された第３の配線と、前記第３のサイド側の前記第４のサイドに沿って配置され、電源電位レベルまたはグランド電位レベルが供給された第４の配線と、前記半導体チップ上に形成され、前記第１の配線と前記第４の配線とを互いに接続するとともに、第１と第２のサブアレイ領域間及び第３と第４のサブアレイ領域間の領域に配置される第５の配線と、前記半導体チップ上に形成され、前記第２の配線と前記第３の配線とを互いに接続するとともに、第１と第２のサブアレイ領域間及び第３と第４のサブアレイ領域間の領域に配置される第６の配線とから構成され、前記半導体チップ上に配置された４つのサブアレイ領域、この各サブアレイ領域は複数のメモリセルと、この複数のメモリセルに各々接続された複数のセンスアンプとを含んでいる、前記メモリセルと前記センスアンプは、前記各サブアレイ領域内に配置され、前記４つのサブアレイ領域のうちの１つに配置された前記メモリセルと前記センスアンプは、前記第１の配線の電位レベルが供給されて活性化され、前記４つのサブアレイ領域のうちの他の１つに配置された前記メモリセルと前記センスアンプは、前記第２の配線の電位レベルが供給されて、前記４つのサブアレイ領域のうちの前記１つに配置された前記メモリセルと前記センスアンプと実質的に同時に活性化されるようにしたものである。
【００１９】
〔９〕上記〔８〕記載の半導体メモリ装置において、前記各々のサブアレイ領域は、前記第１の配線に沿って配置される第１のサブアレイ領域と、前記第２の配線に沿って配置される第２のサブアレイ領域と、前記第３の配線に沿って配置される第３のサブアレイ領域と、前記第４の配線に沿って配置される第４のサブアレイ領域と、から構成され、前記第１のサブアレイ領域に配置される前記センスアンプは、前記第１の時間の間に前記第１の配線の電位レベルが供給されて活性化され、前記第２のサブアレイ領域に配置される前記センスアンプは、前記第１の時間の間に前記第２の配線の電位レベルが供給されて活性化され、前記第３のサブアレイ領域に配置される前記センスアンプは、前記第２の時間の間に前記第３の配線の電位レベルが供給されて活性化され、前記第４のサブアレイ領域に配置される前記センスアンプは、前記第２の時間の間に前記第４の配線の電位レベルが供給されて活性化されるようにしたものである。
【００２０】
〔１０〕半導体メモリ装置において、第１のサイドと、該第１のサイドに共に隣接する第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、前記第２及び第３のサイド間に配置され、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第１の配線と、前記第１及び第２のサイドに隣接して配置され、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第１のサブアレイ領域と、前記第１及び第３のサイドに隣接して配置されるとともに、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第２のサブアレイ領域と、前記第２及び第４のサイドに隣接して配置され、複数のメモリセル及び複数のセンスアンプからなる第３のサブアレイ領域から構成され、前記第１のサブアレイ領域の前記センスアンプは、第１の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、前記第２及び第３のサブアレイ領域の前記センスアンプは、第２の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化されるようにしたものである。
【００２１】
〔１１〕半導体メモリ装置において、第１のサイドと、該第１のサイドに共に隣接する第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、前記第２及び第３のサイド間に配置され、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第１の配線と、前記第１及び第２のサイドに隣接して配置され、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第１のサブアレイ領域と、前記第１のサイド及び前記第１のサブアレイ領域に隣接して配置されるとともに、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第２のサブアレイ領域と、前記第２及び第４のサイドに隣接して配置され、複数のメモリセル及び複数のセンスアンプからなる第３のサブアレイ領域から構成され、前記第１のサブアレイ領域の前記センスアンプは、第１の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、前記第２及び第３のサブアレイ領域の前記センスアンプは、第２の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化されるようにしたものである。
【００２２】
〔１２〕半導体メモリ装置において、第１のサイドと、該第１のサイドに共に隣接する第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、前記第２及び第３のサイド間に配置され、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第１の配線と、前記第１及び第２のサイドに隣接して配置され、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第１のサブアレイ領域と、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第２のサブアレイ領域と、前記第２及び第４のサイドに隣接して配置され、複数のメモリセル及び複数のセンスアンプからなる第３のサブアレイ領域から構成され、前記第１のサブアレイ領域の前記センスアンプは、第１の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、前記第２及び第３のサブアレイ領域の前記センスアンプは、第２の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、さらに、前記第２及び第３のサイドの 間に配置され、前記第４のサイドに隣接し、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第２の配線から構成され、前記第１の配線はさらに、前記第１のサイドに隣接して配置されるようにしたものである。
【００２３】
〔１３〕半導体メモリ装置において、第１のサイドと、該第１のサイドに共に隣接する第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、前記第２及び第３のサイド間に配置され、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第１の配線と、前記第１及び第２のサイドに隣接して配置され、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第１のサブアレイ領域と、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第２のサブアレイ領域と、前記第２及び第４のサイドに隣接して配置され、複数のメモリセル及び複数のセンスアンプからなる第３のサブアレイ領域から構成され、前記第１のサブアレイ領域の前記センスアンプは、第１の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、前記第２及び第３のサブアレイ領域の前記センスアンプは、第２の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、さらに、前記第２及び第３のサイドの間に配置され、前記第４のサイドに隣接し、前記半導体チップを交差し、さらに前記第１のサイドに隣接し、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給され、前記第３のサブアレイ領域に連結する第２の配線から構成され、前記第１の配線は、前記第１のサイドに隣接し、前記半導体チップを交差し、前記第４のサイドに隣接するように配置されるようにしたものである。
【００２４】
〔１４〕半導体メモリ装置において、第１のサイドと、該第１のサイドに共に隣接する第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、前記第２及び第３のサイド間に配置され、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第１の配線と、前記第１及び第２のサイドに隣接して配置され、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第１のサブアレイ領域と、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第２のサブアレイ領域と、前記第２及び第４のサイドに隣接して配置され、複数のメモリセル及び複数のセンスアンプからなる第３のサブアレイ領域から構成され、前記第１のサブアレイ領域の前記センスアンプは、第１の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、前記第２及び第３のサブアレイ領域の前記センスアンプは、第２の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化されるとともに、前記第１の配線は、前記第２のサイドの実質的な中間点から前記第３のサイドの実質的な中間点へ延在し、前記第３のサブアレイは、前記第１の配線に連結されるようにしたものである。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２６】
図１は本発明の第１実施例を示す半導体メモリ装置のブロック分割方式の模式図、図２はその半導体メモリ装置のブロック分割方式の構成図である。
【００２７】
これらの図に示すように、メモリセルアレイがＸデコーダーやＹデコーダーによって４つの象限領域に分割されている。
【００２８】
象限領域５０，５１はチップの上側半分に配置され、象限領域５２，５３は下側半分に配置される。上側の象限領域５０，５１と下側の象限領域５２，５３の間の領域５４はＸデコーダーに当てられる。象限領域５０，５３はチップの左側半分に配置され、象限領域５１，５２は右側半分に配置される。右側の象限領域５１，５２と左側の象限領域５０，５３の間の領域５５はＹデコーダーに当てられる。
【００２９】
各象限領域は複数個の区分で構成され、各区分は複数個のメモリセル、複数本のビット線、複数本のワード線で構成される。各象限領域において、各区分の左右両側には、前記した図５に示すように、複数個のセンスアンプ回路２１とセンスラッチ回路２２で構成された区分２３を有するセンスアンプ列２４（図２ではセンスアンプ列６０）が配置されている。
【００３０】
複数個のセンスアンプ列６０が接続された電源配線５６，５７，５８，５９（ここでは、Ｖｄｄ配線５６，５８、Ｇｎｄ配線５７，５９）は、象限領域５０，５１，５２，５３を囲むように配置されている。電源配線５６，５７は主にチップの上側半分にある象限領域５０，５１中の複数個のセンスアンプ列６０で使用され、電源配線５８，５９は主にチップの下側半分にある象限領域５２，５３中の複数個のセンスアンプ列６０で使用される。
【００３１】
このように、第１実施例では象限領域を制御する信号の入力の仕方を工夫することによって、チップ内部の電源ノイズを低減し、センスアンプの増幅スピードを高速化するために、メモリセルアレイの象限領域５０，５２をブロックＡに、象限領域５１，５３をブロックＢに分割している。
【００３２】
ブロックＡを活性化させると、象限領域５０，５２の複数個の区分が同時に活性化され、その両側にあるセンスアンプ列も活性化される。センスアンプ列が活性化されると（センスラッチ動作が行われると）、ビット線に転送されたメモリセルの情報をセンスアンプが増幅するために、電源とセンスアンプ間で電荷の充放電がなされる。ここで、象限領域内の全てのセルが選択されるという意味ではなく、象限領域内の特定のセル（セル列）が選択されると意味である。このことは、他の実施例においても同様である。
【００３３】
したがって、第１実施例のブロック分割方式では、この活性化される象限領域が、電源配線５６，５７と電源配線５８，５９に、同等に分散されるようになっている。
【００３４】
上記したように、第１実施例では回路構成を変更し、象限領域をクロス状にブロック分割したことにより、従来のように、上側あるいは下側の電源に偏っていたノイズ源を左側と右側で上下に分散させることができ、図２に示すように、従来よりもノイズを小さく抑えることができる。
【００３５】
これにより、従来よりもセンスアンプの増幅スピードの高速化を図ることができ、結果的にチップのアクセス時間の高速化が可能となる。
【００３６】
次に、本発明の第２実施例について説明する。
【００３７】
図８は本発明の第２実施例を示す半導体メモリ装置のブロック分割方式の模式図である。
【００３８】
この実施例の基本的な構成は、第１実施例と同様であるが、この実施例では電源ノイズを効果的に低減し、センスアンプの増幅スピードの高速化を図るために、各象限領域を更に小さな複数個の象限領域に分割し、各象限領域中の隣り合わない複数個の小さな象限領域を１つのブロックとしている。各象限領域を２つの小さな象限領域に分割した場合を図９に具体例１として、４つの小さな象限領域に分割した場合を図１０に具体例２として示している。
【００３９】
第２実施例の動作は第１実施例と同様なので、その説明は省略する。
【００４０】
ノイズ源の分布を考える時、ブロックＡが動作する場合を例にとって考えると、従来回路では、図７に示すように、上側の電源にノイズ源が偏っていた。第１実施例では、図２に示すように、上側の電源の左のパッド近辺と、下側の電源の右のパッド近辺にノイズ源が偏っていたが、第２実施例では、回路及び回路構成を変更し、象限領域を格子状にブロック分割したことにより、前述したようなノイズ源の偏りが無くなり、チップ全体に分散されるため、電源配線を効率よく使用することができる。
【００４１】
これにより、ノイズを効果的に小さく抑え、電力消費が均一に行われるようになり、従来よりもセンスアンプの増幅スピードの高速化を図ることができる。
【００４２】
次に、本発明の第３実施例について説明する。
【００４３】
図１１は本発明の第３実施例を示す半導体メモリ装置のブロック分割方式の構成図である。
【００４４】
この実施例の基本的な構成は従来と同様であるが、この実施例では電源配線９２，９３と電源配線９４，９５を右側の象限領域と左側の象限領域の間の領域９１で交差させるようにしている。
【００４５】
この実施例の半導体メモリ装置の動作は第１実施例と同様なので、ここではその説明は省略する。
【００４６】
第３実施例によれば、回路や回路構成を変更することなく、電源レイアウトの変更のみによって、ノイズ源を分散させ電源ノイズを低減することができる。
【００４７】
これにより、従来よりもセンスアンプの増幅スピードの高速化を図ることができ、結果的にチップのアクセス時間の高速化が可能となる。
【００４８】
次に、本発明の第４実施例について説明する。
【００４９】
図１２は本発明の第４実施例を示す半導体メモリ装置のブロック分割方式の模式図である。
【００５０】
この実施例の基本的な構成は従来と同様であるが、この実施例では各象限領域の周縁部に沿って配置されていた電源配線をなくし、それらを１つにまとめ（配線幅を２倍にして）、上側の象限領域と下側の象限領域の間の領域１０１に配置するようにしたものである。この電源は、上側と下側の象限領域で共通に使用されている。
【００５１】
基本的な動作は、従来と同様であるが、電源配線１０２，１０３が、上記領域１０１にだけしか配置されていないので、電荷の充放電は図１３に示すように行われる。
【００５２】
従来回路では、ノイズ源が上側あるいは下側の電源に偏っており、そのため、その反対側の電源は使用されていない状態であった。
【００５３】
第４実施例によれば、上下の電源配線を１つにまとめて領域１０１に配置することにより、チップサイズを変更することなく、電源配線を効率よく使うことができ、第１実施例や第３実施例と同様なノイズの低減効果を得ることができる。
【００５４】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００５５】
【発明の効果】
以上、詳細に説明したように、本発明によれば、以下のような効果を奏することができる。
【００５６】
（１）象限領域をクロス状にブロック分割したことにより、従来、上側あるいは下側の電源に偏っていたノイズ源を、左側と右側で上下に分散させることができ、従来よりもノイズを小さく抑えることができる。
【００５７】
これにより、従来よりもセンスアンプの増幅スピードの高速化を図ることができ、結果的にチップのアクセス時間の高速化が可能となる。
【００５８】
（２）象限領域を格子状にブロック分割したことにより、ノイズ源の偏りが無くなり、チップ全体に分散されるため電源配線を効率よく使用することができる。
【００５９】
これにより、ノイズを効果的に小さく抑え、電力消費が均一に行われるようになり、従来よりもセンスアンプの増幅スピードの高速化を図ることができる。
【００６０】
（３）回路や回路構成を変更することなく、電源レイアウトの変更のみによって、ノイズ源を分散させ、電源ノイズを低減することができる。
【００６１】
これにより、従来よりもセンスアンプの増幅スピードの高速化を図ることができ、結果的にチップのアクセス時間の高速化を図ることができる。
【００６２】
（４）上下の電源を１つにまとめて領域に配置することにより、チップサイズを変更することなく、電源配線を効率よく使うことができ、ノイズ低減効果を奏することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す半導体メモリ装置のブロック分割方式の模式図である。
【図２】本発明の第１実施例を示す半導体メモリ装置のブロック分割方式の構成図である。
【図３】従来の半導体メモリ装置のブロック分割方式の構成図である。
【図４】図３のＡ部拡大図である。
【図５】従来の半導体メモリ装置のセンスアンプ列を示す図である。
【図６】従来の半導体メモリ装置の動作時の電流経路を示す図である。
【図７】従来の半導体メモリ装置の動作時の電源線のノイズの状態を示す図である。
【図８】本発明の第２実施例を示す半導体メモリ装置のブロック分割方式の模式図である。
【図９】本発明の第２実施例を示す半導体メモリ装置のブロック分割方式の第１の具体例を示す模式図である。
【図１０】本発明の第２実施例を示す半導体メモリ装置のブロック分割方式の第２の具体例を示す模式図である。
【図１１】本発明の第３実施例を示す半導体メモリ装置のブロック分割方式の構成図である。
【図１２】本発明の第４実施例を示す半導体メモリ装置のブロック分割方式の模式図である。
【図１３】本発明の第４実施例を示す半導体メモリ装置のブロック分割方式の構成図である。
【符号の説明】
５０，５１，５２，５３ 象限領域
５４，９１ Ｙ方向の象限領域の間の領域（Ｘデコーダー）
５５，１０１ Ｘ方向の象限領域の間の領域（Ｙデコーダー）
５６，５７，５８，５９，９２，９３，９４，９５，１０２，１０３ 電源配線
６０ センスアンプ列
Claims (14)
- 半導体メモリ装置において、
（ａ）第１から第４のサイドを持つ半導体チップと、
（ｂ）該半導体チップの第１のサイドに沿って配置され、電源電位レベルもしくはグランド電位レベルが供給された第１の配線と、
（ｃ）前記第１のサイドに対向する第２のサイドに沿って配置され、電源電位レベルもしくはグランド電位レベルが供給された第２の配線とで構成され、
（ｄ）前記第１の配線と第２の配線との間に配置された４つのサブアレイ領域において、前記各サブアレイ領域は複数のメモリセルと、該メモリセルに各々接続された複数のセンスアンプとを含んでいる、前記メモリセルと前記センスアンプは前記各サブアレイ領域内に配置され、
（ｅ）前記サブアレイ領域のうちの１つに配置された前記メモリセルと前記センスアンプは、前記第１の配線の電位レベルが供給されて活性化され、
（ｆ）前記サブアレイ領域のうちの他の１つに配置された前記メモリセルと前記センスアンプは、前記第２の配線の電位レベルが供給されて、前記サブアレイ領域のうちの前記１つに配置された前記メモリセルと前記センスアンプと実質的に同時に活性化される半導体メモリ装置。 - 請求項１記載の半導体メモリ装置において、前記各サブアレイ領域は、
前記第１のサイドに沿って配置した、第１及び第２のサブアレイ領域と、
前記第２のサイドに沿って配置した、第３及び第４のサブアレイ領域と、
第１の時間の間、前記第１の配線の電位レベルが供給されて活性化される、前記第１のサブアレイ領域に配置されるセンスアンプと、
前記第１の時間の間、前記第２の配線の電位レベルが供給されて活性化される、前記第３のサブアレイ領域に配置されるセンスアンプと、
第２の時間の間、前記第１の配線の電位レベルが供給されて活性化される、前記第２のサブアレイ領域に配置されるセンスアンプと、
前記第２の時間の間、前記第２の配線の電位レベルが供給されて活性化される、前記第４のサブアレイ領域に配置されるセンスアンプとから構成される半導体メモリ装置。 - 請求項２記載の半導体メモリ装置において、前記第１のサブアレイ領域と前記第３のサブアレイ領域は、前記半導体チップの中心点に関して互いに対称となる位置に配置される半導体メモリ装置。
- 請求項２記載の半導体メモリ装置において、前記第１の時間の間に活性化される、前記第１のサブアレイ領域に配置される前記センスアンプの数は、前記第１のサブアレイ領域に配置される前記センスアンプの、各々約半数ずつである半導体メモリ装置。
- 請求項４記載の半導体メモリ装置において、前記センスアンプの前記約半数に相当する前記活性化された各々のセンスアンプは、格子状のサブアレイ領域内部に各々配置される半導体メモリ装置。
- 請求項２記載の半導体メモリ装置において、前記第１の時間の間に活性化される、前記第１のサブアレイ領域に配置される前記センスアンプは、前記半導体チップの前記第３のサイドの側面に配置され、及び、前記第２の時間の間に活性化される、前記第１のサブアレイ領域に配置される前記センスアンプは、前記半導体チップの前記第４のサイドの側面に配置される半導体メモリ装置。
- 請求項２記載の半導体メモリ装置において、前記第１の時間の間に活性化される、前記第１のサブアレイ領域に配置される前記センスアンプと、前記第２の時間の間に活性化される、前記第１のサブアレイ領域に配置される前記センスアンプとは、前記第３のサイドから前記第４のサイドへ延在するように各々が交互に配置される半導体メモリ装置。
- 半導体メモリ装置において、
（ａ）第１のサイドと、該第１のサイドに隣接した第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、
（ｂ）前記第２のサイド側の前記第１のサイドに沿って配置され、電源電位レベルまたはグランド電位レベルが供給された第１の配線と、
（ｃ）前記第３のサイド側の前記第１のサイドに沿って配置され、電源電位レベルまたはグランド電位レベルが供給された第２の配線と、
（ｄ）前記第２のサイド側の前記第４のサイドに沿って配置され、電源電位レベルまたはグランド電位レベルが供給された第３の配線と、
（ｅ）前記第３のサイド側の前記第４のサイドに沿って配置され、電源電位レベルまたはグランド電位レベルが供給された第４の配線と、
（ｆ）前記半導体チップ上に形成され、前記第１の配線と前記第４の配線とを互いに接続するとともに、第１と第２のサブアレイ領域間及び第３と第４のサブアレイ領域間の領域に配置される第５の配線と、
（ｇ）前記半導体チップ上に形成され、前記第２の配線と前記第３の配線とを互いに接続するとともに、第１と第２のサブアレイ領域間及び第３と第４のサブアレイ領域間の領域に配置される第６の配線とから構成され、
（ｈ）前記半導体チップ上に配置された４つのサブアレイ領域、該各サブアレイ領域は複数のメモリセルと、該複数のメモリセルに各々接続された複数のセンスアンプとを含んでいる、前記メモリセルと前記センスアンプは、前記各サブアレイ領域内に配置され、
（ｉ）前記４つのサブアレイ領域のうちの１つに配置された前記メモリセルと前記センスアンプは、前記第１の配線の電位レベルが供給されて活性化され、
（ｊ）前記４つのサブアレイ領域のうちの他の１つに配置された前記メモリセルと前記センスアンプは、前記第２の配線の電位レベルが供給されて、前記４つのサブアレイ領域のうちの前記１つに配置された前記メモリセルと前記センスアンプと実質的に同時に活性化される半導体メモリ装置。 - 請求項８記載の半導体メモリ装置において、前記各々のサブアレイ領域は、
前記第１の配線に沿って配置される第１のサブアレイ領域と、
前記第２の配線に沿って配置される第２のサブアレイ領域と、
前記第３の配線に沿って配置される第３のサブアレイ領域と、
前記第４の配線に沿って配置される第４のサブアレイ領域と、から構成され、前記第１のサブアレイ領域に配置される前記センスアンプは、前記第１の時間の間に前記第１の配線の電位レベルが供給されて活性化され、
前記第２のサブアレイ領域に配置される前記センスアンプは、前記第１の時間の間に前記第２の配線の電位レベルが供給されて活性化され、
前記第３のサブアレイ領域に配置される前記センスアンプは、前記第２の時間の間に前記第３の配線の電位レベルが供給されて活性化され、
前記第４のサブアレイ領域に配置される前記センスアンプは、前記第２の時間の間に前記第４の配線の電位レベルが供給されて活性化される半導体メモリ装置。 - 半導体メモリ装置において、
（ａ）第１のサイドと、該第１のサイドに共に隣接する第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、
（ｂ）前記第２及び第３のサイド間に配置され、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第１の配線と、
（ｃ）前記第１及び第２のサイドに隣接して配置され、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第１のサブアレイ領域と、
（ｄ）前記第１及び第３のサイドに隣接して配置されるとともに、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第２のサブアレイ領域と、
（ｅ）前記第２及び第４のサイドに隣接して配置され、複数のメモリセル及び複数のセンスアンプからなる第３のサブアレイ領域から構成され、前記第１のサブアレイ領域の前記センスアンプは、第１の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、前記第２及び第３のサブアレイ領域の前記センスアンプは、第２の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化される半導体メモリ装置。 - 半導体メモリ装置において、
（ａ）第１のサイドと、該第１のサイドに共に隣接する第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、
（ｂ）前記第２及び第３のサイド間に配置され、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第１の配線と、
（ｃ）前記第１及び第２のサイドに隣接して配置され、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第１のサブアレイ領域と、
（ｄ）前記第１のサイド及び前記第１のサブアレイ領域に隣接して配置されるとともに、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第２のサブアレイ領域と、
（ｅ）前記第２及び第４のサイドに隣接して配置され、複数のメモリセル及び複数のセンスアンプからなる第３のサブアレイ領域から構成され、前記第１のサブアレイ領域の前記センスアンプは、第１の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、前記第２及び第３のサブアレイ領域の前記センスアンプは、第２の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化される半導体メモリ装置。 - 半導体メモリ装置において、
（ａ）第１のサイドと、該第１のサイドに共に隣接する第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、
（ｂ）前記第２及び第３のサイド間に配置され、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第１の配線と、
（ｃ）前記第１及び第２のサイドに隣接して配置され、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第１のサブアレイ領域と、
（ｄ）前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第２のサブアレイ領域と、
（ｅ）前記第２及び第４のサイドに隣接して配置され、複数のメモリセル及び複数のセンスアンプからなる第３のサブアレイ領域から構成され、前記第１のサブアレイ領域の前記センスアンプは、第１の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、前記第２及び第３のサブアレイ領域の前記センスアンプは、第２の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、さらに、前記第２及び第３のサイドの間に配置され、前記第４のサイドに隣接し、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第２の配線から構成され、前記第１の配線はさらに、前記第１のサイドに隣接して配置される半導体メモリ装置。 - 半導体メモリ装置において、
（ａ）第１のサイドと、該第１のサイドに共に隣接する第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、
（ｂ）前記第２及び第３のサイド間に配置され、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第１の配線と、
（ｃ）前記第１及び第２のサイドに隣接して配置され、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第１のサブアレイ領域と、
（ｄ）前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第２のサブアレイ領域と、
（ｅ）前記第２及び第４のサイドに隣接して配置され、複数のメモリセル及び複数のセンスアンプからなる第３のサブアレイ領域から構成され、前記第１のサブアレイ領域の前記センスアンプは、第１の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、前記第２及び第３のサブアレイ領域の前記センスアンプは、第２の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、さらに、前記第２及び第３のサイドの間に配置され、前記第４のサイドに隣接し、前記半導体チップを交差し、さらに前記第１のサイドに隣接し、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給され、前記第３のサブアレイ領域に連結する第２の配線から構成され、前記第１の配線は、前記第１のサイドに隣接し、前記半導体チップを交差し、前記第４のサイドに隣接するように配置される半導体メモリ装置。 - 半導体メモリ装置において、
（ａ）第１のサイドと、該第１のサイドに共に隣接する第２及び第３のサイドと、前記第１のサイドに対向する第４のサイドとを有する半導体チップと、
（ｂ）前記第２及び第３のサイド間に配置され、電源電位レベル及びグランド電位レベルのうちいずれか１つが供給される第１の配線と、
（ｃ）前記第１及び第２のサイドに隣接して配置され、前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第１のサブアレイ領域と、
（ｄ）前記第１の配線と連結し、複数のメモリセル及び複数のセンスアンプからなる第２のサブアレイ領域と、
（ｅ）前記第２及び第４のサイドに隣接して配置され、複数のメモリセル及び複数のセンスアンプからなる第３のサブアレイ領域から構成され、前記第１のサブアレイ領域の前記センスアンプは、第１の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化され、前記第２及び第３のサブアレイ領域の前記センスアンプは、第２の時間の間、前記第１の配線の電位レベルが供給されて実質的に同時に活性化されるとともに、前記第１の配線は、前記第２のサイドの実質的な中間点から前記第３のサイドの実質的な中間点へ延在し、前記第３のサブアレイは、前記第１の配線に連結される半導体メモリ装置。
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