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Diese Erfindung betrifft ein Halbleiter-Speicherbauelement,
und insbesondere einen dynamischen Direktzugriffsspeicher (DRAM)
mit einem Speicherzellenfeld eines aufgeteilten Betriebsmodes.
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Beschreibung des zugehörigen Standes
der Technik:
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Bislang ist das folgende Beispiel
als Technik bekannt gewesen, die auf einem derartigen Gebiet verwendet
wird.
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3 ist
eine Ansicht, die die Konfiguration eines herkömmlichen Halbleiter-Speicherbauelements
eines Blockaufteilungsmodes zeigt. 4 ist eine
vergrößerte Ansicht
eines in 3 gezeigten A-Teils. 5 ist eine Ansicht, die
eine Reihe von Leseverstärkern
des in 3 gezeigten herkömmlichen Halbleiter-Speicherbauelements
darstellt.
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Allgemein hat ein DRAM großer Kapazität ein Speicherfeld,
das vorgesehen ist, um durch X-Decodierer und Y-Decodierer in vier
Unterfeld-Bereiche aufgeteilt zu werden. Unterfeld-Bereiche 10 und 11 sind
auf der oberen Halbseite eines Chips angeordnet, während Unterfeld-Bereiche 12 und 13 auf
der unteren Halbseite des Chips angeordnet sind. X-Decodierer sind
jeweils innerhalb von Bereichen 14 angeordnet, die zwischen
den beiden definiert sind. Die Unterfeld-Bereiche 10 und 13 sind
auf der linken Halbseite des Chips angeordnet und die Unterfeld-Bereiche 11 und 12 sind
auf der rechten Halbseite des Chips angeordnet. Y-Decodierer sind
jeweils innerhalb von Bereichen 15 angeordnet, die zwischen
den beiden definiert sind. Jeder der Unterfeld-Bereiche weist eine
Vielzahl von Zellenfeld-Bereichen 23 auf.
Eine Vielzahl von Speicherzellen, eine Vielzahl von Bitleitungspaaren 26 und
eine Vielzahl von Wortleitungen sind innerhalb jedes der Zellenfeld-Bereiche 23 angeordnet.
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Wie es in 5 gezeigt ist, sind Leseverstärkerreihen 24,
die jeweils aus einer Vielzahl von Leseverstärkerschaltungen 21 zusammengesetzt
sind, und eine Lesezwischenspeicherungsschaltung 22 jeweils
auf beiden Seiten der jeweiligen Zellenfeld-Bereiche 23 der
Unterfeld-Bereiche vorgesehen, wie es in Richtung nach links und
nach rechts zu sehen ist. Übrigens
hat jede Lesezwischenspeicherungsschaltung 22 einen NMOS-Transistor 22A und
einen PMOS-Transistor 22B. Die Gates von beiden Transistoren
werden jeweils durch Lesezwischenspeicherungssignale 25 gesteuert,
die jeweils eine positive Phase und eine entgegengesetzte Phase
haben.
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Source- bzw. Versorgungsdrähte oder
-anschlüsse 16, 17, 18 und 19,
die jeweils elektrisch an die Vielzahl von Leseverstärkerreihen 24 angeschlossen
sind, sind angeordnet, um die Unterfeld-Bereiche zu umgeben. Die
Versorgungsanschlüsse 16 und 17 werden
hauptsächlich
für die Vielzahl
von Leseverstärkerreihen 24 in
den Unterfeld-Bereichen 10 und 11 verwendet, die
auf der oberen Halbseite des Chips vorgesehen sind, während die
Versorgungsanschlüsse 18 und 19 hauptsächlich für die Vielzahl
von Leseverstärkerreihen 24 in
den Unterfeld-Bereichen 12 und 13 verwendet werden, die
auf der unteren Halbseite des Chips vorgesehen sind.
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Wenn die vier Unterfeld-Bereiche 10, 11, 12 und 13 aufgeteilt
bzw. getrennt betrieben werden, sind bisher die Unterfeld-Bereiche 10 und 11 auf
der oberen Halbseite gleichzeitig als Blöcke A aktiviert worden und
sind bisher die Unterfeld-Bereiche 12 und 13 auf
der unteren Halbseite zu einer Zeitgabe, die unterschiedlich von
derjenigen für
die Blöcke
A ist, gleichzeitig als Blöcke
B aktiviert worden. Auf die Art einer derartigen Blockunterteilung
oder -aufteilung bzw. -trennung sind jedoch als Rauschquellen verwendete
Schaltungen in Richtung zu oberen oder unteren Leistungsquellen
vorgespannt worden.
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Das bedeutet, dass dann, wenn ein
jeweiliger Block A aktiviert wird (d. h. wenn Speicherzellen im
Block A ausgewählt
werden), eine Vielzahl von Zellenfeldern von jedem der Unterfeld-Bereiche 10 und 11 gleichzeitig
aktiviert (ausgewählt)
wird und die Leseverstärkerreihen 24 auf
deren beiden Seiten auch aktiviert werden (eine Lesezwischenspeicherungsoperation
wird durchgeführt).
Wenn der PMOS-Transistor 22B und der NMOS-Transistor 22A eingeschaltet
werden, so dass ein Source- bzw. Versorgungsanschluss, dem ein Leistungsversorgungspotential
Vdd (z. B. 5 V) zugeführt
wird, und seine entsprechenden Leseverstärker SA elektrisch miteinander
verbunden werden, und ein Source- bzw. Versorgungsanschluss, dem
ein Erdpotential Gnd (z. B. 0 V) zugeführt wird, und seine entsprechenden
Leseverstärker
SA elektrisch miteinander verbunden werden, wird eine jeweilige
Leseverstärkerreihe 24 aktiviert,
wie es in 6 gezeigt
ist.
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Wenn jeder Leseverstärker SA
aktiviert wird, werden elektrische Ladungen zwischen den Versorgungsanschlüssen und
einem jeweiligen Leseverstärker
SA geladen oder entladen, um in einer jeweiligen Speicherzelle gespeicherte
Information zu verstärken,
welche zu einem jeweiligen Bitleitungspaar 26 übertragen
bzw. transferiert worden ist (die Pfeile zeigen die Art eines Ladens
oder Entladens).
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Jedoch deshalb, weil die Vielzahl
von aktivierten Leseverstärkerreihen 24 in
Richtung zu den Versorgungsanschlüssen 16 und 17 vorgespannt wird,
wie es in 7 gezeigt
ist, tritt ein starkes Rauschen bei den Versorgungsanschlüssen 16 und 17 auf
(da die Blöcke
B andererseits nicht aktiviert werden, wird kein Rauschen bei den
Versorgungsanschlüssen 18 und 19 erzeugt).
Die Geschwindigkeit für
ein Verstärken
von Information durch einen jeweiligen Leseverstärker SA wird unter dem Einfluss
des Rauschens langsam, und das Halbleiter-Speicherbauelement wird
möglicherweise
zu einer langsamen Betriebsgeschwindigkeit führen. Daher hat es eine Forderung
nach der Verbesserung bezüglich
der Betriebsgeschwindigkeit des Halbleiter-Speicherbauelements gegeben.
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Angesichts des Vorangehenden ist
es eine Aufgabe der vorliegenden Erfindung, Leseverstärker und
Speicherzellen, die zu aktivieren sind, zu verstreuen.
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Es ist eine weitere Aufgabe der vorliegenden Erfindung,
Rauschen zu verstreuen oder zu reduzieren, das in Anschlüssen erzeugt
wird, denen jeweils ein Versorgungspotentialpegel oder ein Erdungspotentialpegel
zugeführt
wird.
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Es ist eine weitere Aufgabe der vorliegenden Erfindung,
eine Betriebsgeschwindigkeit eines Leseverstärkers zu verbessern.
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Es ist eine weitere Aufgabe der vorliegenden Erfindung,
ein Halbleiter-Speicherbauelement
zu schaffen, das eine Verbesserung bezüglich einer Zugriffsgeschwindigkeit
zur Verfügung
stellen kann.
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Gemäß der vorliegenden Erfindung
ist zum Erreichen der obigen Aufgaben ein Halbleiter-Speicherbauelement
nach Anspruch 1 geschaffen.
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Während
die Beschreibung mit Ansprüchen schließt, die
den Gegenstand insbesondere aufzeigen und besonders beanspruchen,
der als die Erfindung angesehen wird, wird geglaubt, dass die Erfindung,
die Aufgaben und Merkmale der Erfindung und weitere Aufgaben, Merkmale
und Vorteile von ihr besser aus der folgenden Beschreibung verstanden werden,
und zwar genommen in Zusammenhang mit den beigefügten Zeichnungen, wobei:
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1 eine
Ansicht ist, die ein Halbleiter-Speicherbauelement gemäß einem
ersten Ausführungsbeispiel
der vorliegenden Erfindung zeigt;
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2 eine
Ansicht zum Beschreiben des Betriebs des in 1 gezeigten Halbleiter-Speicherbauelements
ist;
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3 eine
Ansicht ist, die ein herkömmliches
Halbleiter-Speicherbauelement
zeigt;
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4 eine
vergrößerte Ansicht
eines in 3 gezeigten
A-Teils ist;
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5 eine
Ansicht ist, die eine Leseverstärkerreihe
des in 3 gezeigten Halbleiter-Speicherbauelements
zeigt;
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6 eine
Ansicht zum Beschreiben von Stromkanälen zur Zeit des Betriebs des
in 3 gezeigten Halbleiter-Speicherbauelements
ist;
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7 eine
Ansicht zum Beschreiben von Rauschen ist, das in Versorgungsanschlüssen zur Zeit
des Betriebs des in 3 gezeigten
Halbleiter-Speicherbauelements erzeugt wird;
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8 eine
Ansicht ist, die ein Halbleiter-Speicherbauelement gemäß einem
zweiten Ausführungsbeispiel
der vorliegenden Erfindung zeigt;
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9 eine
Ansicht ist, die das in 8 gezeigte
Halbleiter-Speicherbauelement
darstellt;
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10 eine
Ansicht ist, die das in 8 gezeigte
Halbleiter-Speicherbauelement
zeigt;
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11 eine
Ansicht ist, die ein Halbleiter-Speicherbauelement gemäß einem
dritten Ausführungsbeispiel
der vorliegenden Erfindung zeigt.
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Hierin nachfolgend werden bevorzugte
Ausführungsbeispiele
der vorliegenden Erfindung detailliert unter Bezugnahme auf die
beigefügten
Zeichnungen beschrieben.
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1 ist
eine Ansicht, die typischerweise einen Blockaufteilungsmode eines
Halbleiter-Speicherbauelements zeigt, das ein erstes Ausführungsbeispiel
der vorliegenden Erfindung darstellt. 2 ist
eine Ansicht zum Beschreiben des Betriebs des in 1 gezeigten Halbleiter-Speicherbauelements.
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Wie es in diesen Zeichnungen gezeigt
ist, ist ein Speicherzellenfeld durch X- und Y-Decodierer in vier
Unterfeld-Bereiche aufgeteilt.
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Unterfeld-Bereiche 50 und 51 sind
auf der oberen Halbseite eines Chips angeordnet und Unterfeld-Bereiche 52 und 53 sind
auf der unteren Halbseite des Chips angeordnet. Die X-Decodierer
sind jeweils in Bereichen 54 vorgesehen, die zwischen den oberen
Unterfeld-Bereichen 50 und 51 und den unteren
Unterfeld-Bereichen 52 und 53 definiert
sind. Die Unterfeld-Bereiche 50 und 53 sind auf
der linken Halbseite des Chips angeordnet und die Unterfeld-Bereiche 51 und 52 sind
auf der rechten Halbseite des Chips angeordnet. Die Y-Decodierer
sind jeweils in Bereichen 55 angeordnet, die zwischen den Unterfeld-Bereichen 51 und 52 auf
der rechten Seite des Chips und den Unterfeld-Bereichen 50 und 53 auf
seiner linken Seite definiert sind.
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Jeder der Unterfeld-Bereiche ist
zusammengesetzt aus einer Vielzahl von Zellenfeld-Bereichen. Eine
Vielzahl von Speicherzellen, eine Vielzahl von Bitleitungspaaren
und eine Vielzahl von Wortleitungen sind innerhalb jedes Zellenfeld-Bereichs
platziert. Wie es oben in 5 gezeigt
ist, sind Leseverstärkerreihen 24 (entsprechend
Leseverstärkerreihen 60 in 2), die jeweils zusammengesetzt
sind aus einer Vielzahl von Leseverstärkerschaltungen 21 und
einer Lesezwischenspeicherungsschaltung 22, jeweils auf
beiden Seiten der jeweiligen Zellenfeld-Bereiche der Unterfeld-Bereiche
vorgesehen, wie es in Richtung nach links und nach rechts zu sehen
ist.
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Source- bzw. Versorgungsdrähte oder
-anschlüsse 56, 57, 58 und 59 (entsprechend
den Vdd-Anschlüssen 56 und 58 und
den Gnd-Anschlüssen 57 und 59 beim
vorliegenden Ausführungsbeispiel),
die jeweils elektrisch an die Vielzahl von Leseverstärkerreihen 60 angeschlossen
sind, sind angeordnet, um die Unterfeld-Bereiche 50, 51, 52 und 53 zu
umgeben. Die Versorgungsanschlüsse 56 und 57 werden
hauptsächlich
für die
Vielzahl von Leseverstärkerreihen 60 in
den Unterfeld-Bereichen 50 und 51 verwendet, die
auf der oberen Halbseite des Chips vorgesehen sind, während die
Versorgungsanschlüsse 58 und 59 hauptsächlich für die Vielzahl
von Leseverstärkerreihen 60 in
den Unterfeld-Bereichen 52 und 53 verwendet werden,
die auf der unteren Halbseite des Chips vorgesehen sind.
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Beim ersten Ausführungsbeispiel, wie es oben
beschrieben ist, sind die Unterfeld-Bereiche 50 und 52 des
Speicherzellenfelds jeweils als Blöcke A definiert und sind seine
Unterfeld-Bereiche 51 und 53 jeweils als Blöcke B definiert,
um ein innerhalb des Chips erzeugtes Leistungsquellenrauschen zu
reduzieren und die Verstärkung
jedes Leseverstärkers
zu beschleunigen.
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Wenn die Blöcke A aktiviert werden, wird
die Vielzahl von Zellenfeld-Bereichen der Unterfeld-Bereiche 50 und 52 gleichzeitig
aktiviert und werden auch die auf beiden Seiten der Zellenfeld-Bereiche vorgesehenen
Leseverstärkerreihen
aktiviert. Wenn jede Leseverstärkerreihe
aktiviert ist (d. h. wenn eine Lesezwischenspeicherungsoperation
durchgeführt ist),
wird eine elektrische Ladung zwischen jeder Leistungsquelle und
jedem Leseverstärker
geladen oder entladen, um zuzulassen, dass der Leseverstärker in
einer jeweiligen Speicherzelle gespeicherte Information verstärkt, die
zu einem Bitleitungspaar transferiert worden ist. Das vorliegende
Ausführungsbeispiel
bedeutet, dass eine spezifische Zelle (eine Zellenreihe) in einem
jeweiligen Unterfeld-Bereich ausgewählt wird, ohne dass alle Zellen
in den jeweiligen Unterfeld-Bereichen ausgewählt werden. Dies wird auf gleiche
Weise selbst im Fall von anderen Ausführungsbeispielen durchgeführt.
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Somit werden bei dem Blockaufteilungsmode
des ersten Ausführungsbeispiels
die gleichzeitig aktivierten Unterfeld-Bereiche auf gleiche Weise
auf die Versorgungsanschlüsse 56 und 57 und
die Versorgungsanschlüsse 58 und 59 verstreut
bzw. verteilt.
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Da die gleichzeitig aktivierten Unterfeld-Bereiche
in Kreuzform in die Blöcke
aufgeteilt sind, wie es oben beschrieben ist, können die Rauschquellen, die
in Richtung zur oberen oder zur unteren Leistungsquelle vorgespannt
sind, nach oben oder nach unten auf der linken und auf der rechten
Seite verstreut bzw. aufgeteilt werden. Es ist somit möglich, verglichen
mit dem Stand der Technik ein Rauschen zu reduzieren, wie es in 2 gezeigt ist.
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Somit kann die Geschwindigkeit zum
Verstärken
von Information durch jeden Leseverstärker höher als je gemacht werden.
Möglicherweise
können
Zugriffszeiten auf den Chip schneller gemacht werden.
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Als Nächstes wird ein zweites Ausführungsbeispiel
der vorliegenden Erfindung beschrieben.
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8 ist
eine Ansicht, die typischerweise einen Blockaufteilungsmode eines
Halbleiter-Speicherbauelements zeigt, das illustrativ für das zweite
Ausführungsbeispiel
der vorliegenden Erfindung ist.
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Das vorliegende Ausführungsbeispiel
ist bezüglich
einer Grundkonfiguration gleich dem ersten Ausführungsbeispiel. Beim vorliegenden
Ausführungsbeispiel
sind jedoch jeweilige Unterfeld-Bereiche weiter in eine Vielzahl
von kleinen Unterfeld-Bereichen
unterteilt, und eine Vielzahl von nicht nebeneinander liegenden
kleinen Unterfeld-Bereichen in den jeweiligen Unterfeld-Bereichen
wird als gleichzeitig aktivierte Felder eingestellt, d. h. einen
Block, um ein Leistungsquellenrauschen effektiv zu reduzieren und
die Verstärkungsgeschwindigkeit
jedes Leseverstärkers
zu erhöhen. 9 zeigt ein spezifisches
Beispiel, bei welchem die jeweiligen Unterfeld-Bereiche jeweils
in zwei kleine Unterfeld-Bereiche aufgeteilt sind. 10 stellt ein spezifisches Beispiel 2
dar, bei welchem die jeweiligen Unterfeld-Bereiche jeweils in vier kleine Unterfeld-Bereiche
aufgeteilt sind.
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Da das zweite Ausführungsbeispiel
bezüglich
eines Betriebs identisch zum ersten Ausführungsbeispiel ist, wird die
Beschreibung seines Betriebs weggelassen. Nun soll anhand eines
Beispiels ein Rauschen betrachtet werden, das in Versorgungsanschlüssen erzeugt
wird, wenn ein Block A aktiviert wird. Bei einer herkömmlichen
Schaltung werden Rauschquellen zu Versorgungsanschlüssen 16 und 17 auf
der oberen Seite vorgespannt, wie es in 7 gezeigt ist. Beim ersten Ausfüh rungsbeispiel werden
Rauschquellen in Richtung zur Nachbarschaft der linken Anschlussflecken
für die
oberen Versorgungsanschlüsse 56 und 57 und
zur Nachbarschaft der rechten Anschlussflecken für die unteren Versorgungsanschlüsse 58 und 59 vorgespannt,
wie es in 2 gezeigt
ist. Jedoch deshalb, weil die gleichzeitig aktivierten Unterfeld-Bereiche
beim zweiten Ausführungsbeispiel
jeweils in Gitterform in die Blöcke
aufgeteilt sind, werden die Rauschquellen, auf die oben Bezug genommen
ist, nicht vorgespannt. Weiterhin können deshalb, weil die Rauschquellen über dem
gesamten Chip verstreut sind, die Versorgungsanschlüsse effizient
genutzt werden.
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Es ist somit möglich, das Rauschen effektiv zu
reduzieren und einen einheitlichen Leistungsverbrauch zur Verfügung zu
stellen. Die Geschwindigkeit zum Verstärken von Information durch
einen jeweiligen Leseverstärker
kann schneller als je gemacht werden.
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Als Nächstes wird ein drittes Ausführungsbeispiel
der vorliegenden Erfindung beschrieben.
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11 ist
eine Ansicht, die die Struktur eines Blockaufteilungsmodes eines
Halbleiter-Speicherbauelements zeigt, das das dritte Ausführungsbeispiel
der vorliegenden Endung darstellt.
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Das dritte Ausführungsbeispiel ist bezüglich einer
Grundkonfiguration identisch zum Stand der Technik. Beim vorliegenden
Ausführungsbeispiel sind
jedoch Versorgungsanschlüsse 92 und 93 und Versorgungsanschlüsse 94 und 95 vorgesehen,
um sich bei Bereichen 91 zu schneiden, die zwischen rechten
Unterfeld-Bereichen
und linken Unterfeld-Bereichen definiert sind.
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Da das Halbleiter-Speicherbauelement
gemäß dem vorliegenden
Ausführungsbeispiel
bezüglich
eines Betriebs identisch zu demjenigen gemäß dem ersten Ausführungsbeispiel
ist, wird die Beschreibung seines Betriebs weggelassen werden.
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Gemäß dem dritten Ausführungsbeispiel können Rauschquellen
verstreut werden, um ein Leistungsquellenrauschen zu reduzieren,
indem ohne eine Änderung
bezüglich
eines Schaltungsaufbaus nur eine Änderung bezüglich des Layouts der Versorgungsanschlüsse durchgeführt wird.
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Somit kann die Geschwindigkeit zum
Verstärken
von Information durch einen jeweiligen Leseverstärker schneller als je gemacht
werden, und Zugriffszeiten auf einen Chip werden möglicherweise
zu einer Beschleunigung führen.
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Übrigens
ist die vorliegende Erfindung nicht notwendigerweise auf die oben
beschriebenen Ausführungsbeispiele
beschränkt.
Es muss nicht gesagt werden, dass verschiedene Änderungen und Modifikationen
durchgeführt
werden können
und nicht vom Schutzumfang der vorliegenden Erfindung ausgeschlossen
sein werden, der durch die beigefügten Ansprüche definiert ist.
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Gemäß der vorliegenden Erfindung,
wie sie oben detailliert beschrieben worden ist, können die folgenden
vorteilhaften Effekte hervorgebracht werden.
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Da gleichzeitig aktivierte Unterfeld-Bereiche in Kreuzform in Blöcke aufgeteilt
werden, können Rauschquellen,
die bislang in Richtung zu oberen oder unteren Versorgungsanschlüssen vorgespannt
worden sind, in obere und untere Teile auf der linken und der rechten
Seite verteilt werden. Es ist daher möglich, im Vergleich mit dem
Stand der Technik ein Rauschen zu reduzieren. Somit kann die Geschwindigkeit
zum Verstärken
von Information durch einen jeweiligen Leseverstärker schneller als je gemacht
werden und können
Zugriffszeiten auf einen Chip möglicherweise schneller
gemacht werden.
- (2) Da gleichzeitig aktivierte Unterfeld-Bereiche in Gitterform
in Blöcke
aufgeteilt werden, werden Rauschquellen von einem Vorspannen abgehalten.
Weiterhin können
deshalb, weil die Unterfeld-Bereiche über den gesamten Chip verstreut sind,
Versorgungsanschlüsse
effizient ausgenutzt werden. Somit kann ein Rauschen effektiv reduziert
werden und kann ein einheitlicher Leistungsverbrauch erreicht werden.
Weiterhin kann die Geschwindigkeit zum Verstärken von Information durch
einen jeweiligen Leseverstärker
höher als
je gemacht werden.
- (3) Durch Durchführen
von nur einer Änderung bezüglich eines
Layouts von Versorgungsanschlüssen
ohne eine Änderung
bezüglich
einer Schaltung oder einer
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Schaltungskonfiguration, können Rauschquellen
verstreut werden, um ein Leistungsquellenrauschen zu reduzieren.
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Somit kann die Geschwindigkeit zum
Verstärken
von Information durch einen jeweiligen Leseverstärker schneller als je gemacht
werden und können
Zugriffszeiten auf einen Chip möglicherweise schneller
sein.
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Während
die vorliegende Erfindung unter Bezugnahme auf die illustrativen
Ausführungsbeispiele
beschrieben worden ist, soll diese Beschreibung nicht in einem beschränkenden
Sinn gedacht sein. Verschiedene Modifikationen der illustrativen Ausführungsbeispiele,
sowie andere Ausführungsbeispiele
der Erfindung, werden Fachleuten auf dem Gebiet unter Bezugnahme
auf diese Beschreibung offensichtlich werden.