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Diese
Erfindung betrifft eine Halbleiterspeicheranordnung und insbesondere
einen dynamischen Direktzugriffsspeicher (DRAM) mit einem Speicherzellenfeld
vom aufgeteilten Betriebsmode.
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Beschreibung des zugehörigen Standes
der Technik:
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Das
folgende Beispiel ist bisher als Technik bekannt gewesen, die auf
einem solchen Gebiet verwendet wird.
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3 ist
eine Ansicht, die die Konfiguration einer herkömmlichen Halbleiterspeicheranordnung vom
Blockaufteilungsmode zeigt. 4 ist eine
vergrößerte Ansicht
eines in 3 gezeigten Teils A. 5 ist
eine Ansicht, die einen Leseverstärkerzug der in 3 gezeigten
herkömmlichen
Halbleiterspeicheranordnung darstellt.
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Im
Allgemeinen hat ein DRAM großer
Kapazität
ein Speicherfeld, das derart vorgesehen ist, dass es durch X-Decodierer
und Y-Decodierer in vier Teilfeldbereiche aufgeteilt ist. Teilfeldbereiche 10 und 11 sind
auf der Seite einer oberen Hälfte
eines Chips angeordnet, wohingegen Teilfeldbereiche 12 und 13 auf
der Seite einer unteren Hälfte
des Chips angeordnet sind. X-Decodierer sind jeweils innerhalb von
Bereichen 14 angeordnet, die zwischen den beiden definiert
sind. Die Teilfeldbereiche 10 und 13 sind auf der
Seite der linken Hälfte
des Chips angeordnet und die Teilfeldbereiche 11 und 12 sind
auf der Seite der rechten Hälfte
des Chips angeordnet. Y-Decodierer sind jeweils innerhalb von Bereichen 15 angeordnet, die
zwischen den beiden definiert sind. Jeder der Teilfeldbereiche umfasst
eine Vielzahl von Zellenfeldbereichen 23. Eine Vielzahl
von Speicherzellen, eine Vielzahl von Bitleitungspaaren 26 und
eine Vielzahl von Wortleitungen sind innerhalb von jedem der Zellenfeldbereiche 23 angeordnet.
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Wie
es in 5 gezeigt ist, sind Leseverstärkerzüge 24, die jeweils
aus einer Vielzahl von Leseverstärkerschaltungen 21 und
einer Lese-Zwischenspeicherungsschaltung 22 bestehen,
jeweils auf beiden Seiten der jeweiligen Zellenfeldbereiche 23 der Teilfeldbereiche
vorgesehen, wie sie in den Rich tungen nach links und rechts zu sehen
sind. Übrigens hat
jede Lese-Zwischenspeicherungsschaltung 22 einen
NMOS-Transistor 22A und einen PMOS-Transistor 22B. Die Gates von
beiden Transistoren werden jeweils durch Lese-Zwischenspeicherungssignale 25 gesteuert,
die jeweils eine positive Phase und eine entgegengesetzte Phase
haben.
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Quellen-
bzw. Versorgungsdrähte
oder -verbindungen 16, 17, 18 und 19,
die jeweils elektrisch mit der Vielzahl von Leseverstärkerzügen 24 verbunden
sind, sind derart angeordnet, dass sie die Teilfeldbereiche umgeben.
Die Versorgungsverbindungen 16 und 17 werden hauptsächlich für die Vielzahl von
Leseverstärkerzügen 24 in
den Teilfeldbereichen 10 und 11 verwendet, die
auf der Seite der oberen Hälfte
des Chips vorgesehen sind, wohingegen die Versorgungsverbindungen 18 und 19 hauptsächlich für die Vielzahl
von Leseverstärkerzügen 24 in
den Teilfeldbereichen 12 und 13 verwendet werden,
die auf der Seite der unteren Hälfte
des Chips vorgesehen sind.
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Wenn
die vier Teilfeldbereiche 10, 11, 12 und 13 aufgeteilt
betrieben werden, sind bisher die Teilfeldbereiche 10 und 11 auf
der Seite der oberen Hälfte
gleichzeitig als Blöcke
A aktiviert worden und sind bisher die Teilfeldbereiche 12 und 13 auf
der Seite der unteren Hälfte
gleichzeitig als Blöcke
B zu einer Zeit, die unterschiedlich von derjenigen für die Blöcke A ist,
aktiviert worden. Was eine solche Blockaufteilung oder -trennung
anbelangt, sind jedoch als Rauschquellen verwendete Schaltungen
in Richtung zu oberen oder unteren Energiequellen vorgespannt worden.
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Das
bedeutet, dass dann, wenn jeder Block A aktiviert wird (d.h. wenn
Speicherzellen im Block A ausgewählt
werden), eine Vielzahl von Zellenfeldern von jedem der Teilfeldbereiche 10 und 11 gleichzeitig aktiviert
(ausgewählt)
werden und auch die Leseverstärkerzüge 24 auf
ihren beiden Seiten aktiviert werden (eine Lese-Zwischenspeicherungsoperation durchgeführt wird).
Wenn der PMOS-Transistor 22B und der NMOS-Transistor 22A eingeschaltet
werden, so dass eine Versorgungsverbindung mit einem Energiequellenpotential
Vdd (z.B. 5 V) versorgt bzw. gespeist wird und ihre entsprechenden
Leseverstärker SA
elektrisch miteinander verbunden werden und eine Versorgungsverbindung
mit einem Massepotential Gnd (z.B. 0 V) versorgt bzw. gespeist wird
und ihre entsprechenden Leseverstärker SA elektrisch miteinander
verbunden werden, wird jeder Leseverstärkerzug 24 aktiviert,
wie es in 6 gezeigt ist.
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Wenn
jeder Leseverstärker
SA aktiviert wird, werden elektrische Ladungen zwischen den Versorgungsverbindungen
und jedem Leseverstärker
SA geladen oder entladen, um in jeder Speicherzelle gespeicherte
Information zu verstärken,
die zu jedem Bitleitungspaar 26 transferiert worden ist
(die Pfeile zeigen die Art einer Ladung oder Entladung).
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Weil
jedoch die Vielzahl von aktivierten Leseverstärkerzügen 24 in Richtung
zu den Versorgungsverbindungen 16 und 17 vorgespannt
sind, tritt, wie es in 7 gezeigt ist, ein starkes Rauschen
in den Versorgungsverbindungen 16 und 17 auf (da
andererseits die Blöcke
B nicht aktiviert sind, wird kein Rauschen in den Versorgungsverbindungen 18 und 19 erzeugt).
Die Geschwindigkeit eines Verstärkens von
Information durch einen jeweiligen Leseverstärker SA wird unter dem Einfluss
des Rauschens niedrig und die Halbleiterspeicheranordnung wird möglicherweise
zu einer niedrigen Betriebsgeschwindigkeit führen. Daher hat es eine Forderung
nach der Verbesserung bezüglich
der Betriebsgeschwindigkeit der Halbleiterspeicheranordnung gegeben.
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Eine
weitere Speicheranordnung ist aus US-A-5321646 bekannt, die einen
Halbleiterchip mit vier Verbindungen beschreibt, die gleichmäßig beabstandet
senkrecht zu Bitleitungen auf dem Chip platziert sind.
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Eine
weitere Speicheranordnung ist aus US-A-5406526 bekannt. Bei dieser
Vorrichtung ist immer eines der Leseverstärkerschaltungsfelder aktiviert.
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Angesichts
des Vorangehenden ist es eine Aufgabe der vorliegenden Erfindung,
Leseverstärker und
zu aktivierende Speicherzellen zu verstreuern.
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Es
ist eine weitere Aufgabe der vorliegenden Erfindung, in Verbindungen
erzeugtes Rauschen zu zerstreuen oder zu reduzieren, die mit einem
Quellenpotentialpegel oder einem Massepotentialpegel versorgt bzw.
gespeist werden.
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Es
ist eine weitere Aufgabe der vorliegenden Erfindung, eine Betriebsgeschwindigkeit
eines Leseverstärkers
zu verbessern.
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Es
ist eine weitere Aufgabe der vorliegenden Erfindung, eine Halbleiterspeicheranordnung
zur Verfügung
zu stellen, die eine Verbesserung bezüglich einer Zugriffsgeschwindigkeit
zur Verfügung
stellen kann.
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Gemäß einem
Aspekt der vorliegenden Erfindung wird zum Erreichen der obigen
Aufgaben eine Halbleiterspeicheranordnung zur Verfügung gestellt,
umfassend: einen Halbleiterchip mit einer ersten Seite, einer dritten
Seite und einer vierten Seite, beide angrenzend an die erste Seite,
und einer der ersten Seite gegenüberliegenden
zweiten Seite; zumindest eine Verbindung, die sich von einem im
Wesentlichen mittleren Punkt der dritten Seite zu einem im Wesentlichen
mittleren Punkt der vierten Seite erstreckt und mit einem Quellenpotentialpegel
oder einem Massepotentialpegel gespeist wird; eine Vielzahl von
Teilfeldbereichen, von denen jeder eine Vielzahl von Speicherzellen
und eine Vielzahl von jeweils mit den Speicherzellen verbundenen
Lesespeichern bzw. Leseverstärkern
enthält,
und wobei die Lesespeicher bzw. Leseverstärker in jedem der Teilfeldbereiche
angeordnet sind, umfassend: erste und zweite Teilfeldbereiche, die
entlang einer Seite angeordnet sind, und dritte und vierte Teilfeldbereiche,
die entlang einer zweiten Seite angeordnet sind; und wobei die in
den ersten und zweiten Teilfeldbereichen angeordneten Lesespeicher
im Wesentlichen gleichzeitig als Antwort auf den in die Verbindung
eingespeisten Potentialpegel aktiviert werden, und die in den dritten und
vierten Teilfeldbereichen angeordneten Lesespeicher im Wesentlichen
gleichzeitig als Antwort auf den in die Verbindung eingespeisten
Potentialpegel aktiviert werden.
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Während die
Beschreibung mit den Ansprüchen
schließt,
die den Gegenstand besonders herausstellen und unterscheidend beanspruchen,
der als die Erfindung angesehen wird, wird geglaubt, dass die Erfindung,
die Aufgaben und Merkmale der Erfindung und weitere Aufgaben, Merkmale
und Vorteile davon besser aus der folgenden Beschreibung in Zusammenhang
mit den beigefügten
Zeichnungen verstanden werden, wobei:
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1 eine
Ansicht ist, die eine Halbleiterspeicheranordnung gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung darstellt; und
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2 eine
Ansicht ist, die die in 1 gezeigte Halbleiterspeicheranordnung
zeigt.
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3 ist
eine Ansicht, die eine herkömmliche
Halbleiterspeicheranordnung zeigt;
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4 ist
eine vergrößerte Ansicht
eines in 3 gezeigten Teils A;
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5 ist
eine Ansicht, die einen Leseverstärkerzug der in 3 gezeigten
Halbleiterspeicheranordnung zeigt;
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6 ist
eine Ansicht zum Beschreiben von Stromkanälen zur Zeit des Betriebs der
in 3 gezeigten Halbleiterspeicheranordnung;
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7 ist
eine Ansicht zum Beschreiben von Rauschen, das zur Zeit des Betriebs
der in 3 gezeigten Halbleiterspeicheranordnung in Versorgungsverbindungen
erzeugt wird.
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Hierin
nachfolgend wird ein bevorzugtes Ausführungsbeispiel der vorliegenden
Erfindung unter Bezugnahme auf die beigefügten Zeichnungen detailliert
beschrieben werden.
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1 ist
eine Ansicht, die typischerweise einen Blockaufteilungsmode einer
Halbleiterspeicheranordnung zeigt, die illustrativ für das Ausführungsbeispiel
der vorliegenden Erfindung ist.
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Das
Ausführungsbeispiel
ist bezüglich
der Grundkonfiguration gleich dem Stand der Technik. Beim vorliegenden
Ausführungsbeispiel
sind jedoch die Versorgungsverbindungen, die entlang der peripheren
Ränder
der jeweiligen Teilfeldbereiche angeordnet worden sind, eliminiert
und in eine kombiniert (mit der Breite zwischen den Verbindungen
als ein Zweifaches der obigen Breite definiert). Das bedeutet, dass
sie innerhalb eines Bereichs 101 angeordnet sind, der zwischen
den oberen Teilfeldbereichen und den unteren Teilfeldbereichen definiert
ist. Die Versorgungsverbindungen werden von den Teilfeldbereichen
auf den oberen und unteren Seiten gemeinsam genutzt.
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Das
vorliegende Ausführungsbeispiel
ist bezüglich
eines Grundbetriebs identisch zum Stand der Technik. Weil jedoch
die Versorgungsverbindungen 102 und 103 allein
innerhalb des Bereichs 101 platziert sind, werden elektrische
Ladungen geladen oder entladen, wie es in 2 gezeigt
ist.
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Da
bei der herkömmlichen
Schaltung die Rauschquellen in Richtung zu den oberen oder unteren
Energiequellen vorgespannt sind, wurden die auf der gegenüberliegenden
Seite davon liegenden Energiequellen nicht verwendet.
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Gemäß dem vierten
Ausführungsbeispiel wird
die Integration der oberen und unteren Versorgungsverbindungen in
eine und ihre Platzierung im Bereich 101 zulassen, dass
die Versorgungsverbindungen ohne eine Änderung bezüglich der Chipgröße effizient
verwendet werden. Es ist somit möglich, den
Effekt eines Reduzierens von Rauschen zu erhalten.
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Übrigens
ist die Erfindung nicht notwendigerweise auf die oben beschriebenen
Ausführungsbeispiele
beschränkt.
Es muss nicht gesagt werden, dass verschiedene Änderungen und Modifikationen durchgeführt werden
können
und nicht vom Schutzumfang der vorliegenden Erfindung ausgeschlossen sein
werden, wie es durch die beigefügten
Ansprüche definiert
ist.
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Gemäß der vorliegenden
Erfindung, wie sie oben detailliert beschrieben worden ist, können die folgenden
vorteilhaften Effekte hervorgebracht werden.
- (1)
Da gleichzeitig aktivierte Teilfeldbereiche in Blöcke in Gitterform
aufgeteilt sind, wird ein Vorspannen von Rauschquellen verhindert.
Weiterhin können
deshalb, weil die Teilfeldbereiche über den gesamten Chip verstreut
sind, Versorgungsverbindungen effizient genutzt werden.
Somit
kann ein Rauschen effektiv reduziert werden und kann ein einheitlicher
Energieverbrauch erreicht werden. Weiterhin kann die Geschwindigkeit
eines Verstärkens
von Information durch einen jeweiligen Leseverstärker höher als je gemacht werden.
- (2) Durch Ausführen
von nur einer Änderung
bezüglich
des Layouts von Versorgungsverbindungen ohne eine Änderung
bezüglich
der Schaltung oder der Schaltungskonfiguration können Rauschquellen verstreut
werden, um ein Energiequellenrauschen zu reduzieren.
Somit
kann die Geschwindigkeit eines Verstärkens von Information durch
einen jeweiligen Leseverstärker
schneller als je gemacht werden und können Zugriffszeiten auf einen
Chip möglicherweise
schneller sein.
- (3) Durch Integrieren von oberen und unteren Versorgungsverbindungen
in eine und durch ihre Anordnung in einem vorbestimmten Bereich
können die
Versor gungsverbindungen ohne eine Änderung bezüglich der Chipgröße effizient
verwendet werden, um dadurch einen Rauschreduktionseffekt zu erzeugen.
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Während die
vorliegende Erfindung unter Bezugnahme auf das illustrative Ausführungsbeispiel beschrieben
worden ist, soll diese Beschreibung nicht in einem beschränkenden
Sinn ausgelegt werden. Verschiedene Modifikationen des illustrativen Ausführungsbeispiels
werden Fachleuten auf dem Gebiet unter Bezugnahme auf diese Beschreibung klar
werden.