DE4240002C2 - Halbleiterspeichervorrichtung - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichervorrich­ tung der im Oberbegriff des Patentanspruchs 1 genannten Art.

Eine solche, aus der US-PS 48 25 418 bekannte Halbleiterspei­ chervorrichtung umfaßt eine Mehrzahl von Speicherzellen­ anordnungen, ein jeder Speicherzellenanordnung zugeordnetes Bitleitungspaar, eine mit dem jeweiligen Bitleitungspaar verbundene Ein/Auslesevorrichtung, eine zwischen der jeweiligen Speicherzellenanordnung und der Ein/Auslese­ vorrichtung angeordnete, ein Isolations-Taktsignal erhaltende Schalteinrichtung zur wahlweisen Unterbrechung des jeweiligen Bitleitungspaares sowie eine Schaltungsanordnung zur Erzeugung des Isolations-Taktsignals. Dabei wird bei einer Versorgungsspannung (Vcc) von 5 Volt das Isolations-Taktsignal (GC) durch Aufladung von Kondensatoren auf eine Spannung von 7,5 Volt gebracht, um eine Schwellenspannung der Schaltein­ richtung zu kompensieren, damit das Ein- bzw. Auslesen von Daten in die bzw. aus der Speicherzellenanordnung nicht durch diese Schwellenspannung beeinträchtigt wird.

Aus der US-PS 47 88 664 ist eine Wortleitungs-Treiberschaltung für eine Halbleiterspeichervorrichtung bekannt, bei der ein Wortleitungs-Steuersignal ebenfalls durch Aufladung von Kon­ densatoren auf eine gegenüber einer Versorgungsspannung er­ höhte Spannung gebracht wird, um Ein- bzw. Auslesevorgänge zu verbessern. Diese Spannungserhöhung wird durch eine Booster-Schaltung bewerkstelligt, bei der mittels eines ein­ gangsseitig angeordneten Rechteckoszillators Kondensatoren über einen als Gleichrichter geschalteten Feldeffekt-Transistor auf die erhöhte Spannung aufgeladen werden.

Aufgabe der Erfindung ist es, eine Halbleiterspeicher­ vorrichtung der im Oberbegriff des Patentanspruchs 1 genannten Art so weiterzubilden, daß bei durch eine höhere Integra­ tionsdichte bedingter niedrigerer Versorgungsspannung der Speichervorrichtung Isolations-Taktsignale mit gegenüber dieser Versorgungsspannung erhöhter Spannung erzeugt werden können, wobei durch Kondensator-Ladevorgänge bedingtes langsames Anstiegsverhalten der Isolations-Taktsignale verbessert werden soll und hohe logische Datenzustände für einzelne Speicher­ zellen auf exakt dem Pegel der Versorgungsspannung übertragen werden können.

Bei einer Halbleiterspeichervorrichtung der genannten Art wird diese Aufgabe durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.

Die erfindungsgemäße Halbleiterspeichervorrichtung zeichnet sich dadurch aus, daß zur Erzeugung der Isolations-Taktsignale eine erste Treibervorrichtung vorgesehen ist, die Adressensig­ nale sowie eine durch eine auf dem Halbleiterchip vorhandene Ladungspumpenschaltung erzeugte erhöhte Spannung erhält und ein Zwischensignal mit gegenüber der Versorgungsspannung er­ höhter Amplitude ausgibt. Eine das Zwischensignal sowie die erhöhte Spannung erhaltende zweite Treibereinrichtung erzeugt das Isolations-Taktsignal, wobei durch die Zurverfügungstel­ lung einer schon erhöhten Spannung durch die Ladungspumpen­ schaltung Aufladungsvorgänge bei der Taktsignalerzeugung um­ gangen werden, wodurch steilere Taktflanken ermöglicht werden. Die erfindungsgemäße Lösung ermöglicht eine Zurverfügungstel­ lung einer gegenüber einer Versorgungsspannung von 1,5 oder 3,3 Volt erhöhten Spannung zur Isolations-Taktsignalerzeugung, wogegen eine nach dem Stand der Technik bekannte Booster- Schaltung zur Spannungserhöhung bei solch geringen Versorgungsspannungen wegen hier erhöht auftretender parasi­ tärer Effekte unzweckmäßig wäre.

Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Ausführungsbeispiele der Erfindung sowie ein Ausführungsbei­ spiel einer herkömmlichen Halbleiterspeichervorrichtung werden im einzelnen anhand der Zeichnung erläutert. Im einzelnen zei­ gen:

Fig. 1 einen Schaltkreis zum Erzeugen eines Taktsignals zum Isolieren von Bitleitungen nach einem ersten Ausführungsbeispiel der Erfindung;

Fig. 2 einen Schaltkreis zum Erzeugen eines Taktsignals zum Isolieren von Bitleitungen nach einem zweiten Ausführungsbeispiel der Erfindung;

Fig. 3 ein Blockschaltbild einer Anordnung von Leseverstärkern und ihrer Peripherieschaltkreise in einer Halbleiterspeichervorrichtung; und

Fig. 4 einen Schaltkreis nach dem Stand der Technik zum Erzeugen eines Taktsignals zum Isolieren von Bitleitungen in einer Halbleiterspeichervorrichtung.

Fig. 3 zeigt die Struktur eines bekannten, mit Bitlei­ tungen verbundenen Schaltkreises einer Halbleiterspeicher­ vorrichtung. Dieser Schaltkreis umfaßt p-Typ und n-Typ Lese­ verstärker 3 und 6, die von benachbarten linken und rechten Speicherzellenanordnungen 1 und 8 geteilt werden. Um Daten von oder in eine einzelne Speicherzelle in der linken Speicherzellenanordnung zu schreiben, wird das Bitleitungs­ paar BL2 und , das mit der rechten Speicherzellenanord­ nung 8 verbunden ist, von dem Bitleitungspaar BL1 und getrennt, das mit der linken Speicherzellenanordnung 1 ver­ bunden ist. Die Isolation wird durchgeführt durch Anschalten der Isolationstransistoren 11 und 12 der Isolationsstufe 10 durch Erzeugen eines Taktsignals ΦISO1 im logisch hohen Zu­ stand, während die Isolationstransistoren 21 und 22 der Iso­ lationsstufe 20 durch Erzeugen eines Taktsignals ΦISO2 im logisch niedrigen Zustand ausgeschaltet werden, wodurch ein selektiver Schreib- oder Lesevorgang erreicht wird. Im Ge­ gensatz dazu wird zur Auswahl einer Speicherzelle in der rechten Speicherzellenanordnung 8 die Umkehrung der vorste­ henden Prozedur durchgeführt.

Während Schreibvorgängen kann, wenn der logisch hohe Pe­ gel der Isolationstaktsignale ΦISO1, ΦISO2 zum Isolieren der Bitleitungen gleich dem Versorgungsspannungspegel Vcc ist, der Pegel der in der ausgewählten Speicherzelle gespeicher­ ten Daten wegen des an den Kanälen der Isolationstransisto­ ren 11, 12, 21 und 22 erfolgenden Spannungsabfalls nicht ge­ nau auf dem Pegel von Vcc sein. Daher können Daten in einem logisch hohen Zustand nicht mit dem genauen Wert von Vcc in der ausgewählten Speicherzelle gespeichert werden, da die an die Gates der Isolationstransistoren angelegten Taktsignale ΦISO1 und ΦISO2 nur eine Amplitude gleich dem Spannungspegel von Vcc besitzen.

In einem Versuch, das oben festgestellte Problem zu lö­ sen, hat Hitachi Ltd. den in Fig. 4 gezeigten Bitleitungs­ trennungs-Taktsignalgenerator vorgeschlagen. Siehe "An Ana­ lysis of the Hitachi, Ltd. HM511000 1Mx1 CMOS DRAMs", abge­ druckt in MOSAID, März 1988, Seite 58. Wie in Fig. 4 ge­ zeigt, bewirkt ein Eingangsadreßsignal eine Selbstanhebung der Amplitude der Spannung an den Knoten B und C, so daß der Ausgangsspannungspegel des Bitleitungstrennungstaktsignals BI Vcc übersteigt (also Vcc+α). Der Wert von α ist wenig­ stens größer als die Schwellspannung der in Fig. 3 gezeigten Isolationstransistoren 11, 12, 21 und 22, so daß die ausge­ wählten Speicherzellen mit der Spannung der genauen Vcc-Am­ plitude versorgt werden können. Dieser Bitleitungstrennungs- Taktsignalgenerator stellt jedoch in hochintegrierten Spei­ chervorrichtungen, die mit geringeren Quellspannungen arbei­ ten, keine ausreichende Erhöhung zur Verfügung und ist daher nicht geeignet zur Verwendung in Vorrichtungen, die entspre­ chend heutiger Halbleitervorrichtungs-Designpraxis herge­ stellt werden.

Fig. 1 zeigt nun ein schematisches Diagramm eines er­ sten Ausführungsbeispiels ein­ schließlich eines ersten Inverters oder ersten Treibers 31 zum Empfangen eines Blockauswahlsignals und zum Verwenden einer extern angelegten Spannung Vpp mit hoher Amplitude als eine Konstantspannungsquelle und eines zweiten Inverters oder zweiten Treibers 32 zum Erhalt des Ausgangs des ersten Inverters 31 und zum Verwenden der Spannung Vpp mit hoher Amplitude als Konstantspannungsquelle, um ein Taktsignal ΦISO zum Isolieren von Bitleitungen während eines selektiven Lesevorgangs zu erzeugen.

Ein Hochspannungsgeneratorschaltkreis zum Erzeugen der Spannung Vpp mit hoher Amplitude ist normalerweise auf dem Chip herkömmlicher, monolithischer dynamischer Speicher mit wahlfreiem Zugriff installiert, und daher ist der Generator auf den beigefügten Zeichnungen nicht gezeigt. Der Hochspan­ nungsgenerator erzeugt eine Spannung Vpp mit einer Amplitude von ungefähr 2Vcc durch Ladungspumpen in Abhängigkeit von den Pumptaktsignalen eines Oszillators. Die Spannung Vpp mit hoher Amplitude kann erzeugt werden durch einen Schaltkreis mit einem Oszillator, einem Treiber, einen Kondensator und einem NMOS-Transfertransistor zum Übertragen einer an dem Kondensator erzeugten Spannung.

Ein wie in Fig. 1 gezeigter Schaltkreis ist zum Erzeugen jedes der Isolationstaktsignale ΦISO1 und ΦISO2 der Fig. 3 vorgesehen. Um Daten in die ausgewählte linke Speicherzel­ lenanordnung 1 zu schreiben, sollte der Datenübertragungsweg von der rechten Speicherzellenanordnung 8 durch Anlegen ei­ nes logisch niedrigen Isolationstaktsignals ΦISO2 an die rechte Isolationsstufe 20 isoliert sein. Zwischenzeitlich wird ein logisch hohes Isolationstaktsignal ΦISO1 in Abhän­ gigkeit von einem logisch hohen Blockauswahlsignal erzeugt, so daß Daten mit einer Amplitude von genau dem Vcc-Pegel in die Zellen der Speicherzellenanordnung geschrieben werden.

Fig. 2 zeigt ein zweites Ausführungsbeispiel. Dieser Schaltkreis erzeugt ein Blockaus­ wahlsignal, ein Bitleitungsisolationssignal und ein Aus­ gleichssignal. Der Schaltkreis umfaßt einen Vpp-Treiber 40 zum Erzeugen einer Spannung Vpp hoher Amplitude in Abhängig­ keit von drei Adreßsignalen #1, #2 und #3, einen Blockaus­ wahlsignaltreiber 50 zum Erzeugen eines Blockauswahlsignals in Abhängigkeit von der Spannung Vpp hoher Amplitude, die von dem Treiber 40 auf einem Knoten 101 ausgegeben wird, und einen Bitleitungsisolations-Signaltreiber 60 zum Erzeugen des Isolationstaktsignals ΦISO mit der Amplitude von Vpp zum Isolieren von Bitleitungen in Abhängigkeit von der Ausgabe Vpp des Treibers 40. Ein Ausgleichssignaltreiber 70 erzeugt das Ausgleichssignal ΦEQ in Abhängigkeit von dem Ausgang des Vpp-Treibers 40. Das Ausgleichsignal ΦEQ wird vor und nach dem Bitleitungslesen ausgelöst, um den Ausgleichsschaltkrei­ sen 2, 7 zu ermöglichen, die ausgewählten Bitleitungen auf Amplituden mit gleichem Spannungswert einzustellen. Die lin­ ken und rechten Bitleitungsisolationstaktsignale der Fig. 3 werden mit dem Vpp-Pegel erzeugt. Wenn all die Adreßsignale in einem logisch "hohen" Zustand eingegeben werden, ist der Knoten 101 zwischen dem Vpp-Treiber 40 und dem Blockauswahl­ signaltreiber 50, dem Bitisolationstakttreiber 60 und dem Ausgleichssignaltreiber nicht mit der Erdpotentialspannung verbunden und daher durch den PMOS-Transistor 42, der dann in einem elektrisch leitenden AN-Zustand ist, auf die Ampli­ tude des Vpp-Signals geladen. Dann wird das Isolationstakt­ signal ΦISO von dem Treiber 60 mit der Amplitude des Vpp-Pe­ gels ausgegeben, und das Ausgleichssignal ΦEQ, das von dem Treiber 70 erzeugt wird, wird mit der Amplitude des Vcc-Pe­ gels erzeugt.

Wie oben festgestellt, erzeugen die Ausführungsbei­ spiele, die vorstehend beschrieben wur­ den, Ausgangssignale, die den Spannungspegel des Bitlei­ tungsisolationstaktsignals anheben, und zwar unter Verwen­ dung einer hohen Spannung, die von dem Hochspannungsgenera­ tor erzeugt wird, der sich auf dem Chip befindet, so daß Da­ ten wirkungsvoll in die Speicherzellen einer hochintegrier­ ten Speichervorrichtung, die eine Betriebsversorgungsspan­ nung verwendet, geschrieben werden können. Zusätzlich können die beschriebenen Schaltkreise die Bitleitungspaare sowohl vor als auch nach dem Durchführen eines Lesevorgangs aus­ gleichen.

Claims (9)

1. Halbleiterspeichervorrichtung, mit:

• (a) mindestens einer Speicherzellenanordnung (1; 8);
• (b) einem jeder Speicherzellenanordnung zugeordneten Bit­ leitungspaar (BL1, ; BL2, );
• (c) einer mit dem jeweiligen Bitleitungspaar verbundenen Ein/Auslesevorrichtung (3, 4, 5, 6);
• (d) mindestens einer, zwischen der jeweiligen Speicher­ zellenanordnung (1; 8) und der Ein/Auslesevorrichtung (3, 4, 5, 6) angeordneten, ein Isolations-Taktsignal (ΦISO1; ΦISO2) erhaltenden Schalteinrichtung (10; 20) zur wahlweisen Unter­ brechung des jeweiligen Bitleitungspaares (BL1, ; BL2, ); und
• (e) einer mindestens ein Adreßsignal (#1, #2, #3) erhal­ tenden Schaltungsanordnung (40, 50, 60, 70) zur Erzeugung des Isolations-Taktsignals (ΦISO1; ΦISO2), dadurch gekenn­ zeichnet, daß
• (f) die Schaltungsanordnung (40, 50, 60, 70) eine gegen­ über einer Versorgungsspannung (Vcc) erhöhte Spannung (Vpp) erhält, die durch eine auf einem die Halbleiterspeichervorrichtung tragenden Halbleiterchip ange­ ordnete Ladungspumpenschaltung erzeugt wird; und daß die Schaltungsanordnung (40, 50, 60, 70) umfaßt:
• (g) eine das mindestens eine Adreßsignal (#1, #2, #3) und die erhöhte Spannung (Vpp) erhaltende erste Treibereinrich­ tung (40) zur Erzeugung eines eine Amplitude gleich der er­ höhten Spannung (Vpp) besitzenden Zwischensignals; und
• (h) eine das Zwischensignal und die erhöhte Spannung (Vpp) erhaltende zweite Treibereinrichtung (60) zur Erzeu­ gung des Isolations-Taktsignals (ΦISO1, ΦISO2).

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Versorgungsspannung (Vcc) nicht größer als 3,3 Volt ist.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß die Schalteinrichtung (10; 20) einen MOS-Transistor (11, 12, 21, 22) mit einer Schwellspan­ nung umfaßt, die gleich der Differenz zwischen erhöhter Spannung (Vpp) und Versorgungsspannung (Vcc) ist.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch jeweils einen zwischen der min­ destens einen Schalteinrichtung (10; 20) und der mindestens einen Speicherzellenanordnung (1; 8) angeordneten Aus­ gleichsschaltkreis (2; 7) zum Ausgleich von Potentialdiffe­ renzen zwischen Bitleitungen innerhalb des jeweiligen Bit­ leitungspaares (BL1, ; BL2, ).

5. Halbleiterspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Schaltungsanordnung (40, 50, 60, 70) eine das Zwischensignal und die erhöhte Spannung (Vpp) er­ haltende Ausgleichssignal-Treibereinrichtung (70) zur Erzeu­ gung eines an den Ausgleichsschaltkreis (2; 7) abgebbaren, die Amplitude der Versorgungsspannung (Vcc) besitzenden Aus­ gleichssignals (ΦEQ) umfaßt.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Ein/Auslesevorrichtung (3, 4, 5, 6) einen mit dem jeweiligen Bitleitungspaar (BL1, ; BL2, ) verbundenen Lesever­ stärker (3; 6) umfaßt.

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Schaltungsanordnung (40, 50, 60, 70) eine das Zwischensignal erhaltende, eine Reihenschaltung aus zwei Invertern (53, 54) umfassende Blockauswahlsignal-Treibereinrichtung (50) zum Erzeugen eines Blockauswahlsignals (BLOCK Se) umfaßt.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die erste Treibereinrich­ tung (40) umfaßt:

• (a) mindestens einen ersten Feldeffekt-Transistor (43; 44; 45), an dessen Gateanschluß das mindestens eine Adreß­ signal (#1; #2; #3) anliegt, dessen Drainanschluß mit einem Masseanschluß (Vss) und dessen Sourceanschluß mit einem er­ sten Knotenpunkt verbunden ist;
• (b) einen zweiten Feldeffekt-Transistor (41), dessen Sourceanschluß mit einem die erhöhte Spannung (Vpp) erhal­ tenden ersten Anschluß verbunden ist, dessen Gateanschluß mit einem zweiten Knotenpunkt verbunden ist und dessen Drainanschluß mit dem ersten Knotenpunkt verbunden ist;
• (c) einen dritten Feldeffekt-Transistor (42), dessen Sourceanschluß mit dem ersten Anschluß verbunden ist, dessen Gateanschluß mit dem ersten Knotenpunkt verbunden ist und dessen Drainanschluß mit dem zweiten Knotenpunkt verbunden ist;
• (d) mindestens einen Inverter (46; 47; 48), dessen Ein­ gangsanschluß mit dem Gateanschluß des mindestens einen er­ sten Feldeffekt-Transistors (43; 44; 45) verbunden ist; und
• (e) mindestens einen vierten Feldeffekt-Transistor (49; 51; 52), dessen Gateanschluß mit einem Ausgangsanschluß des mindestens einen Inverters (46; 47; 48) und dessen Drain-Source-Kanal zwischen dem zweiten Knotenpunkt und dem Masseanschluß (Vss) angeordnet ist; wobei
• (f) das Zwischensignal über den zweiten Knotenpunkt aus­ gegeben wird.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die zweite Treiberein­ richtung (60) umfaßt:

• (a) eine Invertervorrichtung (61, 62) mit einem die er­ höhte Spannung (Vpp) erhaltenden Versorgungsanschluß, einem das Zwischensignal erhaltenden Eingangsanschluß und einem ersten und zweiten Ausgangsanschluß;
• (b) einen fünften Feldeffekt-Transistor (63), dessen Gateanschluß mit dem ersten Ausgangsanschluß verbunden ist und dessen Source-Drain-Kanal zwischen einem die erhöhte Spannung (Vpp) erhaltenden Anschluß und einem das Isolations-Taktsignal (ΦISO1; ΦISO2) ausgebenden dritten Ausgangsanschluß angeordnet ist; und
• (c) einen sechsten Feldeffekt-Transistor (64), dessen Gateanschluß mit dem zweiten Ausgangsanschluß verbunden ist und dessen Source-Drain-Kanal zwischen dem dritten Ausgangs­ anschluß und einem Masseanschluß verbunden ist.