JPS58211394A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS58211394A JPS58211394A JP57093810A JP9381082A JPS58211394A JP S58211394 A JPS58211394 A JP S58211394A JP 57093810 A JP57093810 A JP 57093810A JP 9381082 A JP9381082 A JP 9381082A JP S58211394 A JPS58211394 A JP S58211394A
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- JP
- Japan
- Prior art keywords
- flop circuit
- flip
- circuit
- bit line
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、特に絶縁ゲート型電界
効果トランジスタを用いた半導体集積回路に関する。
効果トランジスタを用いた半導体集積回路に関する。
最近のLSI技術の進歩により微細加工化が進み、絶縁
ゲート型電界効果トランジスタはその寸法が増々小さく
ガってきている。それに伴って、パンチスルー現象やシ
ョートチャンネル効果が現われてきて絶縁ゲート型電界
効果トランジスタ特性に問題を起すようになってきた。
ゲート型電界効果トランジスタはその寸法が増々小さく
ガってきている。それに伴って、パンチスルー現象やシ
ョートチャンネル効果が現われてきて絶縁ゲート型電界
効果トランジスタ特性に問題を起すようになってきた。
これらの問題を避けるために、絶縁ゲート型電界効米ト
ランジスタの接合深さを浅くしゲート酸化膜を薄くする
対策がとられている。しかし、このために熱い電子(ホ
ットエレクトロン)の及ぼす効果が、絶縁ゲート型電界
効果トランジスタにとって無視できなくなってきた。シ
リコン基板中から、ゲート酸化膜に飛び込んできてトラ
ップされた電子は、トランジスタの閾値電圧を変化させ
、誘電率を変える効果を持っている。
ランジスタの接合深さを浅くしゲート酸化膜を薄くする
対策がとられている。しかし、このために熱い電子(ホ
ットエレクトロン)の及ぼす効果が、絶縁ゲート型電界
効果トランジスタにとって無視できなくなってきた。シ
リコン基板中から、ゲート酸化膜に飛び込んできてトラ
ップされた電子は、トランジスタの閾値電圧を変化させ
、誘電率を変える効果を持っている。
このようなトランジスタの特性の変動はMOSダイナミ
ックメモリのセンスアンプ回路のように微小な電位差を
増幅するトランジスタにとって誤動作を引き起す原因と
なる。
ックメモリのセンスアンプ回路のように微小な電位差を
増幅するトランジスタにとって誤動作を引き起す原因と
なる。
このことを絶縁ゲート型電界効果トランジスタの代表的
なものであるMOS)ランジスタ(以下MO8Tと記す
)で説明しよう。以下の説明はNチャンネルMO8Tで
高レベルが論理111髪ベル、低レベルが論理1IO1
ルベルとして行う。
なものであるMOS)ランジスタ(以下MO8Tと記す
)で説明しよう。以下の説明はNチャンネルMO8Tで
高レベルが論理111髪ベル、低レベルが論理1IO1
ルベルとして行う。
第1図は従来のセンスアンプの一例の回路図、第2図は
第1図に示すセンスアンプを動作させたときの各部にお
ける信号の波形図である。
第1図に示すセンスアンプを動作させたときの各部にお
ける信号の波形図である。
第1図に示すセンスアンプでは、活性化クロックとして
φ1、センス動作終了後のビット線プリチャージ信号と
してφ2を使用している。
φ1、センス動作終了後のビット線プリチャージ信号と
してφ2を使用している。
第2図は第1図に示すセンスアンプを動作させたときの
各部における信号の波形図である。
各部における信号の波形図である。
第2図を用いて第1図に示すセンスアンプの動作につい
て説明する。ビット線プリチャージ信号φ2が高レベル
から低レベルへ落ちた時点では、リセット期間中にMO
Sトランジスタ(以下MO8Tと記す) T4 、Ts
を通して節点Nl、N2が充電されて電源電圧VDDレ
ベルとなっている。同、φ2の高レベルは(改源混圧■
D丁)土間値電圧VT) l/ベル以上となるように作
られている。次に、選択さしfc 7 )” 線Vl
’L トタミ7−)” li DWTJ カ低vれ、
節点Nl、N2には電位差かつ〈。次にセンスアンプ活
性化信号φ2が低レベルから高レベルへ上昇すると、節
点N 1 + N 2についた電位差がMO8T:T
1 + T 2よすするフリップフロップ回路により増
幅されて高レベルと低レベルになる。この状態が保たれ
た後、ワード線WL、ダミーノード線DWL 。
て説明する。ビット線プリチャージ信号φ2が高レベル
から低レベルへ落ちた時点では、リセット期間中にMO
Sトランジスタ(以下MO8Tと記す) T4 、Ts
を通して節点Nl、N2が充電されて電源電圧VDDレ
ベルとなっている。同、φ2の高レベルは(改源混圧■
D丁)土間値電圧VT) l/ベル以上となるように作
られている。次に、選択さしfc 7 )” 線Vl
’L トタミ7−)” li DWTJ カ低vれ、
節点Nl、N2には電位差かつ〈。次にセンスアンプ活
性化信号φ2が低レベルから高レベルへ上昇すると、節
点N 1 + N 2についた電位差がMO8T:T
1 + T 2よすするフリップフロップ回路により増
幅されて高レベルと低レベルになる。この状態が保たれ
た後、ワード線WL、ダミーノード線DWL 。
クロックφ1がそれぞれ高レベルから低レベルへ落ち、
プリチャージ信号φ2が低レベルから高レベルへ上昇し
て、再び節点N1.N2を電源電圧レベルへ引き上げる
。
プリチャージ信号φ2が低レベルから高レベルへ上昇し
て、再び節点N1.N2を電源電圧レベルへ引き上げる
。
このように、節点Nl、N2についた微小信号を増幅す
るフリップフロップ回路のトランジスタTl。
るフリップフロップ回路のトランジスタTl。
T2は増幅動作が終了した後も、そのレベルを保持する
ために、ゲートやドレインに高レベルが印加された状態
にある。
ために、ゲートやドレインに高レベルが印加された状態
にある。
一般に、次のような状態のMOS Tはホットエレクト
ロンの影響を受ける。ソースとドレインは、接地電位で
ゲートが高レベル、基板は負電位の場合、シリコン基板
中や、空乏層域で発生した電子の一部がゲート酸化膜へ
飛び込んできてトラップされる。これらのトラップされ
た電子によって、閾値電圧■Tの不安定性や誘電率の劣
化が引起される。M OS T : ’1” 1+ T
2は、活性化の間、一方は必ず上記のような状態にあ
る。微小な電位差を増幅するMO8T:’r、、’r2
にとってこのようなホットエレクトロンの影響によって
特性が変動すると、センスアンプの感度が劣化し、長期
的安定動作に対して、信頼性上問題であるという欠点が
ある。
ロンの影響を受ける。ソースとドレインは、接地電位で
ゲートが高レベル、基板は負電位の場合、シリコン基板
中や、空乏層域で発生した電子の一部がゲート酸化膜へ
飛び込んできてトラップされる。これらのトラップされ
た電子によって、閾値電圧■Tの不安定性や誘電率の劣
化が引起される。M OS T : ’1” 1+ T
2は、活性化の間、一方は必ず上記のような状態にあ
る。微小な電位差を増幅するMO8T:’r、、’r2
にとってこのようなホットエレクトロンの影響によって
特性が変動すると、センスアンプの感度が劣化し、長期
的安定動作に対して、信頼性上問題であるという欠点が
ある。
本発明は上記欠点を除去し、ホットエレクトロンの影響
を小さくして、長期的安定動作が可能な半導体集積回路
を提供するものである。
を小さくして、長期的安定動作が可能な半導体集積回路
を提供するものである。
本発明の半導体集積回路は、ゲートが互いに相手のドレ
インへ接続され、ソースが共通接続された2つのMOS
トランジスタから成る第1のフリップフロップ回路と、
該第1のフリップフロップ回路のソースを接地して活性
化する第1の手段と、ビット線がそれぞれのゲートに接
続されかつ相手のドレインに接続されソースが共通接続
された2つのMOS)ランジスタから成る第2のフリッ
プフロップ回路と、前記第1の手段によって第1のフリ
ップフロップ回路が活性化された後に前記第2のフリッ
プフロップ回路のソースを接地して活性化する第2の手
段と、前記第1のフリップフロップ回路と前記ビット線
との間に接続し前記第2のフリップフロップ回路が前記
第2の手段によって活性化された後に前記第1の7リツ
プフロツプ回路と前記ビット線とを電気的に非接続とす
る制御手段と、該制御手段により電気的に非接続とされ
た第1のフリップフロップ回路の二つのドレインにそれ
ぞれつながる二つの節点を論理ルベルヘブリチャージす
る第3の手段とを含んで構成される。
インへ接続され、ソースが共通接続された2つのMOS
トランジスタから成る第1のフリップフロップ回路と、
該第1のフリップフロップ回路のソースを接地して活性
化する第1の手段と、ビット線がそれぞれのゲートに接
続されかつ相手のドレインに接続されソースが共通接続
された2つのMOS)ランジスタから成る第2のフリッ
プフロップ回路と、前記第1の手段によって第1のフリ
ップフロップ回路が活性化された後に前記第2のフリッ
プフロップ回路のソースを接地して活性化する第2の手
段と、前記第1のフリップフロップ回路と前記ビット線
との間に接続し前記第2のフリップフロップ回路が前記
第2の手段によって活性化された後に前記第1の7リツ
プフロツプ回路と前記ビット線とを電気的に非接続とす
る制御手段と、該制御手段により電気的に非接続とされ
た第1のフリップフロップ回路の二つのドレインにそれ
ぞれつながる二つの節点を論理ルベルヘブリチャージす
る第3の手段とを含んで構成される。
次に、本発明の実施例について図面を用いて説明する。
第3図は本発明の一実施例の回路図である。
この実施例は、ダイナミックメモリセルのセンスアンプ
回路の例であって、この回路は、ゲートが互いに相手の
ドレインへ接続され、ソースが共通接続された2つのM
O8)ランジスタ’r、 、’r9から成る第1のフリ
ップフロップ回路と、該第1のフリップフロップ回路の
ソースを接地して活性化する第1の手段のMO8)ラン
ジスタTlOト、ビット線BLがそれぞれのゲートに接
続されかつ相手のドレインに接続されソースが共通接続
された2つのMO8トランジスタT16+T16から成
る第2のフリップフロップ回路と、前記第1の手段であ
るMO8)ランジスタTIOによって第1のフリップフ
ロップ回路が活性化された後に前記第2のフリップフロ
ップ回路のMO8)ランジスタT1g+T16ソースを
接地して活性化する第2の手段のMO8)ランジスタT
17と、前記第1のフリップフロップ回路と前記ビット
線BLとの間に接続し前記第2のフリップフロップ回路
が前記第2の手段であるMO8)ランジスタT17 K
よって活性化された後に前記第1のフリップフロップ回
路と前記ビット線BLとを電気的に非接続にする二つの
MOSトランジスタT□1゜T12から成る制御手段と
、該制御手段により電気的に非接続とされた第1のフリ
ップフロップ回路のMO8)ランジスタ’I’8.T9
のドレインにそれぞれつながる二つの節点N4+N5を
論理II I Ifレベルへプリチャージする第3の手
段であるMOSトランジスタT 6 + T ?とを含
んで構成される。
回路の例であって、この回路は、ゲートが互いに相手の
ドレインへ接続され、ソースが共通接続された2つのM
O8)ランジスタ’r、 、’r9から成る第1のフリ
ップフロップ回路と、該第1のフリップフロップ回路の
ソースを接地して活性化する第1の手段のMO8)ラン
ジスタTlOト、ビット線BLがそれぞれのゲートに接
続されかつ相手のドレインに接続されソースが共通接続
された2つのMO8トランジスタT16+T16から成
る第2のフリップフロップ回路と、前記第1の手段であ
るMO8)ランジスタTIOによって第1のフリップフ
ロップ回路が活性化された後に前記第2のフリップフロ
ップ回路のMO8)ランジスタT1g+T16ソースを
接地して活性化する第2の手段のMO8)ランジスタT
17と、前記第1のフリップフロップ回路と前記ビット
線BLとの間に接続し前記第2のフリップフロップ回路
が前記第2の手段であるMO8)ランジスタT17 K
よって活性化された後に前記第1のフリップフロップ回
路と前記ビット線BLとを電気的に非接続にする二つの
MOSトランジスタT□1゜T12から成る制御手段と
、該制御手段により電気的に非接続とされた第1のフリ
ップフロップ回路のMO8)ランジスタ’I’8.T9
のドレインにそれぞれつながる二つの節点N4+N5を
論理II I Ifレベルへプリチャージする第3の手
段であるMOSトランジスタT 6 + T ?とを含
んで構成される。
更に詳しく説明すると、との実j=例のセンスアンプ回
路は従来のセンスアンプ回路に第2のフリップフロップ
回路、第2の手段、第3の手段、制御手段となる7個の
MO8Tを加えたものである。
路は従来のセンスアンプ回路に第2のフリップフロップ
回路、第2の手段、第3の手段、制御手段となる7個の
MO8Tを加えたものである。
制御手段であるMO8T: Tll 、T12は前述の
ように第1のフリップフロップ回路とビットaとの導通
。
ように第1のフリップフロップ回路とビットaとの導通
。
非導通を制御している。第3の手段であるMO8T:T
6 + T7はそれぞれ電源VDDと節点N 4 r
N 5との間に接続されていて節点N、、Nsを論理
It I Ifレベルヘプリチャージするのをクロック
φ7が制御している。
6 + T7はそれぞれ電源VDDと節点N 4 r
N 5との間に接続されていて節点N、、Nsを論理
It I Ifレベルヘプリチャージするのをクロック
φ7が制御している。
第4図は第3図に示す一実施例を動作させたときの各部
における信号の波形図である。
における信号の波形図である。
第4図を用いて第3図に示す一実施例の動作について説
明する。MO8’i’ : TB 、 Tgよりなる第
1のフリップフロップ回路で節点N 4 + N 5に
充分tti差がつく所までは、従来のセンスアンプの動
作と同じである。
明する。MO8’i’ : TB 、 Tgよりなる第
1のフリップフロップ回路で節点N 4 + N 5に
充分tti差がつく所までは、従来のセンスアンプの動
作と同じである。
次に、クロックφ4が低レベルから高レベルへ上昇して
、M 08 ’、[’ : T 15 + T 1a
よりなる第2のフリップフロップ回路を活性化する。す
でに節点N6とN7には、充分な電位差がついており、
MO8T : TlsとT16は、その状態を保持する
だけである。
、M 08 ’、[’ : T 15 + T 1a
よりなる第2のフリップフロップ回路を活性化する。す
でに節点N6とN7には、充分な電位差がついており、
MO8T : TlsとT16は、その状態を保持する
だけである。
次に、クロックφ6が高レベルから低レベルへ落ちると
、MO8T:T11とT12が非導通となって節点N6
とN4 +節点N5とN7は電気的に切り離される。
、MO8T:T11とT12が非導通となって節点N6
とN4 +節点N5とN7は電気的に切り離される。
その後で、クロックφ7が低レベルから(電源電圧VD
D+閾値電圧VT)以上の高レベルへ上昇して第3の手
段のMO8T:TaとT7が導通状態となり、節点N4
とN5は電源レベルへ充電される。一方、節点N6とN
7のレベルはMO8T!’I’、5とT’taより成る
第2のフリップフロップ回路によってセンス動作後の状
態に保持されている。この状態の実現により1センスア
ンプを構成する2つのMO8T:’r、。
D+閾値電圧VT)以上の高レベルへ上昇して第3の手
段のMO8T:TaとT7が導通状態となり、節点N4
とN5は電源レベルへ充電される。一方、節点N6とN
7のレベルはMO8T!’I’、5とT’taより成る
第2のフリップフロップ回路によってセンス動作後の状
態に保持されている。この状態の実現により1センスア
ンプを構成する2つのMO8T:’r、。
T9は非導通で、ゲート、ドレイン、ソース間に電位差
のほとんどない状態となり、つまりホットエレクトロン
の影響を受けない状態と々る。この状態の後でワード線
、ダミーワード線、クロックφ4がそれぞれ高レベルか
ら低レベルへ落ち、ビット線プリチャージ信号φ5が低
レベルから高レベルへ上昇して節点N6とN7を成源電
圧レベルまで引き上げる。それからクロックφ6が低レ
ベルかう高レベルへ上昇して、節点N6とN4 +節点
N5とN7を導通状態とし、次のセンス動作のためのリ
セットが完了する。
のほとんどない状態となり、つまりホットエレクトロン
の影響を受けない状態と々る。この状態の後でワード線
、ダミーワード線、クロックφ4がそれぞれ高レベルか
ら低レベルへ落ち、ビット線プリチャージ信号φ5が低
レベルから高レベルへ上昇して節点N6とN7を成源電
圧レベルまで引き上げる。それからクロックφ6が低レ
ベルかう高レベルへ上昇して、節点N6とN4 +節点
N5とN7を導通状態とし、次のセンス動作のためのリ
セットが完了する。
以上詳細に説明したようK、本発明によれば、センスア
ンプを構成するMO8Tに対するホットエレクトロンの
影響を小さくでき、長期的安定動作が可能な半導体回路
を実現できるのでその効果は大きい。
ンプを構成するMO8Tに対するホットエレクトロンの
影響を小さくでき、長期的安定動作が可能な半導体回路
を実現できるのでその効果は大きい。
第1図は従来のセンスアンプの一例の回路図、第2図は
第1図に示すセンスアンプを動作させたときの各部にお
ける信号の波形図、第3図は本発明の一実施例の回路図
、第4図は第3図に示す一実施例を動作させたときの各
部における信号の波形図である。 BL・・・・・・ビット線、DWL・・・・・・ダミー
ワード線、N、〜N9・・・・・・節点、T1−T17
・・・・・・MOS)ランジスタ%VDD・・・・・・
電源電圧、WL・・・・・・ワード線、φ1〜φ7・・
・・・・クロック。 イア1 図 竿、2図
第1図に示すセンスアンプを動作させたときの各部にお
ける信号の波形図、第3図は本発明の一実施例の回路図
、第4図は第3図に示す一実施例を動作させたときの各
部における信号の波形図である。 BL・・・・・・ビット線、DWL・・・・・・ダミー
ワード線、N、〜N9・・・・・・節点、T1−T17
・・・・・・MOS)ランジスタ%VDD・・・・・・
電源電圧、WL・・・・・・ワード線、φ1〜φ7・・
・・・・クロック。 イア1 図 竿、2図
Claims (1)
- ゲートが互いに相手のドレインへ接続されソースが共通
接続された2つのMOSトランジスタから成る第1のフ
リップフロップ回路と、該第1の7リツプフロツプ回路
のソースを接地して活性化する第1の手段と、ビット線
がそれぞれのゲートに接続されかつ相手のドレインに接
続されソースが共通接続された2つのMOS )ランジ
スタから成る第2の7リツプフロツプ回路と、前記第1
の手段によって第1のフリップフロップ回路が活性化さ
れた後に前記第2のフリップフロップ回路のソースを接
地して活性化する第2の手段と、前記第1のフリップフ
ロップ回路と前記ビット線との間に接続し前記第2の7
リツプフロツプ回路が前記第2の手段によって活性化さ
れた後に前記第1のフリップフロップ回路と前記ビット
線とを電気的に非接続とする制御手段と、該制御手段に
より電気的−非接続とされた第1の7リツプフロツプ回
路の二つのドレインにそれぞれつながる二つの節点を論
理ルベルヘブリチャージする第3の手段とを含むことを
特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57093810A JPS58211394A (ja) | 1982-06-01 | 1982-06-01 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57093810A JPS58211394A (ja) | 1982-06-01 | 1982-06-01 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58211394A true JPS58211394A (ja) | 1983-12-08 |
Family
ID=14092752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57093810A Pending JPS58211394A (ja) | 1982-06-01 | 1982-06-01 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58211394A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05258577A (ja) * | 1992-02-19 | 1993-10-08 | Samsung Electron Co Ltd | 半導体メモリ装置 |
-
1982
- 1982-06-01 JP JP57093810A patent/JPS58211394A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05258577A (ja) * | 1992-02-19 | 1993-10-08 | Samsung Electron Co Ltd | 半導体メモリ装置 |
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