JPS58211394A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS58211394A JPS58211394A JP57093810A JP9381082A JPS58211394A JP S58211394 A JPS58211394 A JP S58211394A JP 57093810 A JP57093810 A JP 57093810A JP 9381082 A JP9381082 A JP 9381082A JP S58211394 A JPS58211394 A JP S58211394A
- Authority
- JP
- Japan
- Prior art keywords
- flop circuit
- flip
- circuit
- bit line
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、特に絶縁ゲート型電界
効果トランジスタを用いた半導体集積回路に関する。
効果トランジスタを用いた半導体集積回路に関する。
最近のＬＳＩ技術の進歩により微細加工化が進み、絶縁
ゲート型電界効果トランジスタはその寸法が増々小さく
ガってきている。それに伴って、パンチスルー現象やシ
ョートチャンネル効果が現われてきて絶縁ゲート型電界
効果トランジスタ特性に問題を起すようになってきた。
ゲート型電界効果トランジスタはその寸法が増々小さく
ガってきている。それに伴って、パンチスルー現象やシ
ョートチャンネル効果が現われてきて絶縁ゲート型電界
効果トランジスタ特性に問題を起すようになってきた。
これらの問題を避けるために、絶縁ゲート型電界効米ト
ランジスタの接合深さを浅くしゲート酸化膜を薄くする
対策がとられている。しかし、このために熱い電子（ホ
ットエレクトロン）の及ぼす効果が、絶縁ゲート型電界
効果トランジスタにとって無視できなくなってきた。シ
リコン基板中から、ゲート酸化膜に飛び込んできてトラ
ップされた電子は、トランジスタの閾値電圧を変化させ
、誘電率を変える効果を持っている。
ランジスタの接合深さを浅くしゲート酸化膜を薄くする
対策がとられている。しかし、このために熱い電子（ホ
ットエレクトロン）の及ぼす効果が、絶縁ゲート型電界
効果トランジスタにとって無視できなくなってきた。シ
リコン基板中から、ゲート酸化膜に飛び込んできてトラ
ップされた電子は、トランジスタの閾値電圧を変化させ
、誘電率を変える効果を持っている。
このようなトランジスタの特性の変動はＭＯＳダイナミ
ックメモリのセンスアンプ回路のように微小な電位差を
増幅するトランジスタにとって誤動作を引き起す原因と
なる。
ックメモリのセンスアンプ回路のように微小な電位差を
増幅するトランジスタにとって誤動作を引き起す原因と
なる。
このことを絶縁ゲート型電界効果トランジスタの代表的
なものであるＭＯＳ）ランジスタ（以下ＭＯ８Ｔと記す
）で説明しよう。以下の説明はＮチャンネルＭＯ８Ｔで
高レベルが論理１１１髪ベル、低レベルが論理１ＩＯ１
ルベルとして行う。
なものであるＭＯＳ）ランジスタ（以下ＭＯ８Ｔと記す
）で説明しよう。以下の説明はＮチャンネルＭＯ８Ｔで
高レベルが論理１１１髪ベル、低レベルが論理１ＩＯ１
ルベルとして行う。
第１図は従来のセンスアンプの一例の回路図、第２図は
第１図に示すセンスアンプを動作させたときの各部にお
ける信号の波形図である。
第１図に示すセンスアンプを動作させたときの各部にお
ける信号の波形図である。
第１図に示すセンスアンプでは、活性化クロックとして
φ１、センス動作終了後のビット線プリチャージ信号と
してφ２を使用している。
φ１、センス動作終了後のビット線プリチャージ信号と
してφ２を使用している。
第２図は第１図に示すセンスアンプを動作させたときの
各部における信号の波形図である。
各部における信号の波形図である。
第２図を用いて第１図に示すセンスアンプの動作につい
て説明する。ビット線プリチャージ信号φ２が高レベル
から低レベルへ落ちた時点では、リセット期間中にＭＯ
Ｓトランジスタ（以下ＭＯ８Ｔと記す） Ｔ４ 、Ｔｓ
を通して節点Ｎｌ、Ｎ２が充電されて電源電圧ＶＤＤレ
ベルとなっている。同、φ２の高レベルは（改源混圧■
Ｄ丁）土間値電圧ＶＴ） ｌ／ベル以上となるように作
られている。次に、選択さしｆｃ ７ ）” 線Ｖｌ
’Ｌ トタミ７−）” ｌｉ ＤＷＴＪ カ低ｖれ、
節点Ｎｌ、Ｎ２には電位差かつ〈。次にセンスアンプ活
性化信号φ２が低レベルから高レベルへ上昇すると、節
点Ｎ １ ＋ Ｎ ２についた電位差がＭＯ８Ｔ：Ｔ
１ ＋ Ｔ ２よすするフリップフロップ回路により増
幅されて高レベルと低レベルになる。この状態が保たれ
た後、ワード線ＷＬ、ダミーノード線ＤＷＬ 。
て説明する。ビット線プリチャージ信号φ２が高レベル
から低レベルへ落ちた時点では、リセット期間中にＭＯ
Ｓトランジスタ（以下ＭＯ８Ｔと記す） Ｔ４ 、Ｔｓ
を通して節点Ｎｌ、Ｎ２が充電されて電源電圧ＶＤＤレ
ベルとなっている。同、φ２の高レベルは（改源混圧■
Ｄ丁）土間値電圧ＶＴ） ｌ／ベル以上となるように作
られている。次に、選択さしｆｃ ７ ）” 線Ｖｌ
’Ｌ トタミ７−）” ｌｉ ＤＷＴＪ カ低ｖれ、
節点Ｎｌ、Ｎ２には電位差かつ〈。次にセンスアンプ活
性化信号φ２が低レベルから高レベルへ上昇すると、節
点Ｎ １ ＋ Ｎ ２についた電位差がＭＯ８Ｔ：Ｔ
１ ＋ Ｔ ２よすするフリップフロップ回路により増
幅されて高レベルと低レベルになる。この状態が保たれ
た後、ワード線ＷＬ、ダミーノード線ＤＷＬ 。
クロックφ１がそれぞれ高レベルから低レベルへ落ち、
プリチャージ信号φ２が低レベルから高レベルへ上昇し
て、再び節点Ｎ１．Ｎ２を電源電圧レベルへ引き上げる
。
プリチャージ信号φ２が低レベルから高レベルへ上昇し
て、再び節点Ｎ１．Ｎ２を電源電圧レベルへ引き上げる
。
このように、節点Ｎｌ、Ｎ２についた微小信号を増幅す
るフリップフロップ回路のトランジスタＴｌ。
るフリップフロップ回路のトランジスタＴｌ。
Ｔ２は増幅動作が終了した後も、そのレベルを保持する
ために、ゲートやドレインに高レベルが印加された状態
にある。
ために、ゲートやドレインに高レベルが印加された状態
にある。
一般に、次のような状態のＭＯＳ Ｔはホットエレクト
ロンの影響を受ける。ソースとドレインは、接地電位で
ゲートが高レベル、基板は負電位の場合、シリコン基板
中や、空乏層域で発生した電子の一部がゲート酸化膜へ
飛び込んできてトラップされる。これらのトラップされ
た電子によって、閾値電圧■Ｔの不安定性や誘電率の劣
化が引起される。Ｍ ＯＳ Ｔ ： ’１” １＋ Ｔ
２は、活性化の間、一方は必ず上記のような状態にあ
る。微小な電位差を増幅するＭＯ８Ｔ：’ｒ、、’ｒ２
にとってこのようなホットエレクトロンの影響によって
特性が変動すると、センスアンプの感度が劣化し、長期
的安定動作に対して、信頼性上問題であるという欠点が
ある。
ロンの影響を受ける。ソースとドレインは、接地電位で
ゲートが高レベル、基板は負電位の場合、シリコン基板
中や、空乏層域で発生した電子の一部がゲート酸化膜へ
飛び込んできてトラップされる。これらのトラップされ
た電子によって、閾値電圧■Ｔの不安定性や誘電率の劣
化が引起される。Ｍ ＯＳ Ｔ ： ’１” １＋ Ｔ
２は、活性化の間、一方は必ず上記のような状態にあ
る。微小な電位差を増幅するＭＯ８Ｔ：’ｒ、、’ｒ２
にとってこのようなホットエレクトロンの影響によって
特性が変動すると、センスアンプの感度が劣化し、長期
的安定動作に対して、信頼性上問題であるという欠点が
ある。
本発明は上記欠点を除去し、ホットエレクトロンの影響
を小さくして、長期的安定動作が可能な半導体集積回路
を提供するものである。
を小さくして、長期的安定動作が可能な半導体集積回路
を提供するものである。
本発明の半導体集積回路は、ゲートが互いに相手のドレ
インへ接続され、ソースが共通接続された２つのＭＯＳ
トランジスタから成る第１のフリップフロップ回路と、
該第１のフリップフロップ回路のソースを接地して活性
化する第１の手段と、ビット線がそれぞれのゲートに接
続されかつ相手のドレインに接続されソースが共通接続
された２つのＭＯＳ）ランジスタから成る第２のフリッ
プフロップ回路と、前記第１の手段によって第１のフリ
ップフロップ回路が活性化された後に前記第２のフリッ
プフロップ回路のソースを接地して活性化する第２の手
段と、前記第１のフリップフロップ回路と前記ビット線
との間に接続し前記第２のフリップフロップ回路が前記
第２の手段によって活性化された後に前記第１の７リツ
プフロツプ回路と前記ビット線とを電気的に非接続とす
る制御手段と、該制御手段により電気的に非接続とされ
た第１のフリップフロップ回路の二つのドレインにそれ
ぞれつながる二つの節点を論理ルベルヘブリチャージす
る第３の手段とを含んで構成される。
インへ接続され、ソースが共通接続された２つのＭＯＳ
トランジスタから成る第１のフリップフロップ回路と、
該第１のフリップフロップ回路のソースを接地して活性
化する第１の手段と、ビット線がそれぞれのゲートに接
続されかつ相手のドレインに接続されソースが共通接続
された２つのＭＯＳ）ランジスタから成る第２のフリッ
プフロップ回路と、前記第１の手段によって第１のフリ
ップフロップ回路が活性化された後に前記第２のフリッ
プフロップ回路のソースを接地して活性化する第２の手
段と、前記第１のフリップフロップ回路と前記ビット線
との間に接続し前記第２のフリップフロップ回路が前記
第２の手段によって活性化された後に前記第１の７リツ
プフロツプ回路と前記ビット線とを電気的に非接続とす
る制御手段と、該制御手段により電気的に非接続とされ
た第１のフリップフロップ回路の二つのドレインにそれ
ぞれつながる二つの節点を論理ルベルヘブリチャージす
る第３の手段とを含んで構成される。
次に、本発明の実施例について図面を用いて説明する。
第３図は本発明の一実施例の回路図である。
この実施例は、ダイナミックメモリセルのセンスアンプ
回路の例であって、この回路は、ゲートが互いに相手の
ドレインへ接続され、ソースが共通接続された２つのＭ
Ｏ８）ランジスタ’ｒ、 、’ｒ９から成る第１のフリ
ップフロップ回路と、該第１のフリップフロップ回路の
ソースを接地して活性化する第１の手段のＭＯ８）ラン
ジスタＴｌＯト、ビット線ＢＬがそれぞれのゲートに接
続されかつ相手のドレインに接続されソースが共通接続
された２つのＭＯ８トランジスタＴ１６＋Ｔ１６から成
る第２のフリップフロップ回路と、前記第１の手段であ
るＭＯ８）ランジスタＴＩＯによって第１のフリップフ
ロップ回路が活性化された後に前記第２のフリップフロ
ップ回路のＭＯ８）ランジスタＴ１ｇ＋Ｔ１６ソースを
接地して活性化する第２の手段のＭＯ８）ランジスタＴ
１７と、前記第１のフリップフロップ回路と前記ビット
線ＢＬとの間に接続し前記第２のフリップフロップ回路
が前記第２の手段であるＭＯ８）ランジスタＴ１７ Ｋ
よって活性化された後に前記第１のフリップフロップ回
路と前記ビット線ＢＬとを電気的に非接続にする二つの
ＭＯＳトランジスタＴ□１゜Ｔ１２から成る制御手段と
、該制御手段により電気的に非接続とされた第１のフリ
ップフロップ回路のＭＯ８）ランジスタ’Ｉ’８．Ｔ９
のドレインにそれぞれつながる二つの節点Ｎ４＋Ｎ５を
論理ＩＩ Ｉ Ｉｆレベルへプリチャージする第３の手
段であるＭＯＳトランジスタＴ ６ ＋ Ｔ ？とを含
んで構成される。
回路の例であって、この回路は、ゲートが互いに相手の
ドレインへ接続され、ソースが共通接続された２つのＭ
Ｏ８）ランジスタ’ｒ、 、’ｒ９から成る第１のフリ
ップフロップ回路と、該第１のフリップフロップ回路の
ソースを接地して活性化する第１の手段のＭＯ８）ラン
ジスタＴｌＯト、ビット線ＢＬがそれぞれのゲートに接
続されかつ相手のドレインに接続されソースが共通接続
された２つのＭＯ８トランジスタＴ１６＋Ｔ１６から成
る第２のフリップフロップ回路と、前記第１の手段であ
るＭＯ８）ランジスタＴＩＯによって第１のフリップフ
ロップ回路が活性化された後に前記第２のフリップフロ
ップ回路のＭＯ８）ランジスタＴ１ｇ＋Ｔ１６ソースを
接地して活性化する第２の手段のＭＯ８）ランジスタＴ
１７と、前記第１のフリップフロップ回路と前記ビット
線ＢＬとの間に接続し前記第２のフリップフロップ回路
が前記第２の手段であるＭＯ８）ランジスタＴ１７ Ｋ
よって活性化された後に前記第１のフリップフロップ回
路と前記ビット線ＢＬとを電気的に非接続にする二つの
ＭＯＳトランジスタＴ□１゜Ｔ１２から成る制御手段と
、該制御手段により電気的に非接続とされた第１のフリ
ップフロップ回路のＭＯ８）ランジスタ’Ｉ’８．Ｔ９
のドレインにそれぞれつながる二つの節点Ｎ４＋Ｎ５を
論理ＩＩ Ｉ Ｉｆレベルへプリチャージする第３の手
段であるＭＯＳトランジスタＴ ６ ＋ Ｔ ？とを含
んで構成される。
更に詳しく説明すると、との実ｊ＝例のセンスアンプ回
路は従来のセンスアンプ回路に第２のフリップフロップ
回路、第２の手段、第３の手段、制御手段となる７個の
ＭＯ８Ｔを加えたものである。
路は従来のセンスアンプ回路に第２のフリップフロップ
回路、第２の手段、第３の手段、制御手段となる７個の
ＭＯ８Ｔを加えたものである。
制御手段であるＭＯ８Ｔ： Ｔｌｌ 、Ｔ１２は前述の
ように第１のフリップフロップ回路とビットａとの導通
。
ように第１のフリップフロップ回路とビットａとの導通
。
非導通を制御している。第３の手段であるＭＯ８Ｔ：Ｔ
６ ＋ Ｔ７はそれぞれ電源ＶＤＤと節点Ｎ ４ ｒ
Ｎ ５との間に接続されていて節点Ｎ、、Ｎｓを論理
Ｉｔ Ｉ Ｉｆレベルヘプリチャージするのをクロック
φ７が制御している。
６ ＋ Ｔ７はそれぞれ電源ＶＤＤと節点Ｎ ４ ｒ
Ｎ ５との間に接続されていて節点Ｎ、、Ｎｓを論理
Ｉｔ Ｉ Ｉｆレベルヘプリチャージするのをクロック
φ７が制御している。
第４図は第３図に示す一実施例を動作させたときの各部
における信号の波形図である。
における信号の波形図である。
第４図を用いて第３図に示す一実施例の動作について説
明する。ＭＯ８’ｉ’ ： ＴＢ 、 Ｔｇよりなる第
１のフリップフロップ回路で節点Ｎ ４ ＋ Ｎ ５に
充分ｔｔｉ差がつく所までは、従来のセンスアンプの動
作と同じである。
明する。ＭＯ８’ｉ’ ： ＴＢ 、 Ｔｇよりなる第
１のフリップフロップ回路で節点Ｎ ４ ＋ Ｎ ５に
充分ｔｔｉ差がつく所までは、従来のセンスアンプの動
作と同じである。
次に、クロックφ４が低レベルから高レベルへ上昇して
、Ｍ ０８ ’、［’ ： Ｔ １５ ＋ Ｔ １ａ
よりなる第２のフリップフロップ回路を活性化する。す
でに節点Ｎ６とＮ７には、充分な電位差がついており、
ＭＯ８Ｔ ： ＴｌｓとＴ１６は、その状態を保持する
だけである。
、Ｍ ０８ ’、［’ ： Ｔ １５ ＋ Ｔ １ａ
よりなる第２のフリップフロップ回路を活性化する。す
でに節点Ｎ６とＮ７には、充分な電位差がついており、
ＭＯ８Ｔ ： ＴｌｓとＴ１６は、その状態を保持する
だけである。
次に、クロックφ６が高レベルから低レベルへ落ちると
、ＭＯ８Ｔ：Ｔ１１とＴ１２が非導通となって節点Ｎ６
とＮ４ ＋節点Ｎ５とＮ７は電気的に切り離される。
、ＭＯ８Ｔ：Ｔ１１とＴ１２が非導通となって節点Ｎ６
とＮ４ ＋節点Ｎ５とＮ７は電気的に切り離される。
その後で、クロックφ７が低レベルから（電源電圧ＶＤ
Ｄ＋閾値電圧ＶＴ）以上の高レベルへ上昇して第３の手
段のＭＯ８Ｔ：ＴａとＴ７が導通状態となり、節点Ｎ４
とＮ５は電源レベルへ充電される。一方、節点Ｎ６とＮ
７のレベルはＭＯ８Ｔ！’Ｉ’、５とＴ’ｔａより成る
第２のフリップフロップ回路によってセンス動作後の状
態に保持されている。この状態の実現により１センスア
ンプを構成する２つのＭＯ８Ｔ：’ｒ、。
Ｄ＋閾値電圧ＶＴ）以上の高レベルへ上昇して第３の手
段のＭＯ８Ｔ：ＴａとＴ７が導通状態となり、節点Ｎ４
とＮ５は電源レベルへ充電される。一方、節点Ｎ６とＮ
７のレベルはＭＯ８Ｔ！’Ｉ’、５とＴ’ｔａより成る
第２のフリップフロップ回路によってセンス動作後の状
態に保持されている。この状態の実現により１センスア
ンプを構成する２つのＭＯ８Ｔ：’ｒ、。
Ｔ９は非導通で、ゲート、ドレイン、ソース間に電位差
のほとんどない状態となり、つまりホットエレクトロン
の影響を受けない状態と々る。この状態の後でワード線
、ダミーワード線、クロックφ４がそれぞれ高レベルか
ら低レベルへ落ち、ビット線プリチャージ信号φ５が低
レベルから高レベルへ上昇して節点Ｎ６とＮ７を成源電
圧レベルまで引き上げる。それからクロックφ６が低レ
ベルかう高レベルへ上昇して、節点Ｎ６とＮ４ ＋節点
Ｎ５とＮ７を導通状態とし、次のセンス動作のためのリ
セットが完了する。
のほとんどない状態となり、つまりホットエレクトロン
の影響を受けない状態と々る。この状態の後でワード線
、ダミーワード線、クロックφ４がそれぞれ高レベルか
ら低レベルへ落ち、ビット線プリチャージ信号φ５が低
レベルから高レベルへ上昇して節点Ｎ６とＮ７を成源電
圧レベルまで引き上げる。それからクロックφ６が低レ
ベルかう高レベルへ上昇して、節点Ｎ６とＮ４ ＋節点
Ｎ５とＮ７を導通状態とし、次のセンス動作のためのリ
セットが完了する。
以上詳細に説明したようＫ、本発明によれば、センスア
ンプを構成するＭＯ８Ｔに対するホットエレクトロンの
影響を小さくでき、長期的安定動作が可能な半導体回路
を実現できるのでその効果は大きい。
ンプを構成するＭＯ８Ｔに対するホットエレクトロンの
影響を小さくでき、長期的安定動作が可能な半導体回路
を実現できるのでその効果は大きい。
第１図は従来のセンスアンプの一例の回路図、第２図は
第１図に示すセンスアンプを動作させたときの各部にお
ける信号の波形図、第３図は本発明の一実施例の回路図
、第４図は第３図に示す一実施例を動作させたときの各
部における信号の波形図である。 ＢＬ・・・・・・ビット線、ＤＷＬ・・・・・・ダミー
ワード線、Ｎ、〜Ｎ９・・・・・・節点、Ｔ１−Ｔ１７
・・・・・・ＭＯＳ）ランジスタ％ＶＤＤ・・・・・・
電源電圧、ＷＬ・・・・・・ワード線、φ１〜φ７・・
・・・・クロック。 イア１ 図 竿、２図
第１図に示すセンスアンプを動作させたときの各部にお
ける信号の波形図、第３図は本発明の一実施例の回路図
、第４図は第３図に示す一実施例を動作させたときの各
部における信号の波形図である。 ＢＬ・・・・・・ビット線、ＤＷＬ・・・・・・ダミー
ワード線、Ｎ、〜Ｎ９・・・・・・節点、Ｔ１−Ｔ１７
・・・・・・ＭＯＳ）ランジスタ％ＶＤＤ・・・・・・
電源電圧、ＷＬ・・・・・・ワード線、φ１〜φ７・・
・・・・クロック。 イア１ 図 竿、２図
Claims (1)
- ゲートが互いに相手のドレインへ接続されソースが共通
接続された２つのＭＯＳトランジスタから成る第１のフ
リップフロップ回路と、該第１の７リツプフロツプ回路
のソースを接地して活性化する第１の手段と、ビット線
がそれぞれのゲートに接続されかつ相手のドレインに接
続されソースが共通接続された２つのＭＯＳ ）ランジ
スタから成る第２の７リツプフロツプ回路と、前記第１
の手段によって第１のフリップフロップ回路が活性化さ
れた後に前記第２のフリップフロップ回路のソースを接
地して活性化する第２の手段と、前記第１のフリップフ
ロップ回路と前記ビット線との間に接続し前記第２の７
リツプフロツプ回路が前記第２の手段によって活性化さ
れた後に前記第１のフリップフロップ回路と前記ビット
線とを電気的に非接続とする制御手段と、該制御手段に
より電気的−非接続とされた第１の７リツプフロツプ回
路の二つのドレインにそれぞれつながる二つの節点を論
理ルベルヘブリチャージする第３の手段とを含むことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093810A JPS58211394A (ja) | 1982-06-01 | 1982-06-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093810A JPS58211394A (ja) | 1982-06-01 | 1982-06-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58211394A true JPS58211394A (ja) | 1983-12-08 |
Family
ID=14092752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57093810A Pending JPS58211394A (ja) | 1982-06-01 | 1982-06-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58211394A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05258577A (ja) * | 1992-02-19 | 1993-10-08 | Samsung Electron Co Ltd | 半導体メモリ装置 |
-
1982
- 1982-06-01 JP JP57093810A patent/JPS58211394A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05258577A (ja) * | 1992-02-19 | 1993-10-08 | Samsung Electron Co Ltd | 半導体メモリ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5042011A (en) | Sense amplifier pulldown device with tailored edge input | |
| KR950010621B1 (ko) | 반도체 기억장치 | |
| JPS61294698A (ja) | バイアスおよびゲ−トシステム | |
| JP2001332087A (ja) | センスアンプ回路 | |
| JPH07254685A (ja) | 半導体記憶装置 | |
| JPH0750556A (ja) | フリップフロップ型増幅回路 | |
| JP3169987B2 (ja) | 入力緩衝回路を含む集積回路 | |
| US5091886A (en) | Dual current data bus clamp circuit of semiconductor memory device | |
| US20050237833A1 (en) | Semiconductor memory device employing clamp for preventing latch up | |
| JPS6137709B2 (ja) | ||
| JP3526100B2 (ja) | モード設定回路 | |
| US5260904A (en) | Data bus clamp circuit for a semiconductor memory device | |
| US4288706A (en) | Noise immunity in input buffer circuit for semiconductor memory | |
| IE53090B1 (en) | Semiconductor circuit for driving clock signal line | |
| JPS58211394A (ja) | 半導体集積回路 | |
| JP2829034B2 (ja) | 半導体回路 | |
| EP0080936A2 (en) | Dynamic semiconductor memory device | |
| JP3204881B2 (ja) | 不揮発性半導体記憶装置とその定電圧発生回路 | |
| JP3053178B2 (ja) | 半導体集積回路 | |
| US3950709A (en) | Amplifier for random access computer memory | |
| KR0124048B1 (ko) | 반도체 집적장치의 전원전압 변환회로 | |
| JP3020944B2 (ja) | 半導体集積回路 | |
| JPH0743938B2 (ja) | 差動増幅器 | |
| JP3000950B2 (ja) | 半導体メモリ装置のワード線駆動回路 | |
| JP3179768B2 (ja) | 半導体集積回路 |