JP3204881B2 - 不揮発性半導体記憶装置とその定電圧発生回路 - Google Patents
不揮発性半導体記憶装置とその定電圧発生回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は、例えば電気的に
一括消去可能なフラッシュメモリ等の不揮発性半導体記
憶装置とそれに適用される定電圧発生回路に関する。
一括消去可能なフラッシュメモリ等の不揮発性半導体記
憶装置とそれに適用される定電圧発生回路に関する。
【０００２】
【従来の技術】この種の不揮発性半導体記憶装置の設計
及び製造技術は、紫外線消去タイプの不揮発性メモリで
完成された技術をベースとしている。この不揮発性半導
体記憶装置にはビット線を充電するためのトランジスタ
が設けられ、このトランジスタのゲートには定電圧発生
回路から出力される電圧が供給されている。この定電圧
発生回路は一般にバイアス回路と呼ばれ、例えば不揮発
性半導体記憶装置の内部で生成されたチップイネーブル
信号に応じて電圧を発生するようになっている。前記ト
ランジスタは定電圧発生回路の出力電圧に応じて導通
し、ビット線を充電する。
及び製造技術は、紫外線消去タイプの不揮発性メモリで
完成された技術をベースとしている。この不揮発性半導
体記憶装置にはビット線を充電するためのトランジスタ
が設けられ、このトランジスタのゲートには定電圧発生
回路から出力される電圧が供給されている。この定電圧
発生回路は一般にバイアス回路と呼ばれ、例えば不揮発
性半導体記憶装置の内部で生成されたチップイネーブル
信号に応じて電圧を発生するようになっている。前記ト
ランジスタは定電圧発生回路の出力電圧に応じて導通
し、ビット線を充電する。
【０００３】上記従来の定電圧発生回路は、前記チップ
イネーブル信号がディスエーブル（非活性）状態の時、
その出力電圧が接地レベルとされ、前記トランジスタを
オフ状態に保持する必要がある。すなわち、メモリセル
のドレインにはデータの信頼性を保証するため、必要以
上の電圧が印加されないよう、定電圧発生回路で制御し
ていた。一般に、不揮発性半導体記憶装置は保証期間中
は１つのメモリセルを読出し続けても、そのメモリセル
に記憶されているデータが不変でなければならない。こ
のため、前記定電圧発生回路は一定レベルの電圧を保つ
必要がある。この電圧が必要以上に高いと、メモリセル
のドレイン電圧も高くなる。読出すべきメモリセルの閾
値電圧が低い場合、そのメモリセルはオン状態である。
このため、このメモリセルは読出し時に電流を流し続け
る。ドレインに印加される電圧が高いほどその電流も多
くなる。しかし、ドレイン電圧が高すぎると、データを
読み出す度にメモリセルの浮遊ゲートに電子が注入さ
れ、閾値電圧が高くなる。したがって、そのメモリセル
はオフ状態となり、データが誤判定される所謂ソフトラ
イト現象が発生する。
イネーブル信号がディスエーブル（非活性）状態の時、
その出力電圧が接地レベルとされ、前記トランジスタを
オフ状態に保持する必要がある。すなわち、メモリセル
のドレインにはデータの信頼性を保証するため、必要以
上の電圧が印加されないよう、定電圧発生回路で制御し
ていた。一般に、不揮発性半導体記憶装置は保証期間中
は１つのメモリセルを読出し続けても、そのメモリセル
に記憶されているデータが不変でなければならない。こ
のため、前記定電圧発生回路は一定レベルの電圧を保つ
必要がある。この電圧が必要以上に高いと、メモリセル
のドレイン電圧も高くなる。読出すべきメモリセルの閾
値電圧が低い場合、そのメモリセルはオン状態である。
このため、このメモリセルは読出し時に電流を流し続け
る。ドレインに印加される電圧が高いほどその電流も多
くなる。しかし、ドレイン電圧が高すぎると、データを
読み出す度にメモリセルの浮遊ゲートに電子が注入さ
れ、閾値電圧が高くなる。したがって、そのメモリセル
はオフ状態となり、データが誤判定される所謂ソフトラ
イト現象が発生する。
【０００４】図１２は、従来の定電圧発生回路を示すも
のである。ＰチャネルＭＯＳトランジスタ（以下、ＰＭ
ＯＳトランジスタと称す）Ｐ１，Ｐ２の各ソースには電
源電圧Ｖddが供給され、各ゲートには不揮発性半導体記
憶装置の内部で生成されたチップイネーブル信号／ＣＥ
（／は反転信号を意味する）が供給されている。これら
ＰＭＯＳトランジスタＰ２１，Ｐ２２の各ドレインには
デプレション型ＮチャネルＭＯＳトランジスタ（以下、
ＤタイプのＮＭＯＳトランジスタと称す）Ｎ２１，Ｎ２
２のドレインがそれぞれ接続されている。これらＤタイ
プのＮＭＯＳトランジスタＮ２１，Ｎ２２のバックゲー
ト（基板）は接地され、ＤタイプのＮＭＯＳトランジス
タＮ２１のソース、ＤタイプのＮＭＯＳトランジスタＮ
２２のゲート及びソースは出力ノードｎ０に接続されて
いる。この出力ノードｎ０にはエンハンスメント型Ｎチ
ャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジス
タと称す）Ｎ２３のドレイン及びゲートが接続されてい
る。このＮＭＯＳトランジスタＮ２３のソースにはＮＭ
ＯＳトランジスタＮ２４のドレイン及びゲートが接続さ
れるとともに、前記デプレション型のＮＭＯＳトランジ
スタＮ２１のゲートが接続されている。このＮＭＯＳト
ランジスタＮ２４のバックゲート及びソースは接地され
ている。
のである。ＰチャネルＭＯＳトランジスタ（以下、ＰＭ
ＯＳトランジスタと称す）Ｐ１，Ｐ２の各ソースには電
源電圧Ｖddが供給され、各ゲートには不揮発性半導体記
憶装置の内部で生成されたチップイネーブル信号／ＣＥ
（／は反転信号を意味する）が供給されている。これら
ＰＭＯＳトランジスタＰ２１，Ｐ２２の各ドレインには
デプレション型ＮチャネルＭＯＳトランジスタ（以下、
ＤタイプのＮＭＯＳトランジスタと称す）Ｎ２１，Ｎ２
２のドレインがそれぞれ接続されている。これらＤタイ
プのＮＭＯＳトランジスタＮ２１，Ｎ２２のバックゲー
ト（基板）は接地され、ＤタイプのＮＭＯＳトランジス
タＮ２１のソース、ＤタイプのＮＭＯＳトランジスタＮ
２２のゲート及びソースは出力ノードｎ０に接続されて
いる。この出力ノードｎ０にはエンハンスメント型Ｎチ
ャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジス
タと称す）Ｎ２３のドレイン及びゲートが接続されてい
る。このＮＭＯＳトランジスタＮ２３のソースにはＮＭ
ＯＳトランジスタＮ２４のドレイン及びゲートが接続さ
れるとともに、前記デプレション型のＮＭＯＳトランジ
スタＮ２１のゲートが接続されている。このＮＭＯＳト
ランジスタＮ２４のバックゲート及びソースは接地され
ている。
【０００５】上記定電圧発生回路は、ＤタイプＮＭＯＳ
トランジスタＮ２１，Ｎ２２を用いて、ＮＭＯＳトラン
ジスタＮ２３，Ｎ２４に流れる電流が一定となるように
制御しており、ＤタイプＮＭＯＳトランジスタＮ２２が
主に定電流源として作用している。デプレション型のト
ランジスタを用いる利点は、特性が安定しており、１つ
の素子で簡単に定電流源を作ることができるなどがあ
る。
トランジスタＮ２１，Ｎ２２を用いて、ＮＭＯＳトラン
ジスタＮ２３，Ｎ２４に流れる電流が一定となるように
制御しており、ＤタイプＮＭＯＳトランジスタＮ２２が
主に定電流源として作用している。デプレション型のト
ランジスタを用いる利点は、特性が安定しており、１つ
の素子で簡単に定電流源を作ることができるなどがあ
る。
【０００６】図１３は、上記定電圧発生回路の動作を示
す図である。デプレション型ＮＭＯＳトランジスタは、
常に五極管動作しているため負荷電流がＩs1で示すよう
に一定である。また、ゲートとドレインがショートさ
れ、２個直列接続されたＮＭＯＳトランジスタＮ２３，
Ｎ２４の負荷特性はＩs2で示すようになり、これら負荷
電流Ｉs1，Ｉs2の交点に相当する電圧が出力としてのバ
イアス電圧Ｖbiasとなる。このバイアス電圧Ｖbiasは、
約２Ｖtn（但し、ＶtnはＮＭＯＳトランジスタの閾値電
圧）に設定されている。デプレション型ＮＭＯＳトラン
ジスタの負荷特性は、電源電圧Ｖddが変動した場合にお
いても電流量が変動しないため、バイアス電圧Ｖbiasを
一定に保持できる。このように従来の定電圧発生回路
は、デプレション型のトランジスタを用いることにより
所要の特性を得ていた。
す図である。デプレション型ＮＭＯＳトランジスタは、
常に五極管動作しているため負荷電流がＩs1で示すよう
に一定である。また、ゲートとドレインがショートさ
れ、２個直列接続されたＮＭＯＳトランジスタＮ２３，
Ｎ２４の負荷特性はＩs2で示すようになり、これら負荷
電流Ｉs1，Ｉs2の交点に相当する電圧が出力としてのバ
イアス電圧Ｖbiasとなる。このバイアス電圧Ｖbiasは、
約２Ｖtn（但し、ＶtnはＮＭＯＳトランジスタの閾値電
圧）に設定されている。デプレション型ＮＭＯＳトラン
ジスタの負荷特性は、電源電圧Ｖddが変動した場合にお
いても電流量が変動しないため、バイアス電圧Ｖbiasを
一定に保持できる。このように従来の定電圧発生回路
は、デプレション型のトランジスタを用いることにより
所要の特性を得ていた。
【０００７】
【発明が解決しようとする課題】しかし、デプレション
型トランジスタは製造工程が多く、しかも、チャネル領
域に不純物を注入するために専用のマスクを必要とする
ため、コストが増大するという問題を有している。近
時、半導体記憶装置の高集積化が進に従い、チップコス
トの低減が重要な課題となっており、デプレション型ト
ランジスタを使用せずに回路を構成することが望まれて
いる。
型トランジスタは製造工程が多く、しかも、チャネル領
域に不純物を注入するために専用のマスクを必要とする
ため、コストが増大するという問題を有している。近
時、半導体記憶装置の高集積化が進に従い、チップコス
トの低減が重要な課題となっており、デプレション型ト
ランジスタを使用せずに回路を構成することが望まれて
いる。
【０００８】また、上記従来の定電圧発生回路は、チッ
プイネーブル信号／ＣＥがハイレベルとなった場合、バ
イアス電圧Ｖbiasが０Ｖとなり、チップイネーブル信号
／ＣＥがローレベルとなった場合、バイアス電圧Ｖbias
が立ち上がるようになっている。このため、ビット線に
接続された配線が長く、その容量が大きい場合、バイア
ス電圧Ｖbiasの立ち上がりが遅いものであった。バイア
ス電圧Ｖbiasの立ち上がりを高速化するには、デプレシ
ョン型トランジスタのサイズを大きくすればよい。しか
し、この場合、チップサイズが大型化し、コストの増大
を招くため得策ではない。したがって、上記従来の定電
圧発生回路では、チップイネーブル信号／ＣＥに応答し
たアクセスの高速化は困難なものであった。
プイネーブル信号／ＣＥがハイレベルとなった場合、バ
イアス電圧Ｖbiasが０Ｖとなり、チップイネーブル信号
／ＣＥがローレベルとなった場合、バイアス電圧Ｖbias
が立ち上がるようになっている。このため、ビット線に
接続された配線が長く、その容量が大きい場合、バイア
ス電圧Ｖbiasの立ち上がりが遅いものであった。バイア
ス電圧Ｖbiasの立ち上がりを高速化するには、デプレシ
ョン型トランジスタのサイズを大きくすればよい。しか
し、この場合、チップサイズが大型化し、コストの増大
を招くため得策ではない。したがって、上記従来の定電
圧発生回路では、チップイネーブル信号／ＣＥに応答し
たアクセスの高速化は困難なものであった。
【０００９】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、チップサ
イズの大型化、及びコストの増大を抑える得るととも
に、アクセスの高速化を図ることが可能な不揮発性半導
体記憶装置とその定電圧発生回路を提供するものであ
る。
されたものであり、その目的とするところは、チップサ
イズの大型化、及びコストの増大を抑える得るととも
に、アクセスの高速化を図ることが可能な不揮発性半導
体記憶装置とその定電圧発生回路を提供するものであ
る。
【００１０】
【００１１】
【課題を解決するための手段】この発明の定電圧発生回
路は、制御信号に応じて所定の電圧を出力する。このた
め、電流通路の一端が第１の電源に接続され、ゲートに
制御信号が供給された第１導電型の第１のトランジスタ
と、電流通路の一端が前記第１の電源に接続され、ゲー
トが第２の電源に接続された第１導電型の第２のトラン
ジスタと、第１導電型の第３、第４のトランジスタを有
し、これら第３、第４のトランジスタの電流通路の各一
端が前記第１導電型の第１、第２のトランジスタの電流
通路の各他端に接続され、各ゲートが前記第３のトラン
ジスタの電流通路の他端に共通接続されたカレントミラ
ー回路と、電流通路の一端が出力端としての前記第１導
電型の第４のトランジスタの電流通路の他端に接続され
た負荷回路と、電流通路が前記第１導電型の第３のトラ
ンジスタの電流通路の他端と第２の電源の相互間に接続
され、ゲートが前記第１導電型の第４のトランジスタの
電流通路の他端と前記負荷回路との接続点に接続され、
定電流源を構成する第２導電型の第１のトランジスタ
と、電流通路が前記第１導電型の第３のトランジスタの
電流通路の他端と第２の電源の相互間に接続され、ゲー
トに前記制御信号が供給された第２導電型の第２のトラ
ンジスタと、電流通路の一端が前記負荷回路の電流通路
の他端に接続され、電流通路の他端が前記第２の電源に
接続され、ゲートに前記制御信号と論理が反転された制
御信号が供給される第２導電型の第３のトランジスタ
と、電流通路の一端が前記出力端に接続され、電流通路
の他端が前記第２導電型の第３のトランジスタの電流通
路の一端に接続され、ゲートに前記負荷回路により生成
された電位が供給され、第２導電型の第３のトランジス
タとともに導通し、前記出力端の電圧を低レベルに下げ
る第２導電型の第４のトランジスタとを具備している。
路は、制御信号に応じて所定の電圧を出力する。このた
め、電流通路の一端が第１の電源に接続され、ゲートに
制御信号が供給された第１導電型の第１のトランジスタ
と、電流通路の一端が前記第１の電源に接続され、ゲー
トが第２の電源に接続された第１導電型の第２のトラン
ジスタと、第１導電型の第３、第４のトランジスタを有
し、これら第３、第４のトランジスタの電流通路の各一
端が前記第１導電型の第１、第２のトランジスタの電流
通路の各他端に接続され、各ゲートが前記第３のトラン
ジスタの電流通路の他端に共通接続されたカレントミラ
ー回路と、電流通路の一端が出力端としての前記第１導
電型の第４のトランジスタの電流通路の他端に接続され
た負荷回路と、電流通路が前記第１導電型の第３のトラ
ンジスタの電流通路の他端と第２の電源の相互間に接続
され、ゲートが前記第１導電型の第４のトランジスタの
電流通路の他端と前記負荷回路との接続点に接続され、
定電流源を構成する第２導電型の第１のトランジスタ
と、電流通路が前記第１導電型の第３のトランジスタの
電流通路の他端と第２の電源の相互間に接続され、ゲー
トに前記制御信号が供給された第２導電型の第２のトラ
ンジスタと、電流通路の一端が前記負荷回路の電流通路
の他端に接続され、電流通路の他端が前記第２の電源に
接続され、ゲートに前記制御信号と論理が反転された制
御信号が供給される第２導電型の第３のトランジスタ
と、電流通路の一端が前記出力端に接続され、電流通路
の他端が前記第２導電型の第３のトランジスタの電流通
路の一端に接続され、ゲートに前記負荷回路により生成
された電位が供給され、第２導電型の第３のトランジス
タとともに導通し、前記出力端の電圧を低レベルに下げ
る第２導電型の第４のトランジスタとを具備している。
【００１２】また、この発明の定電圧発生回路は、電流
通路の一端が第１の電源に接続され、ゲートに制御信号
が供給された第１導電型の第１のトランジスタと、第１
導電型の第２、第３のトランジスタを有し、これら第
２、第３のトランジスタの電流通路の各一端が前記第１
導電型の第１のトランジスタの電流通路の他端に接続さ
れ、各ゲートが前記第１導電型の第２のトランジスタの
電流通路の他端に共通接続されたカレントミラー回路
と、電流通路の一端が出力端としての前記第１導電型の
第３のトランジスタの電流通路の他端に接続された負荷
回路と、電流通路が前記第１導電型の第２のトランジス
タの電流通路の他端と第２の電源の相互間に接続され、
ゲートが前記第１導電型の第３のトランジスタの電流通
路の他端と前記負荷回路との接続点に接続され、定電流
源を構成する第２導電型の第１のトランジスタと、電流
通路の一端が前記第１の電源に接続され、電流通路の他
端が前記出力端に接続され、ゲートに前記制御信号と論
理が反転された制御信号が供給され、この論理が反転さ
れた制御信号に応じて前記出力端を前記第１の電源の電
圧に設定する第１導電型の第４のトランジスタと、電流
通路の一端が前記負荷回路の電流通路の他端に接続さ
れ、電流通路の他端が前記第２の電源に接続され、ゲー
トに前記制御信号と論理が反転された制御信号が供給さ
れる第２導電型の第２のトランジスタと、電流通路の一
端が前記出力端に接続され、電流通路の他端が前記第２
導電型の第２のトランジスタの電流通路の一端に接続さ
れ、ゲートに前記負荷回路により生成された電位が供給
され、第２導電型の第２のトランジスタとともに導通
し、前記出力端の電圧を低レベルに下げる第２導電型の
第３のトランジスタとを具備している。
通路の一端が第１の電源に接続され、ゲートに制御信号
が供給された第１導電型の第１のトランジスタと、第１
導電型の第２、第３のトランジスタを有し、これら第
２、第３のトランジスタの電流通路の各一端が前記第１
導電型の第１のトランジスタの電流通路の他端に接続さ
れ、各ゲートが前記第１導電型の第２のトランジスタの
電流通路の他端に共通接続されたカレントミラー回路
と、電流通路の一端が出力端としての前記第１導電型の
第３のトランジスタの電流通路の他端に接続された負荷
回路と、電流通路が前記第１導電型の第２のトランジス
タの電流通路の他端と第２の電源の相互間に接続され、
ゲートが前記第１導電型の第３のトランジスタの電流通
路の他端と前記負荷回路との接続点に接続され、定電流
源を構成する第２導電型の第１のトランジスタと、電流
通路の一端が前記第１の電源に接続され、電流通路の他
端が前記出力端に接続され、ゲートに前記制御信号と論
理が反転された制御信号が供給され、この論理が反転さ
れた制御信号に応じて前記出力端を前記第１の電源の電
圧に設定する第１導電型の第４のトランジスタと、電流
通路の一端が前記負荷回路の電流通路の他端に接続さ
れ、電流通路の他端が前記第２の電源に接続され、ゲー
トに前記制御信号と論理が反転された制御信号が供給さ
れる第２導電型の第２のトランジスタと、電流通路の一
端が前記出力端に接続され、電流通路の他端が前記第２
導電型の第２のトランジスタの電流通路の一端に接続さ
れ、ゲートに前記負荷回路により生成された電位が供給
され、第２導電型の第２のトランジスタとともに導通
し、前記出力端の電圧を低レベルに下げる第２導電型の
第３のトランジスタとを具備している。
【００１３】さらに、この発明の不揮発性半導体記憶装
置は、複数の不揮発性のメモリセルがマトリクス状に配
置されたメモリセルアレイと、前記メモリセルアレイの
ビット線に接続され、メモリセルを選択するカラムデコ
ーダと、選択された前記メモリセルから読み出されたデ
ータを、ダミーセルから読み出されたデータに基づき増
幅する増幅回路と、前記増幅回路と前記カラムデコーダ
との相互間に設けられたトランジスタと、制御信号が非
活性状態の場合、電源電圧を前記トランジスタのゲート
に供給し、このトランジスタを導通させてこのトランジ
スタと前記カラムデコーダとの間の配線を充電させ、前
記制御信号が活性状態の場合、前記電源電圧より低いレ
ベルの定電圧を出力し、前記トランジスタを導通状態に
保持する定電圧発生回路とを具備し、前記電圧発生回路
は、電流通路の一端が第１の電源に接続され、ゲートに
制御信号が供給された第１導電型の第１のトランジスタ
と、電流通路の一端が前記第１の電源に接続され、ゲー
トが第２の電源に接続された第１導電型の第２のトラン
ジスタと、第１導電型の第３、第４のトランジスタを有
し、これら第３、第４のトランジスタの電流通路の各一
端が前記第１導電型の第１、第２のトランジスタの電流
通路の各他端に接続され、各ゲートが前記第３のトラン
ジスタの電流通路の他端に共通接続されたカレントミラ
ー回路と、電流通路の一端が出力端としての前記第１導
電型の第４のトランジスタの電流通路の他端に接続され
た負荷回路と、電流通路が前記第１導電型の第３のトラ
ンジスタの電流通路の他端と第２の電源の相互間に接続
され、ゲートが前記第１導電型の第４のトランジスタの
電流通路の他端と前記負荷回路との接続点に接続され、
定電流源を構成する第２導電型の第１のトランジスタ
と、電流通路が前記第１導電型の第３のトランジスタの
電流通路の他端と第２の電源の相互間に接続され、ゲー
トに前記制御信号が供給された第２導電型の第２のトラ
ンジスタと、電流通路の一端が前記負荷回路の電流通路
の他端に接続され、電流通路の他端が前記第２の電源に
接続され、ゲートに前記制御信号と論理が反転された制
御信号が供給される第２導電型の第３のトランジスタ
と、電流通路の一端が前記出力端に接続され、電流通路
の他端が前記第２導電型の第３のトランジスタの電流通
路の一端に接続され、ゲートに前記負荷回路により生成
された電位が供給され、前記第２ 導電型の第３のトラン
ジスタとともに導通し、前記出力端の電圧を低レベルに
下げる第２導電型の第４のトランジスタとを具備してい
る。
置は、複数の不揮発性のメモリセルがマトリクス状に配
置されたメモリセルアレイと、前記メモリセルアレイの
ビット線に接続され、メモリセルを選択するカラムデコ
ーダと、選択された前記メモリセルから読み出されたデ
ータを、ダミーセルから読み出されたデータに基づき増
幅する増幅回路と、前記増幅回路と前記カラムデコーダ
との相互間に設けられたトランジスタと、制御信号が非
活性状態の場合、電源電圧を前記トランジスタのゲート
に供給し、このトランジスタを導通させてこのトランジ
スタと前記カラムデコーダとの間の配線を充電させ、前
記制御信号が活性状態の場合、前記電源電圧より低いレ
ベルの定電圧を出力し、前記トランジスタを導通状態に
保持する定電圧発生回路とを具備し、前記電圧発生回路
は、電流通路の一端が第１の電源に接続され、ゲートに
制御信号が供給された第１導電型の第１のトランジスタ
と、電流通路の一端が前記第１の電源に接続され、ゲー
トが第２の電源に接続された第１導電型の第２のトラン
ジスタと、第１導電型の第３、第４のトランジスタを有
し、これら第３、第４のトランジスタの電流通路の各一
端が前記第１導電型の第１、第２のトランジスタの電流
通路の各他端に接続され、各ゲートが前記第３のトラン
ジスタの電流通路の他端に共通接続されたカレントミラ
ー回路と、電流通路の一端が出力端としての前記第１導
電型の第４のトランジスタの電流通路の他端に接続され
た負荷回路と、電流通路が前記第１導電型の第３のトラ
ンジスタの電流通路の他端と第２の電源の相互間に接続
され、ゲートが前記第１導電型の第４のトランジスタの
電流通路の他端と前記負荷回路との接続点に接続され、
定電流源を構成する第２導電型の第１のトランジスタ
と、電流通路が前記第１導電型の第３のトランジスタの
電流通路の他端と第２の電源の相互間に接続され、ゲー
トに前記制御信号が供給された第２導電型の第２のトラ
ンジスタと、電流通路の一端が前記負荷回路の電流通路
の他端に接続され、電流通路の他端が前記第２の電源に
接続され、ゲートに前記制御信号と論理が反転された制
御信号が供給される第２導電型の第３のトランジスタ
と、電流通路の一端が前記出力端に接続され、電流通路
の他端が前記第２導電型の第３のトランジスタの電流通
路の一端に接続され、ゲートに前記負荷回路により生成
された電位が供給され、前記第２ 導電型の第３のトラン
ジスタとともに導通し、前記出力端の電圧を低レベルに
下げる第２導電型の第４のトランジスタとを具備してい
る。
【００１４】
【発明の実施の態様】以下、この発明の実施の態様につ
いて図面を参照して説明する。図１は、この発明に係わ
る定電圧発生回路の原理を示すものである。この回路は
デプレション型トランジスタを使用せずに構成されてい
る。すなわち、カレントミラー回路ＣＭを構成するＰＭ
ＯＳトランジスタＰ１，Ｐ２の各ソースは電源Ｖddに接
続されている。これらＰＭＯＳトランジスタＰ１，Ｐ２
のベースは共通接続されるとともに、ＰＭＯＳトランジ
スタＰ１のドレインに接続されている。ＰＭＯＳトラン
ジスタＰ１，Ｐ２の各ドレインは、ＮＭＯＳトランジス
タＮ１，Ｎ２の各ドレインに接続され、ＮＭＯＳトラン
ジスタＮ１，Ｎ２のゲートは共通接続されるとともに、
ＰＭＯＳトランジスタＰ２のドレインに接続されてい
る。前記ＮＭＯＳトランジスタＮ１のソースは接地さ
れ、ＮＭＯＳトランジスタＮ２のソースはＮＭＯＳトラ
ンジスタＮ３のゲート及びドレインに接続されている。
このＮＭＯＳトランジスタＮ３のソースは接地されてい
る。前記ＰＭＯＳトランジスタＰ２のドレインとＮＭＯ
ＳトランジスタＮ２のゲート及びドレインが接続された
ノードｎ０よりバイアス電圧Ｖbiasとしての電圧Ｖｏが
出力される。前記ＮＭＯＳトランジスタＮ１は定電流源
ＣＳを構成し、ＮＭＯＳトランジスタＮ２，Ｎ３は負荷
回路ＬＣを構成している。
いて図面を参照して説明する。図１は、この発明に係わ
る定電圧発生回路の原理を示すものである。この回路は
デプレション型トランジスタを使用せずに構成されてい
る。すなわち、カレントミラー回路ＣＭを構成するＰＭ
ＯＳトランジスタＰ１，Ｐ２の各ソースは電源Ｖddに接
続されている。これらＰＭＯＳトランジスタＰ１，Ｐ２
のベースは共通接続されるとともに、ＰＭＯＳトランジ
スタＰ１のドレインに接続されている。ＰＭＯＳトラン
ジスタＰ１，Ｐ２の各ドレインは、ＮＭＯＳトランジス
タＮ１，Ｎ２の各ドレインに接続され、ＮＭＯＳトラン
ジスタＮ１，Ｎ２のゲートは共通接続されるとともに、
ＰＭＯＳトランジスタＰ２のドレインに接続されてい
る。前記ＮＭＯＳトランジスタＮ１のソースは接地さ
れ、ＮＭＯＳトランジスタＮ２のソースはＮＭＯＳトラ
ンジスタＮ３のゲート及びドレインに接続されている。
このＮＭＯＳトランジスタＮ３のソースは接地されてい
る。前記ＰＭＯＳトランジスタＰ２のドレインとＮＭＯ
ＳトランジスタＮ２のゲート及びドレインが接続された
ノードｎ０よりバイアス電圧Ｖbiasとしての電圧Ｖｏが
出力される。前記ＮＭＯＳトランジスタＮ１は定電流源
ＣＳを構成し、ＮＭＯＳトランジスタＮ２，Ｎ３は負荷
回路ＬＣを構成している。
【００１５】上記構成において、ＰＭＯＳトランジスタ
Ｐ１，Ｐ２は前記ＮＭＯＳトランジスタＮ１に流れる電
流Ｉ１、及びＮＭＯＳトランジスタＮ２，Ｎ３に流れる
電流Ｉ２を制御する。ＰＭＯＳトランジスタＰ１，Ｐ２
の相互コンダンクタンスｇｍの比が１：２である場合、
前記電流Ｉ１，Ｉ２の比もＩ１：Ｉ２＝１：２となる。
出力電圧ＶｏはＮＭＯＳトランジスタＮ２，Ｎ３の負荷
特性と電流Ｉ２とにより決定される。出力電圧Ｖｏを正
確に制御するためには、電流Ｉ１の制御が重要となる。
Ｐ１，Ｐ２は前記ＮＭＯＳトランジスタＮ１に流れる電
流Ｉ１、及びＮＭＯＳトランジスタＮ２，Ｎ３に流れる
電流Ｉ２を制御する。ＰＭＯＳトランジスタＰ１，Ｐ２
の相互コンダンクタンスｇｍの比が１：２である場合、
前記電流Ｉ１，Ｉ２の比もＩ１：Ｉ２＝１：２となる。
出力電圧ＶｏはＮＭＯＳトランジスタＮ２，Ｎ３の負荷
特性と電流Ｉ２とにより決定される。出力電圧Ｖｏを正
確に制御するためには、電流Ｉ１の制御が重要となる。
【００１６】図２は、図１に示す回路において、ＰＭＯ
ＳトランジスタＰ１，Ｐ２の相互コンダンクタンスｇｍ
の比を１：１に設定した場合における各トランジスタの
負荷特性を示している。出力電圧ＶｏはＰＭＯＳトラン
ジスタＰ２に流れる電流量Ｉ２と直列接続されたＮＭＯ
ＳトランジスタＮ２，Ｎ３の負荷特性によって定まる
が、設計上負荷特性の傾きは極力無限大となるように
し、出力電圧Ｖｏをほぼ２Ｖtnとする。このとき、ノー
ドｎ０の電圧Ｖｏはほぼ２Ｖtn、ノードｎ１の電圧Ｖn1
はほぼＶtnである。これらの電圧はカレントミラー回路
が動作している際、一定である。したがって、ノードｎ
０又はノードｎ１の電圧をＮＭＯＳトランジスタＮ１の
ゲートに供給することにより、ＮＭＯＳトランジスタＮ
１により定電流源を構成できる。この回路ではノードｎ
０の電圧を使用している。また、この回路の動作範囲は
ＰＭＯＳトランジスタＰ２が五極管領域で動作すること
が条件であるため、次の式が成立する。
ＳトランジスタＰ１，Ｐ２の相互コンダンクタンスｇｍ
の比を１：１に設定した場合における各トランジスタの
負荷特性を示している。出力電圧ＶｏはＰＭＯＳトラン
ジスタＰ２に流れる電流量Ｉ２と直列接続されたＮＭＯ
ＳトランジスタＮ２，Ｎ３の負荷特性によって定まる
が、設計上負荷特性の傾きは極力無限大となるように
し、出力電圧Ｖｏをほぼ２Ｖtnとする。このとき、ノー
ドｎ０の電圧Ｖｏはほぼ２Ｖtn、ノードｎ１の電圧Ｖn1
はほぼＶtnである。これらの電圧はカレントミラー回路
が動作している際、一定である。したがって、ノードｎ
０又はノードｎ１の電圧をＮＭＯＳトランジスタＮ１の
ゲートに供給することにより、ＮＭＯＳトランジスタＮ
１により定電流源を構成できる。この回路ではノードｎ
０の電圧を使用している。また、この回路の動作範囲は
ＰＭＯＳトランジスタＰ２が五極管領域で動作すること
が条件であるため、次の式が成立する。
【００１７】Ｖdd−Ｖｏ≧Ｖdd−Ｖ１＋｜Ｖtp｜＞０ Ｖdd≧２Ｖtn＋２｜Ｖtp｜ （但し、ＶtpはＰＭＯＳトランジスタの閾値電圧） Ｖｏ＝２Ｖtn＋α、Ｖ１＝Ｖdd−｜Ｖtp｜ 電源電圧Ｖddが例えば３．３Ｖであり、Ｖtn＝０．６
Ｖ、｜Ｖtp｜＝０．７Ｖとすると、この回路は、電源電
圧Ｖddが２．６Ｖ程度まで動作することができ、Ｖdd≧
２．６Ｖで出力電圧Ｖｏが一定となる。
Ｖ、｜Ｖtp｜＝０．７Ｖとすると、この回路は、電源電
圧Ｖddが２．６Ｖ程度まで動作することができ、Ｖdd≧
２．６Ｖで出力電圧Ｖｏが一定となる。
【００１８】上記のように、カレントミラーを使用する
回路は定電流源を必要とする。一般に、チップ内に内部
電源を有し、しかも、この内部電源が外部電源に依存せ
ず、一定電圧を保持できる場合、この内部電源を直接Ｎ
ＭＯＳトランジスタＮ１のゲートに供給することによ
り、定電流源を作ることができる。しかし、この場合、
安定な内部電源を発生するための回路が必要となり回路
構成が複雑となる。これに対して、図１に示す回路は、
ＮＭＯＳトランジスタＮ１のゲートをノードｎ０に接続
し、ノードｎ０の電位をＮＭＯＳトランジスタのゲート
にフィードバックすることにより、簡単な構成により定
電流源ＣＳを構成できる。
回路は定電流源を必要とする。一般に、チップ内に内部
電源を有し、しかも、この内部電源が外部電源に依存せ
ず、一定電圧を保持できる場合、この内部電源を直接Ｎ
ＭＯＳトランジスタＮ１のゲートに供給することによ
り、定電流源を作ることができる。しかし、この場合、
安定な内部電源を発生するための回路が必要となり回路
構成が複雑となる。これに対して、図１に示す回路は、
ＮＭＯＳトランジスタＮ１のゲートをノードｎ０に接続
し、ノードｎ０の電位をＮＭＯＳトランジスタのゲート
にフィードバックすることにより、簡単な構成により定
電流源ＣＳを構成できる。
【００１９】図３は、この発明の第１の実施例であり、
図１と同一部分には同一符号を付す。図３において、Ｐ
ＭＯＳトランジスタＰ１，Ｐ２の各ソースと電源Ｖddの
相互間にはそれぞれＰＭＯＳトランジスタＰ３，Ｐ４が
接続されている。ＰＭＯＳトランジスタＰ４のゲートは
接地され、ＰＭＯＳトランジスタＰ３のゲートにはイン
バータ回路ＩＶを介して制御信号ＳＷが供給されてい
る。この制御信号ＳＷは、不揮発性半導体記憶装置の外
部から供給される図示せぬチップイネーブル信号に応じ
て、不揮発性半導体記憶装置の内部で生成された信号で
ある。前記ＰＭＯＳトランジスタＰ１とＮＭＯＳトラン
ジスタＮ１の接続ノードと接地間にはＮＭＯＳトランジ
スタＮ５が接続されている。このＮＭＯＳトランジスタ
Ｎ５のゲートには前記インバータ回路ＩＶを介して制御
信号ＳＷが供給されている。
図１と同一部分には同一符号を付す。図３において、Ｐ
ＭＯＳトランジスタＰ１，Ｐ２の各ソースと電源Ｖddの
相互間にはそれぞれＰＭＯＳトランジスタＰ３，Ｐ４が
接続されている。ＰＭＯＳトランジスタＰ４のゲートは
接地され、ＰＭＯＳトランジスタＰ３のゲートにはイン
バータ回路ＩＶを介して制御信号ＳＷが供給されてい
る。この制御信号ＳＷは、不揮発性半導体記憶装置の外
部から供給される図示せぬチップイネーブル信号に応じ
て、不揮発性半導体記憶装置の内部で生成された信号で
ある。前記ＰＭＯＳトランジスタＰ１とＮＭＯＳトラン
ジスタＮ１の接続ノードと接地間にはＮＭＯＳトランジ
スタＮ５が接続されている。このＮＭＯＳトランジスタ
Ｎ５のゲートには前記インバータ回路ＩＶを介して制御
信号ＳＷが供給されている。
【００２０】一方、前記ノードｎ０と接地間には、ＮＭ
ＯＳトランジスタＮ６，Ｎ７が直列接続されている。Ｎ
ＭＯＳトランジスタＮ６のゲートは前記ノードｎ１に接
続され、ＮＭＯＳトランジスタＮ７のゲートには前記制
御信号ＳＷが供給されている。ＮＭＯＳトランジスタＮ
６とＮＭＯＳトランジスタＮ７の接続ノードには、前記
ＮＭＯＳトランジスタＮ３のソースが接続されている。
ＯＳトランジスタＮ６，Ｎ７が直列接続されている。Ｎ
ＭＯＳトランジスタＮ６のゲートは前記ノードｎ１に接
続され、ＮＭＯＳトランジスタＮ７のゲートには前記制
御信号ＳＷが供給されている。ＮＭＯＳトランジスタＮ
６とＮＭＯＳトランジスタＮ７の接続ノードには、前記
ＮＭＯＳトランジスタＮ３のソースが接続されている。
【００２１】上記構成において、図４を参照して動作に
ついて説明する。図示せぬチップイネーブル信号が非活
性状態の場合、制御信号ＳＷは図４に示すようにローレ
ベルとされている。このとき、インバータ回路ＩＶの出
力信号はハイレベルであるため、ＰＭＯＳトランジスタ
Ｐ３はオフ状態、ＮＭＯＳトランジスタＮ５はオン状態
となる。このため、ＰＭＯＳトランジスタＰ２もオン状
態となる。このとき、ローレベルの制御信号ＳＷが供給
されるＮＭＯＳトランジスタＮ７はオフ状態であるた
め、ＮＭＯＳトランジスタＮ２，Ｎ３，Ｎ６はオフ状態
である。したがって、ノードｎ０の電圧、すなわち、バ
イアス電圧Ｖbiasは、常時オン状態のＰＭＯＳトランジ
スタＰ４及びオン状態のＰＭＯＳトランジスタＰ２によ
り電源電圧Ｖddとされる。
ついて説明する。図示せぬチップイネーブル信号が非活
性状態の場合、制御信号ＳＷは図４に示すようにローレ
ベルとされている。このとき、インバータ回路ＩＶの出
力信号はハイレベルであるため、ＰＭＯＳトランジスタ
Ｐ３はオフ状態、ＮＭＯＳトランジスタＮ５はオン状態
となる。このため、ＰＭＯＳトランジスタＰ２もオン状
態となる。このとき、ローレベルの制御信号ＳＷが供給
されるＮＭＯＳトランジスタＮ７はオフ状態であるた
め、ＮＭＯＳトランジスタＮ２，Ｎ３，Ｎ６はオフ状態
である。したがって、ノードｎ０の電圧、すなわち、バ
イアス電圧Ｖbiasは、常時オン状態のＰＭＯＳトランジ
スタＰ４及びオン状態のＰＭＯＳトランジスタＰ２によ
り電源電圧Ｖddとされる。
【００２２】一方、図示せぬチップイネーブル信号が活
性化された場合、制御信号ＳＷは図４に示すようにハイ
レベルとなる。すると、ＮＭＯＳトランジスタＮ７がオ
ン状態となり、ＮＭＯＳトランジスタＮ２，Ｎ３，Ｎ６
によってノードｎ０を接地電位に引く。前記ＮＭＯＳト
ランジスタＮ６はノードｎ０を瞬時に接地電位に引くた
めに設けられている。ＮＭＯＳトランジスタＮ６が無い
場合、ＮＭＯＳトランジスタＮ２，Ｎ３の抵抗により、
高速動作が不可能となる。上記動作により、バイアス電
圧Ｖbiasはチップイネーブル信号が活性化された場合、
電源電圧Ｖddから高速に低下する。
性化された場合、制御信号ＳＷは図４に示すようにハイ
レベルとなる。すると、ＮＭＯＳトランジスタＮ７がオ
ン状態となり、ＮＭＯＳトランジスタＮ２，Ｎ３，Ｎ６
によってノードｎ０を接地電位に引く。前記ＮＭＯＳト
ランジスタＮ６はノードｎ０を瞬時に接地電位に引くた
めに設けられている。ＮＭＯＳトランジスタＮ６が無い
場合、ＮＭＯＳトランジスタＮ２，Ｎ３の抵抗により、
高速動作が不可能となる。上記動作により、バイアス電
圧Ｖbiasはチップイネーブル信号が活性化された場合、
電源電圧Ｖddから高速に低下する。
【００２３】また、制御信号ＳＷがハイレベルとなる
と、インバータ回路ＩＶの出力信号はローレベルとなる
ため、ＰＭＯＳトランジスタＰ３はオン状態、ＮＭＯＳ
トランジスタＮ５はオフ状態となる。このため、ＰＭＯ
ＳトランジスタＰ１，Ｐ２はオン状態となりカレントミ
ラー回路が動作する。回路が定常状態となると、ＮＭＯ
ＳトランジスタＮ１は定電流源として動作し、バイアス
電圧Ｖbiasは１．７Ｖとなり、この電圧は電源電圧Ｖdd
に依存しない。すなわち、この定電圧発生回路はバイア
ス電圧Ｖbiasを１．７Ｖに保持する。
と、インバータ回路ＩＶの出力信号はローレベルとなる
ため、ＰＭＯＳトランジスタＰ３はオン状態、ＮＭＯＳ
トランジスタＮ５はオフ状態となる。このため、ＰＭＯ
ＳトランジスタＰ１，Ｐ２はオン状態となりカレントミ
ラー回路が動作する。回路が定常状態となると、ＮＭＯ
ＳトランジスタＮ１は定電流源として動作し、バイアス
電圧Ｖbiasは１．７Ｖとなり、この電圧は電源電圧Ｖdd
に依存しない。すなわち、この定電圧発生回路はバイア
ス電圧Ｖbiasを１．７Ｖに保持する。
【００２４】さらに、前記制御信号ＳＷが図４に示すよ
うにローレベルとなると、前述したようにＰＭＯＳトラ
ンジスタＰ３、ＮＭＯＳトランジスタＮ７はオフ状態、
ＮＭＯＳトランジスタＮ５はオン状態となり、バイアス
電圧Ｖbiasは電源電圧Ｖddとなる。
うにローレベルとなると、前述したようにＰＭＯＳトラ
ンジスタＰ３、ＮＭＯＳトランジスタＮ７はオフ状態、
ＮＭＯＳトランジスタＮ５はオン状態となり、バイアス
電圧Ｖbiasは電源電圧Ｖddとなる。
【００２５】上記第１の実施例によれば、カレントミラ
ー回路を構成するＰＭＯＳトランジスタＰ１のドレイン
にＮＭＯＳトランジスタＮ１のドレインを接続し、ＰＭ
ＯＳトランジスタＰ２のドレインに負荷としてのＮＭＯ
ＳトランジスタＮ２，Ｎ３を直列接続し、共通接続され
たＮＭＯＳトランジスタＮ１，Ｎ２のゲートをＰＭＯＳ
トランジスタＰ２のドレインに接続している。したがっ
て、ＮＭＯＳトランジスタＮ１を定電流源として使用す
ることができるため、従来のようにデプレション型トラ
ンジスタを使用する必要がない。よって、製造工程、及
びコストの増加を抑えることができる。
ー回路を構成するＰＭＯＳトランジスタＰ１のドレイン
にＮＭＯＳトランジスタＮ１のドレインを接続し、ＰＭ
ＯＳトランジスタＰ２のドレインに負荷としてのＮＭＯ
ＳトランジスタＮ２，Ｎ３を直列接続し、共通接続され
たＮＭＯＳトランジスタＮ１，Ｎ２のゲートをＰＭＯＳ
トランジスタＰ２のドレインに接続している。したがっ
て、ＮＭＯＳトランジスタＮ１を定電流源として使用す
ることができるため、従来のようにデプレション型トラ
ンジスタを使用する必要がない。よって、製造工程、及
びコストの増加を抑えることができる。
【００２６】また、バイアス電圧Ｖbiasは、チップイネ
ーブル信号が非活性の場合、電源電圧Ｖddとなり、チッ
プイネーブル信号が活性化されると、ローレベルとされ
る。したがって、従来のようにチップイネーブル信号が
非活性の場合、バイアス電圧Ｖbiasを接地電位とする場
合に比べて、バイアス電圧Ｖbiasの変化を高速化でき
る。
ーブル信号が非活性の場合、電源電圧Ｖddとなり、チッ
プイネーブル信号が活性化されると、ローレベルとされ
る。したがって、従来のようにチップイネーブル信号が
非活性の場合、バイアス電圧Ｖbiasを接地電位とする場
合に比べて、バイアス電圧Ｖbiasの変化を高速化でき
る。
【００２７】しかも、図示せぬチップイネーブル信号が
活性化され、制御信号ＳＷによりＮＭＯＳトランジスタ
Ｎ７がオン状態すると、ＮＭＯＳトランジスタＮ６によ
ってノードｎ０を接地電位に引くため、バイアス電圧Ｖ
biasを電源電圧Ｖddから高速に低下できる。
活性化され、制御信号ＳＷによりＮＭＯＳトランジスタ
Ｎ７がオン状態すると、ＮＭＯＳトランジスタＮ６によ
ってノードｎ０を接地電位に引くため、バイアス電圧Ｖ
biasを電源電圧Ｖddから高速に低下できる。
【００２８】図５は、この発明の第２の実施例を示すも
のであり、図３と同一部分には同一符号を付し、異なる
部分についてのみ説明する。ＰＭＯＳトランジスタＰ
１，Ｐ２の各ソースと電源Ｖddの相互間にはＰＭＯＳト
ランジスタＰ５が接続されている。このＰＭＯＳトラン
ジスタＰ５のゲートにはインバータ回路ＩＶを介して制
御信号ＳＷが供給されている。この回路において、ＮＭ
ＯＳトランジスタＮ５は省略され、電源Ｖddとノードｎ
０の相互間にはＰＮＭＯＳトランジスタＰ６が接続され
ている。このＰＮＭＯＳトランジスタＰ６のゲートには
前記制御信号ＳＷが供給されている。
のであり、図３と同一部分には同一符号を付し、異なる
部分についてのみ説明する。ＰＭＯＳトランジスタＰ
１，Ｐ２の各ソースと電源Ｖddの相互間にはＰＭＯＳト
ランジスタＰ５が接続されている。このＰＭＯＳトラン
ジスタＰ５のゲートにはインバータ回路ＩＶを介して制
御信号ＳＷが供給されている。この回路において、ＮＭ
ＯＳトランジスタＮ５は省略され、電源Ｖddとノードｎ
０の相互間にはＰＮＭＯＳトランジスタＰ６が接続され
ている。このＰＮＭＯＳトランジスタＰ６のゲートには
前記制御信号ＳＷが供給されている。
【００２９】上記構成において、図示せぬチップイネー
ブル信号が非活性状態の場合、制御信号ＳＷはローレベ
ルとされている。このとき、インバータ回路ＩＶの出力
信号はハイレベルであるため、ＰＭＯＳトランジスタＰ
５はオフ状態であり、カレントミラー回路は非動作状態
となっている。また、ローレベルの制御信号ＳＷが供給
されるＮＭＯＳトランジスタＮ７はオフ状態であるた
め、ＮＭＯＳトランジスタＮ２，Ｎ３，Ｎ６はオフ状態
である。さらに、ローレベルの制御信号ＳＷが供給され
るＰＭＯＳトランジスタＰ６はオン状態である。したが
って、バイアス電圧Ｖbiasは、ＰＭＯＳトランジスタＰ
６により電源電圧Ｖddとされる。
ブル信号が非活性状態の場合、制御信号ＳＷはローレベ
ルとされている。このとき、インバータ回路ＩＶの出力
信号はハイレベルであるため、ＰＭＯＳトランジスタＰ
５はオフ状態であり、カレントミラー回路は非動作状態
となっている。また、ローレベルの制御信号ＳＷが供給
されるＮＭＯＳトランジスタＮ７はオフ状態であるた
め、ＮＭＯＳトランジスタＮ２，Ｎ３，Ｎ６はオフ状態
である。さらに、ローレベルの制御信号ＳＷが供給され
るＰＭＯＳトランジスタＰ６はオン状態である。したが
って、バイアス電圧Ｖbiasは、ＰＭＯＳトランジスタＰ
６により電源電圧Ｖddとされる。
【００３０】一方、図示せぬチップイネーブル信号が活
性化された場合、制御信号ＳＷはハイレベルとなる。す
ると、ＰＭＯＳトランジスタＰ６がオフ状態となるとと
もに、ＮＭＯＳトランジスタＮ７がオン状態となり、前
述したように、ＮＭＯＳトランジスタＮ２，Ｎ３，Ｎ６
によってノードｎ０を接地電位に引く。上記動作によ
り、バイアス電圧Ｖbiasは電源電圧Ｖddから低下する。
性化された場合、制御信号ＳＷはハイレベルとなる。す
ると、ＰＭＯＳトランジスタＰ６がオフ状態となるとと
もに、ＮＭＯＳトランジスタＮ７がオン状態となり、前
述したように、ＮＭＯＳトランジスタＮ２，Ｎ３，Ｎ６
によってノードｎ０を接地電位に引く。上記動作によ
り、バイアス電圧Ｖbiasは電源電圧Ｖddから低下する。
【００３１】また、制御信号ＳＷがハイレベルとなる
と、インバータ回路ＩＶの出力信号はローレベルとなる
ため、ＰＭＯＳトランジスタＰ５がオン状態となり、Ｐ
ＭＯＳトランジスタＰ１，Ｐ２からなるカレントミラー
回路が動作する。回路が定常状態となると、この定電圧
発生回路は、前述したように、バイアス電圧Ｖbiasを
１．７Ｖに保持する。
と、インバータ回路ＩＶの出力信号はローレベルとなる
ため、ＰＭＯＳトランジスタＰ５がオン状態となり、Ｐ
ＭＯＳトランジスタＰ１，Ｐ２からなるカレントミラー
回路が動作する。回路が定常状態となると、この定電圧
発生回路は、前述したように、バイアス電圧Ｖbiasを
１．７Ｖに保持する。
【００３２】図６は、この発明の第３の実施例を示すも
のであり、図５と同一部分には同一符号を付す。図６に
おいて、図５と異なるのはＮＭＯＳトランジスタＮ１の
接続位置である。図５において、ＮＭＯＳトランジスタ
Ｎ１のゲートはＮＭＯＳトランジスタＮ２のゲート及び
ドレインに接続した。これに対して、図６ではＮＭＯＳ
トランジスタＮ１のゲートはＮＭＯＳトランジスタＮ３
のゲート及びドレインに接続されている。図６に示す回
路の動作は図５と同様であり、定常状態におけるバイア
ス電圧Ｖbiasは、図５の場合と同様にほぼ１．７Ｖとな
る。
のであり、図５と同一部分には同一符号を付す。図６に
おいて、図５と異なるのはＮＭＯＳトランジスタＮ１の
接続位置である。図５において、ＮＭＯＳトランジスタ
Ｎ１のゲートはＮＭＯＳトランジスタＮ２のゲート及び
ドレインに接続した。これに対して、図６ではＮＭＯＳ
トランジスタＮ１のゲートはＮＭＯＳトランジスタＮ３
のゲート及びドレインに接続されている。図６に示す回
路の動作は図５と同様であり、定常状態におけるバイア
ス電圧Ｖbiasは、図５の場合と同様にほぼ１．７Ｖとな
る。
【００３３】図７は、この発明の第４の実施例を示すも
のであり、図３と同一部分には同一符号を付す。図７に
おいて、図３と異なるのはＮＭＯＳトランジスタＮ１の
接続位置である。図７では図６と同様に、ＮＭＯＳトラ
ンジスタＮ１のゲートをＮＭＯＳトランジスタＮ３のゲ
ート及びドレインに接続している。図７に示す回路の動
作は図３と同様であり、定常状態におけるバイアス電圧
Ｖbiasは、図３の場合と同様にほぼ１．７Ｖとなる。
のであり、図３と同一部分には同一符号を付す。図７に
おいて、図３と異なるのはＮＭＯＳトランジスタＮ１の
接続位置である。図７では図６と同様に、ＮＭＯＳトラ
ンジスタＮ１のゲートをＮＭＯＳトランジスタＮ３のゲ
ート及びドレインに接続している。図７に示す回路の動
作は図３と同様であり、定常状態におけるバイアス電圧
Ｖbiasは、図３の場合と同様にほぼ１．７Ｖとなる。
【００３４】上記第２乃至第４の実施例によっても第１
の実施例と同様の効果を得ることができる。図８は、こ
の発明が適用される不揮発性半導体記憶装置の一例を示
すものである。メモリセルアレイ１１には、例えばＥ2
ＰＲＯＭからなる図示せぬメモリセルがマトリクス状に
配置されている。このメモリセルアレイ１１には、アド
レス信号Ａddに応じて１つのメモリセルを選択するため
のロウデコーダ１２、カラムデコーダ１３が接続され、
これらロウデコーダ１２、カラムデコーダ１３にはロウ
プリデコーダ１４、カラムプリデコーダ１５が接続され
ている。前記カラムデコーダ１３とセンスアンプ回路１
６との相互間にはカラムデコーダ１３とセンスアンプ回
路１６とを接続するトランジスタ１７，１８が接続さ
れ、これらトランジスタ１７，１８のゲートは定電圧発
生回路１９の出力端に接続されている。この定電圧発生
回路１９は、前述した第１乃至第４の実施例に示す回路
のいずれかが適用されるものであり、制御信号ＳＷに応
じて所定のバイアス電圧Ｖbiasを生成する。前記センス
アンプ回路１６は前記メモリセルアレイ１１から読出さ
れたデータを検出する図示せぬセンスアンプ、及びメモ
リセルにデータを書き込む図示せぬ書き込み回路を含ん
でいる。このセンスアンプ回路１６には入出力回路２０
が接続され、この入出力回路２０を介してセンスアンプ
回路１６によって検出されたデータが出力されるととも
に、入力された書き込みデータがセンスアンプ回路１６
に供給される。
の実施例と同様の効果を得ることができる。図８は、こ
の発明が適用される不揮発性半導体記憶装置の一例を示
すものである。メモリセルアレイ１１には、例えばＥ2
ＰＲＯＭからなる図示せぬメモリセルがマトリクス状に
配置されている。このメモリセルアレイ１１には、アド
レス信号Ａddに応じて１つのメモリセルを選択するため
のロウデコーダ１２、カラムデコーダ１３が接続され、
これらロウデコーダ１２、カラムデコーダ１３にはロウ
プリデコーダ１４、カラムプリデコーダ１５が接続され
ている。前記カラムデコーダ１３とセンスアンプ回路１
６との相互間にはカラムデコーダ１３とセンスアンプ回
路１６とを接続するトランジスタ１７，１８が接続さ
れ、これらトランジスタ１７，１８のゲートは定電圧発
生回路１９の出力端に接続されている。この定電圧発生
回路１９は、前述した第１乃至第４の実施例に示す回路
のいずれかが適用されるものであり、制御信号ＳＷに応
じて所定のバイアス電圧Ｖbiasを生成する。前記センス
アンプ回路１６は前記メモリセルアレイ１１から読出さ
れたデータを検出する図示せぬセンスアンプ、及びメモ
リセルにデータを書き込む図示せぬ書き込み回路を含ん
でいる。このセンスアンプ回路１６には入出力回路２０
が接続され、この入出力回路２０を介してセンスアンプ
回路１６によって検出されたデータが出力されるととも
に、入力された書き込みデータがセンスアンプ回路１６
に供給される。
【００３５】図９は、図８の要部を具体的に示すもので
あり、図８と同一部分には同一符号を付す。前記センス
アンプ回路１６に含まれるセンスアンプ２１の一方入力
端は、負荷回路（Ｌ）２２を介して電源Ｖddに接続さ
れ、この一方入力端と接地間には、前記トランジスタ１
７、カラム選択スイッチを構成するトランジスタ２３、
及びＥ2 ＰＲＯＭからなるメモリセル２４が直列接続さ
れている。このメモリセル２４のゲートを構成するワー
ド線には、前記ロウデコーダ１２の出力信号Ｘが供給さ
れている。前記トランジスタ２３のゲートには前記カラ
ムデコーダ１３の出力信号Ｙが供給され、前記トランジ
スタ１７のゲートには前記定電圧発生回路１９から出力
されるバイアス電圧Ｖbiasが供給されている。
あり、図８と同一部分には同一符号を付す。前記センス
アンプ回路１６に含まれるセンスアンプ２１の一方入力
端は、負荷回路（Ｌ）２２を介して電源Ｖddに接続さ
れ、この一方入力端と接地間には、前記トランジスタ１
７、カラム選択スイッチを構成するトランジスタ２３、
及びＥ2 ＰＲＯＭからなるメモリセル２４が直列接続さ
れている。このメモリセル２４のゲートを構成するワー
ド線には、前記ロウデコーダ１２の出力信号Ｘが供給さ
れている。前記トランジスタ２３のゲートには前記カラ
ムデコーダ１３の出力信号Ｙが供給され、前記トランジ
スタ１７のゲートには前記定電圧発生回路１９から出力
されるバイアス電圧Ｖbiasが供給されている。
【００３６】一方、前記センスアンプ２１の他方入力端
は負荷回路（Ｌ）２５を介して電源Ｖddに接続され、こ
の他方入力端と接地間には、前記トランジスタ１８、ダ
ミーカラム選択スイッチを構成するトランジスタ２５、
及びダミーセルとしての定電流源２６が接続されてい
る。前記トランジスタ２５のゲートにはダミー信号Ｙ´
が供給され、前記トランジスタ１８には前記定電圧発生
回路１９から出力されるバイアス電圧Ｖbiasが供給され
ている。
は負荷回路（Ｌ）２５を介して電源Ｖddに接続され、こ
の他方入力端と接地間には、前記トランジスタ１８、ダ
ミーカラム選択スイッチを構成するトランジスタ２５、
及びダミーセルとしての定電流源２６が接続されてい
る。前記トランジスタ２５のゲートにはダミー信号Ｙ´
が供給され、前記トランジスタ１８には前記定電圧発生
回路１９から出力されるバイアス電圧Ｖbiasが供給され
ている。
【００３７】上記構成において、図示せぬチップイネー
ブル信号が非活性状態の場合、制御信号ＳＷはローレベ
ルとされ、定電圧発生回路１９から出力されるバイアス
電圧Ｖbiasは前述したように電源電圧Ｖddとなってい
る。したがって、トランジスタ１７，１８はオン状態で
あり、トランジスタ１７とトランジスタ２３の間の配線
ｌ１、及びトランジスタ１８とトランジスタ２５の間の
配線ｌ２は負荷２２、２５を介して充電される。
ブル信号が非活性状態の場合、制御信号ＳＷはローレベ
ルとされ、定電圧発生回路１９から出力されるバイアス
電圧Ｖbiasは前述したように電源電圧Ｖddとなってい
る。したがって、トランジスタ１７，１８はオン状態で
あり、トランジスタ１７とトランジスタ２３の間の配線
ｌ１、及びトランジスタ１８とトランジスタ２５の間の
配線ｌ２は負荷２２、２５を介して充電される。
【００３８】この状態において、例えばメモリセルに記
憶されたデータを読み出すため、チップイネーブル信号
が活性化されると、ロウデコーダ１２、及びカラムデコ
ーダ１３の出力信号に応じてトランジスタ２３，２５が
導通されるとともに、メモリセル２４が選択される。配
線ｌ１，ｌ２は既にチャージされているため、メモリセ
ル２４に記憶されたデータは、メモリセル２４が選択さ
れると直ちに読み出され、センスアンプ２１によって検
知、増幅される。したがって、高速にデータを読み出す
ことができる。
憶されたデータを読み出すため、チップイネーブル信号
が活性化されると、ロウデコーダ１２、及びカラムデコ
ーダ１３の出力信号に応じてトランジスタ２３，２５が
導通されるとともに、メモリセル２４が選択される。配
線ｌ１，ｌ２は既にチャージされているため、メモリセ
ル２４に記憶されたデータは、メモリセル２４が選択さ
れると直ちに読み出され、センスアンプ２１によって検
知、増幅される。したがって、高速にデータを読み出す
ことができる。
【００３９】上記構成によれば、チップイネーブル信号
が非活性状態の場合、トランジスタ１７、１８は定電圧
発生回路１９から出力される電源電圧Ｖddとされたバイ
アス電圧Ｖbiasによってオン状態とされ、配線ｌ１，ｌ
２をプリチャージしている。したがって、浮遊ゲートに
電子が注入されたメモリセルからデータを読み出す場
合、従来に比べてビット線を高速に充電できるため、読
み出し速度を高速化できる。また、ビット線は充電に要
する時間に比べて、放電に要する時間の方が短い。した
がって、浮遊ゲートから電子が放出されたメモリセルか
らデータを読み出す場合も、読みだし速度を高速化でき
る。
が非活性状態の場合、トランジスタ１７、１８は定電圧
発生回路１９から出力される電源電圧Ｖddとされたバイ
アス電圧Ｖbiasによってオン状態とされ、配線ｌ１，ｌ
２をプリチャージしている。したがって、浮遊ゲートに
電子が注入されたメモリセルからデータを読み出す場
合、従来に比べてビット線を高速に充電できるため、読
み出し速度を高速化できる。また、ビット線は充電に要
する時間に比べて、放電に要する時間の方が短い。した
がって、浮遊ゲートから電子が放出されたメモリセルか
らデータを読み出す場合も、読みだし速度を高速化でき
る。
【００４０】例えば配線の容量Ｃを時間ΔＴでバイアス
電圧Ｖbiasにチャージするための電流量Ｉbiasは、 Ｉbias＝Ｃ（Ｖdd−Ｖbias）／ΔＴ である。一方、配線の容量Ｃを接地電位からチャージす
るための電流量Ｉ´biasは、 Ｉ´bias＝Ｃ・Ｖbias／ΔＴ である。同じ時間ΔＴで出力を立ち上げようとした場
合、両回路に必要な電流量Ｉbias、Ｉ´biasの差ΔＩbi
asは、 ΔＩbias＝Ｉ´bias−Ｉbias =C(Vdd−２Ｖbias） となる。したがって、Ｖbias＝Ｖdd／２のとき、ΔＩbi
as＝０となり、必要な電流量は等しくなる。ところが、
通常ＮＭＯＳトランジスタの相互コンダクタンスｇｍは
ＰＭＯＳトランジスタのそれのほぼ２倍である。このた
め、同じ電流量であれば、回路の面積はＮＭＯＳトラン
ジスタでディスチャージするほうが占有面積を小さくで
きる。
電圧Ｖbiasにチャージするための電流量Ｉbiasは、 Ｉbias＝Ｃ（Ｖdd−Ｖbias）／ΔＴ である。一方、配線の容量Ｃを接地電位からチャージす
るための電流量Ｉ´biasは、 Ｉ´bias＝Ｃ・Ｖbias／ΔＴ である。同じ時間ΔＴで出力を立ち上げようとした場
合、両回路に必要な電流量Ｉbias、Ｉ´biasの差ΔＩbi
asは、 ΔＩbias＝Ｉ´bias−Ｉbias =C(Vdd−２Ｖbias） となる。したがって、Ｖbias＝Ｖdd／２のとき、ΔＩbi
as＝０となり、必要な電流量は等しくなる。ところが、
通常ＮＭＯＳトランジスタの相互コンダクタンスｇｍは
ＰＭＯＳトランジスタのそれのほぼ２倍である。このた
め、同じ電流量であれば、回路の面積はＮＭＯＳトラン
ジスタでディスチャージするほうが占有面積を小さくで
きる。
【００４１】図１０は、図９の変形例を示すものであ
り、図９と同一部分には同一符号を付し、異なる部分に
ついてのみ説明する。図１０において、電源Ｖddと配線
ｌ１の相互間にはＮＭＯＳトランジスタ２７が接続さ
れ、このＮＭＯＳトランジスタ２７のゲートには前記バ
イアス電圧Ｖbiasが供給されている。また、電源Ｖddと
配線ｌ２の相互間にはＮＭＯＳトランジスタ２８が接続
され、このＮＭＯＳトランジスタ２８のゲートには前記
バイアス電圧Ｖbiasが供給されている。さらに、前記ビ
ット線ＢＬとダミービット線ＤＢＬの相互間にはＮＭＯ
Ｓトランジスタ２９が接続され、このＮＭＯＳトランジ
スタ２９のゲートにはビット線のイコライズ信号ＥＱが
供給されている。このイコライズ信号ＥＱはチップイネ
ーブル信号／ＣＥに応じて発生される。
り、図９と同一部分には同一符号を付し、異なる部分に
ついてのみ説明する。図１０において、電源Ｖddと配線
ｌ１の相互間にはＮＭＯＳトランジスタ２７が接続さ
れ、このＮＭＯＳトランジスタ２７のゲートには前記バ
イアス電圧Ｖbiasが供給されている。また、電源Ｖddと
配線ｌ２の相互間にはＮＭＯＳトランジスタ２８が接続
され、このＮＭＯＳトランジスタ２８のゲートには前記
バイアス電圧Ｖbiasが供給されている。さらに、前記ビ
ット線ＢＬとダミービット線ＤＢＬの相互間にはＮＭＯ
Ｓトランジスタ２９が接続され、このＮＭＯＳトランジ
スタ２９のゲートにはビット線のイコライズ信号ＥＱが
供給されている。このイコライズ信号ＥＱはチップイネ
ーブル信号／ＣＥに応じて発生される。
【００４２】上記構成において、図１１を参照して動作
について説明する。チップイネーブル信号／ＣＥが活性
化され、バイアス電圧Ｖbiasが電源電圧Ｖddから低下す
る際、トランジスタ２３の導通に伴って配線ｌ１の電荷
がビット線ＢＬに供給されるため、ビット線ＢＬの電圧
は大きく変化する。図１１に示すように、ビット線ＢＬ
の電圧がオーバーシュートにより所定電圧より上昇した
場合、選択されているメモリセルのドレイン電圧も高く
なるため、ソフトライト現象が発生する原因となる。
について説明する。チップイネーブル信号／ＣＥが活性
化され、バイアス電圧Ｖbiasが電源電圧Ｖddから低下す
る際、トランジスタ２３の導通に伴って配線ｌ１の電荷
がビット線ＢＬに供給されるため、ビット線ＢＬの電圧
は大きく変化する。図１１に示すように、ビット線ＢＬ
の電圧がオーバーシュートにより所定電圧より上昇した
場合、選択されているメモリセルのドレイン電圧も高く
なるため、ソフトライト現象が発生する原因となる。
【００４３】そこで、図１１に示すように、チップイネ
ーブル信号／ＣＥが活性化されてから所定時間イコライ
ズ信号ＥＱを発生させ、ＮＭＯＳトランジスタ２９によ
ってビット線ＢＬの電位をイコライズしている。したが
って、ビット線ＢＬの電位の上昇を抑え、メモリセルの
ドレイン電圧が必要以上に上昇することを防止できるた
め、ソフトライト現象を防止でき、不揮発性半導体記憶
装置の信頼性を向上できる。尚、この発明は、上記実施
例に限定されるものではなく、発明の要旨を変えない範
囲において種々変形実施可能なことは勿論である。
ーブル信号／ＣＥが活性化されてから所定時間イコライ
ズ信号ＥＱを発生させ、ＮＭＯＳトランジスタ２９によ
ってビット線ＢＬの電位をイコライズしている。したが
って、ビット線ＢＬの電位の上昇を抑え、メモリセルの
ドレイン電圧が必要以上に上昇することを防止できるた
め、ソフトライト現象を防止でき、不揮発性半導体記憶
装置の信頼性を向上できる。尚、この発明は、上記実施
例に限定されるものではなく、発明の要旨を変えない範
囲において種々変形実施可能なことは勿論である。
【００４４】
【発明の効果】以上、詳述したようにこの発明によれ
ば、チップサイズの大型化、及びコストの増大を抑え得
るとともに、アクセスの高速化を図ることが可能な不揮
発性半導体記憶装置とその定電圧発生回路を提供でき
る。
ば、チップサイズの大型化、及びコストの増大を抑え得
るとともに、アクセスの高速化を図ることが可能な不揮
発性半導体記憶装置とその定電圧発生回路を提供でき
る。
【図１】図１はこの発明の原理を示す回路図。
【図２】図２は図１に示す回路の動作を説明するために
示す特性図。
示す特性図。
【図３】図３はこの発明の第１の実施例を示す回路図。
【図４】図４は図３の動作を説明するために示す図。
【図５】図５はこの発明の第２の実施例を示す回路図。
【図６】図６はこの発明の第３の実施例を示す回路図。
【図７】図７はこの発明の第４の実施例を示す回路図。
【図８】図８はこの発明が適用される不揮発性半導体記
憶装置の一例を示す構成図。
憶装置の一例を示す構成図。
【図９】図９は図８の要部を具体的に示す回路図。
【図１０】図１０は図９の変形例を示す回路図。
【図１１】図１１は図１０の動作を説明するために示す
図。
図。
【図１２】図１２は、従来の定電圧発生回路を示す回路
図。
図。
【図１３】図１３は、図１２の動作を示す図。
１１…メモリセルアレイ、１７，１８…トランジスタ、
１９…定電圧発生回路、２１…センスアンプ、２４…メ
モリセル、Ｖbias…バイアス電圧、ｌ１，ｌ２…配線、
ＢＬ…ビット線、ＣＭ…カレントミラー回路、ＬＣ…負
荷回路、ＣＳ…定電流源。
１９…定電圧発生回路、２１…センスアンプ、２４…メ
モリセル、Ｖbias…バイアス電圧、ｌ１，ｌ２…配線、
ＢＬ…ビット線、ＣＭ…カレントミラー回路、ＬＣ…負
荷回路、ＣＳ…定電流源。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−34794（ＪＰ，Ａ) 特開 平２−244488（ＪＰ，Ａ) 特開 昭64−35793（ＪＰ，Ａ) 特開 平４−64995（ＪＰ，Ａ) 特開 平５−28781（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 11/34 H03K 19/00
Claims (8)
- 【請求項１】 電流通路の一端が第１の電源に接続さ
れ、ゲートに制御信号が供給された第１導電型の第１の
トランジスタと、 電流通路の一端が前記第１の電源に接続され、ゲートが
第２の電源に接続された第１導電型の第２のトランジス
タと、 第１導電型の第３、第４のトランジスタを有し、これら
第３、第４のトランジスタの電流通路の各一端が前記第
１導電型の第１、第２のトランジスタの電流通路の各他
端に接続され、各ゲートが前記第３のトランジスタの電
流通路の他端に共通接続されたカレントミラー回路と、 電流通路の一端が出力端としての前記第１導電型の第４
のトランジスタの電流通路の他端に接続された負荷回路
と、 電流通路が前記第１導電型の第３のトランジスタの電流
通路の他端と第２の電源の相互間に接続され、ゲートが
前記第１導電型の第４のトランジスタの電流通路の他端
と前記負荷回路との接続点に接続され、定電流源を構成
する第２導電型の第１のトランジスタと、 電流通路が前記第１導電型の第３のトランジスタの電流
通路の他端と第２の電源の相互間に接続され、ゲートに
前記制御信号が供給された第２導電型の第２のトランジ
スタと、 電流通路の一端が前記負荷回路の電流通路の他端に接続
され、電流通路の他端が前記第２の電源に接続され、ゲ
ートに前記制御信号と論理が反転された制御信号が供給
される第２導電型の第３のトランジスタと、 電流通路の一端が前記出力端に接続され、電流通路の他
端が前記第２導電型の第３のトランジスタの電流通路の
一端に接続され、ゲートに前記負荷回路により生成され
た電位が供給され、前記第２導電型の第３のトランジス
タとともに導通し、前記出力端の電圧を低レベルに下げ
る第２導電型の第４のトランジスタとを具備することを
特徴とする定電圧発生回路。 - 【請求項２】 前記負荷回路は、各ゲートと電流通路の
一端が接続され、前記出力端と前記第２導電型の第３の
トランジスタの電流通路の一端との相互間に直列接続さ
れた第２導電型の第５、第６のトランジスタによって構
成されることを特徴とする請求項１記載の定電圧発生回
路。 - 【請求項３】 電流通路の一端が第１の電源に接続さ
れ、ゲートに制御信号が供給された第１導電型の第１の
トランジスタと、 電流通路の一端が前記第１の電源に接続され、ゲートが
第２の電源に接続された第１導電型の第２のトランジス
タと、 第１導電型の第３、第４のトランジスタを有し、これら
第３、第４のトランジスタの電流通路の各一端が前記第
１導電型の第１、第２のトランジスタの電流通路の各他
端に接続され、各ゲートが前記第３のトランジスタの電
流通路の他端に共通接続されたカレントミラー回路と、 電流通路の一端が出力端としての前記第１導電型の第４
のトランジスタの電流通路の他端に接続された負荷回路
と、 電流通路が前記第１導電型の第３のトランジスタの電流
通路の他端と第２の電源の相互間に接続され、定電流源
を構成する第２導電型の第１のトランジスタと、 電流通路が前記第１導電型の第３のトランジスタの電流
通路の他端と第２の電源の相互間に接続され、ゲートに
前記制御信号が供給された第２導電型の第２のトランジ
スタと、 電流通路の一端が前記負荷回路の電流通路の他端に接続
され、電流通路の他端が前記第２の電源に接続され、ゲ
ートに前記制御信号と論理が反転された制御信号が供給
される第２導電型の第３のトランジスタと、 電流通路の一端が前記出力端に接続され、電流通路の他
端が前記第２導電型の第３のトランジスタの電流通路の
一端に接続され、ゲートに前記負荷回路により生成され
た電位が供給され、前記第２導電型の第３のトランジス
タとともに導通し、前記出力端の電圧を低レベルに下げ
る第２導電型の第４のトランジスタとを具備し、 前記負荷回路は、各ゲートと電流通路の一端が接続さ
れ、前記出力端と前記第２導電型の第３のトランジスタ
の電流通路の一端との相互間に直列接続された第２導電
型の第５、第６のトランジスタによって構成され、 前記第２導電型の第１のトランジスタのゲート、及び第
２導電型の第４のトランジスタのゲートは、前記第２導
電型の第５、第６のトランジスタの接続点に接続される
ことを特徴とする定電圧発生回路。 - 【請求項４】 電流通路の一端が第１の電源に接続さ
れ、ゲートに制御信号が供給された第１導電型の第１の
トランジスタと、 第１導電型の第２、第３のトランジスタを有し、これら
第２、第３のトランジスタの電流通路の各一端が前記第
１導電型の第１のトランジスタの電流通路の他端に接続
され、各ゲートが前記第１導電型の第２のトランジスタ
の電流通路の他端に共通接続されたカレントミラー回路
と、 電流通路の一端が出力端としての前記第１導電型の第３
のトランジスタの電流通路の他端に接続された負荷回路
と、 電流通路が前記第１導電型の第２のトランジスタの電流
通路の他端と第２の電源の相互間に接続され、ゲートが
前記第１導電型の第３のトランジスタの電流通路の他端
と前記負荷回路との接続点に接続され、定電流源を構成
する第２導電型の第１のトランジスタと、 電流通路の一端が前記第１の電源に接続され、電流通路
の他端が前記出力端に接続され、ゲートに前記制御信号
と論理が反転された制御信号が供給され、この論理が反
転された制御信号に応じて前記出力端を前記第１の電源
の電圧に設定する第１導電型の第４のトランジスタと、 電流通路の一端が前記負荷回路の電流通路の他端に接続
され、電流通路の他端が前記第２の電源に接続され、ゲ
ートに前記制御信号と論理が反転された制御信号が供給
される第２導電型の第２のトランジスタと、 電流通路の一端が前記出力端に接続され、電流通路の他
端が前記第２導電型の第２のトランジスタの電流通路の
一端に接続され、ゲートに前記負荷回路により生成され
た電位が供給され、第２導電型の第２のトランジスタと
ともに導通し、前記出力端の電圧を低レベルに下げる第
２導電型の第３のトランジスタとを具備することを特徴
とする定電圧発生回路。 - 【請求項５】 前記負荷回路は、各ゲートと電流通路の
一端が接続され、前記出力端と前記第２導電型の第２の
トランジスタの電流通路の一端との相互間に直列接続さ
れた第２導電型の第４、第５のトランジスタによって構
成されることを特徴とする請求項４記載の定電圧発生回
路。 - 【請求項６】 電流通路の一端が第１の電源に接続さ
れ、ゲートに制御信号が供給された第１導電型の第１の
トランジスタと、 第１導電型の第２、第３のトランジスタを有し、これら
第２、第３のトランジスタの電流通路の各一端が前記第
１導電型の第１のトランジスタの電流通路の他端に接続
され、各ゲートが前記第１導電型の第２のトランジスタ
の電流通路の他端に共通接続されたカレントミラー回路
と、 電流通路の一端が出力端としての前記第１導電型の第３
のトランジスタの電流通路の他端に接続された負荷回路
と、 電流通路が前記第１導電型の第２のトランジスタの電流
通路の他端と第２の電源の相互間に接続され、定電流源
を構成する第２導電型の第１のトランジスタと、 電流通路の一端が前記第１の電源に接続され、電流通路
の他端が前記出力端に接続され、ゲートに前記制御信号
と論理が反転された制御信号が供給され、この論理が反
転された制御信号に応じて前記出力端を前記第１の電源
の電圧に設定する第１導電型の第４のトランジスタと、 電流通路の一端が前記負荷回路の電流通路の他端に接続
され、電流通路の他端が前記第２の電源に接続され、ゲ
ートに前記制御信号と論理が反転された制御信号が供給
される第２導電型の第２のトランジスタと、 電流通路の一端が前記出力端に接続され、電流通路の他
端が前記第２導電型の第２のトランジスタの電流通路の
一端に接続され、ゲートに前記負荷回路により生成され
た電位が供給され、第２導電型の第２のトランジスタと
ともに導通し、前記出力端の電圧を低レベルに下げる第
２導電型の第３のトランジスタとを具備し、 前記負荷回路は、各ゲートと電流通路の一端が接続さ
れ、前記出力端と前記第２導電型の第２のトランジスタ
の電流通路の一端との相互間に直列接続された第２導電
型の第４、第５のトランジスタによって構成され、 前記第２導電型の第１のトランジスタのゲート、及び第
２導電型の第３のトランジスタのゲートは、第２導電型
の第４、第５のトランジスタの接続点に接続されること
を特徴とする定電圧発生回路。 - 【請求項７】 複数の不揮発性のメモリセルがマトリク
ス状に配置されたメモリセルアレイと、 前記メモリセルアレイのビット線に接続され、メモリセ
ルを選択するカラムデコーダと、 選択された前記メモリセルから読み出されたデータを、
ダミーセルから読み出されたデータに基づき増幅する増
幅回路と、 前記増幅回路と前記カラムデコーダとの相互間に設けら
れたトランジスタと、 制御信号が非活性状態の場合、電源電圧を前記トランジ
スタのゲートに供給し、このトランジスタを導通させて
このトランジスタと前記カラムデコーダとの間の配線を
充電させ、前記制御信号が活性状態の場合、前記電源電
圧より低いレベルの定電圧を出力し、前記トランジスタ
を導通状態に保持する定電圧発生回路とを具備し、 前記電圧発生回路は、 電流通路の一端が第１の電源に接続され、ゲートに制御
信号が供給された第１導電型の第１のトランジスタと、 電流通路の一端が前記第１の電源に接続され、ゲートが
第２の電源に接続された第１導電型の第２のトランジス
タと、 第１導電型の第３、第４のトランジスタを有し、これら
第３、第４のトランジスタの電流通路の各一端が前記第
１導電型の第１、第２のトランジスタの電流通路の各他
端に接続され、各ゲートが前記第３のトランジスタの電
流通路の他端に共通接続されたカレントミラー回路と、 電流通路の一端が出力端としての前記第１導電型の第４
のトランジスタの電流通路の他端に接続された負荷回路
と、 電流通路が前記第１導電型の第３のトランジスタの電流
通路の他端と第２の電源の相互間に接続され、ゲートが
前記第１導電型の第４のトランジスタの電流通路の他端
と前記負荷回路との接続点に接続され、定電流源を構成
する第２導電型の第１のトランジスタと、 電流通路が前記第１導電型の第３のトランジスタの電流
通路の他端と第２の電源の相互間に接続され、ゲートに
前記制御信号が供給された第２導電型の第２のトランジ
スタと、 電流通路の一端が前記負荷回路の電流通路の他端に接続
され、電流通路の他端が前記第２の電源に接続され、ゲ
ートに前記制御信号と論理が反転された制御信号が供給
される第２導電型の第３のトランジスタと、 電流通路の一端が前記出力端に接続され、電流通路の他
端が前記第２導電型の第３のトランジスタの電流通路の
一端に接続され、ゲートに前記負荷回路により生成され
た電位が供給され、前記第２導電型の第３のトランジス
タとともに導通し、前記出力端の電圧を低レベルに下げ
る第２導電型の第４のトランジスタとを具備することを
特徴とする不揮発性半導体記憶装置。 - 【請求項８】 前記ビット線と前記ダミーセルに接続さ
れたビット線との相互間に接続され、前記制御信号が活
性化された場合、前記両ビット線の電位をイコライズす
るイコライズ回路を具備することを特徴とする請求項７
記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23251095A JP3204881B2 (ja) | 1995-09-11 | 1995-09-11 | 不揮発性半導体記憶装置とその定電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23251095A JP3204881B2 (ja) | 1995-09-11 | 1995-09-11 | 不揮発性半導体記憶装置とその定電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982094A JPH0982094A (ja) | 1997-03-28 |
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