KR100261013B1 - 반도체 집적 회로 장치 - Google Patents

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Abstract

백 게이트 전압 발생 회로의 MOS 트랜지스터의 게이트 절연막의 신뢰성을 개선하고, 동시에 백 게이트 전압은 온 칩으로 용이하게 발생한다.
n 채널 MOS 트랜지스터의 기판 영역으로 대기 사이클 시에는 접지 전압(Vss)보다 낮은 바이어스 전압(VNBL)을 주고, 활성 사이클 시에는 이 접지 전압보다도 높은 바이어스 전압(VNBH)를 준다. 이 바이어스 전압은 내부 전원 전압(intVcc)와 바이어스 전압 VNBL의 차가 선택 워드선에 전달되는 구동 전압 VPP 레벨이고, 또한 바이어스 전압 VNBL 및 VNBH의 산술 평균은 거의 접지 전압 레벨로 된다. 메모리 셀 트랜지스터와 같은 정도의 게이트 절연막 내압 특성을 갖는 MOS 트랜지스터를 사용하여 백 게이트 전압을 발생할 수 있다.

Description

반도체 집적 회로 장치
본 발명은 반도체 집적 회로 장치에 관한 것으로서, 특히 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)를 구성 요소로서 포함하는 반도체 집적 회로 장치의 고속 동작 및 저소비 전력을 실현하기 위한 구성에 관한 것이다.
로직 및 메모리 회로를포함하는 반도체 집적 회로 장치의 고밀도화에 수반하여 소자가 미세화되고 이 소자의 내압 특성을 보증하기 위해 전원 전압을 저감하는 것이 필요하게 된다. 그렇지만, MOS 트랜지스터를 구성 요소로 하는 경우, 신호선의 구동 속도는 이 MOS 트랜지스터의 게이트 전위에 따라 변화하기 때문에(드레인 전류의 소위 2승 특성), 회로의 동작 속도가 저하한다. 이 동작 속도의 저하에 대한 대책으로서 MOS 트랜지스터의 문턱값 전압 Vth의 절대값을 작게 할 필요가 있다. Vgs-Vth를 크게 하고, 드레인 전류를 크게 한다. 여기에서 Vgs는 게이트-소오스간 전압을 나타낸다. 또한 문턱값 전압의 절대값을 작게 함으로써 MOS 트랜지스터가 도통 상태로 되고 드레인 전류를 공급하는 타이밍을 빠르게 하여 신호선의 고속 충방전을 실현한다.
일반적으로, 동작 속도를 중요시했을 때의 전원 전압 Vcc와 문턱값 전압 Vth의 관계는 어드밴스드 일렉트로닉스 시리즈 I-9, 「초LSI 메모리」, 伊藤저, 培風館 출판, 1994년 11월 5일 발행의 제352 페이지에 예를 들면 나타내어져 있는 바와 같이 다음 식으로 표현된다.
Vth = α·Vcc
여기에서, α는 정수(定數)이고, 0.1∼0.2의 값을 갖는다. 예를 들면, 전원 전압 Vcc를 1V로 하면, 문턱값 전압 Vth는 0.1∼0.2V로 된다.
한편, 대기시의 소비 전력을 중요시하면, 부문턱값(subthreshold) 전류를 고려할 필요가 있다. 이 부문턱값 전류는 어떤 채널 폭(W0)의 MOS 트랜지스터에 어떤 일정의 드레인 전류 I0가 흐르기 시작하는 경우의 게이트-소오스간 전압으로 정의된다. 이 부문턱값 전류는 게이트-소오스간 전압 Vgs가 0V이더라도 흐른다. 黑田 등에 의하면 n 채널 MOS 트랜지스터의 경우, 문턱값 전압을 약 0.4V로 저하시키면, 부문턱값 전류가 증가하고, 대기시 전력이 증대된다(日經 마이크로디바이스, 1995년 3월호 제58 페이지 참조).
도 27은 n 채널 MOS 트랜지스터의 문턱값 전압 Vth의 백 게이트(기판 영역)과 소오스간의 전위차 VBS에 대한 변화를 개략적으로 나타낸 도면이다. 도 27에서 곡선 T1은 백 게이트-소오스간 전위차 VBS가 0V인 때의 문턱값 전압이 0.1V인 n 채널 MOS 트랜지스터의 문턱값 전압 Vth를 나타내고, 곡선 T2는 백 게이트-소오스간 전위차 VBS가 0V인 때의 문턱값 전압이 0.28V인 n 채널 MOS 트랜지스터의 문턱값 전압 Vth를 나타낸다. 도 27에서는, 종축에 문턱값 전압 Vth를 나타내고, 횡축에 백 게이트-소오스간 전위차 VBS를 나타낸다. 또한, 이들 곡선 T1 및 T2는 후에 설명하는 기판 효과 정수 K가 0.4로서 다음 식 (1)에 따라 구해진다.
Vth=VTH0+｜K｜[(｜2⋅φF-VBS｜)1/2-(｜2⋅φF｜)1/2] …(1)
여기에서, VBS는 소오스 전위를 기준으로 하는 백 게이트 전위(백 게이트-소오스간 전압), K는 기판 효과 정수, φ F는 기판 표면 전위(potential), VTH0는 VBS=0V인 때의 문턱값 전압을 나타낸다.
이 도 27에 나타낸 특성 곡선 T1에서 명확하게 볼 수 있는 바와 같이, n 채널 MOS 트랜지스터에서 소오스 전위를 기준으로 하는 백 게이트 전위, 즉 백 게이트-소오스간 전압 VBS가 부의 방향으로 크게 되면, 문턱값 전압 Vth가 크게 된다. 예를 들면, n 채널 MOS 트랜지스터의 게이트 영역으로의 이온 주입량의 제어 등에 의해 VBS=0V인 때의 문턱값 전압 Vth0가 0.1V인 n채널 MOS 트랜지스터를 형성한 것으로 한다(특성 곡선 T1). 이 n채널 MOS 트랜지스터의 문턱값 전압 Vth를 0.4V로 하기 위해서는 이 특성 곡선 T1으로부터 백 게이트-소오스간 전압 VBS를 -1.7V로 할 필요가 있다. 이것은 역으로 말하면 n 채널 MOS 트랜지스터의 문턱값 전압은 이 백 게이트-소오스간 전압 VBS를 제어함으로써 변경할 수 있다.
도 28은 n채널 MOS 트랜지스터의 소오스를 기준으로 하는 게이트 전위 Vgs와 드레인 전류 Igs의 관계를 개략적으로 나타낸 도면이다. 도 27에서, 횡축은 소오스 전위를 기준으로 하는 게이트 전위(이하 게이트 전위라고 한다)를 나타내고, 종축은 대수 눈금에서의 드레인 전류를 나타낸다. 특성 곡선 TS1은 백 게이트-소오스간 전압 VBS가 0V인 때의 드레인 전류를 나타내고, 특성 곡선 TS2는 백 게이트-소오스간 전압 VBS가 -1.7V인 때의 드레인 전류를 나타낸다. 이 도 28에 도시한 특성 곡선 TS1 및 TS2에서 거의 직선상으로 나타내어진 영역이 부문턱값 영역으로 불리운다.
이들 특성 곡선 TS1 및 TS2의 비교로부터 명백한 바와 같이, 백 게이트-소오스간 전압 VBS가 0V인 때의 부문턱값 전류(드레인 전류)는 백 게이트-소오스간 전압 VBS가 -1.7V인 때의 그것보다도 크게 되어 있다. 그렇지만, 이 백 게이트-소오스간 전압 VBS가 0V인 경우, 문턱값 전압이 0.3V 낮게 되어 있기 때문에 게이트 전압 Vgs가 낮은 것으로부터 비교적 큰 전류가 흐른다. 따라서, 활성 기간중 즉, 회로 동작시에 이 특성 곡선 TS1을 나타내고, 대기 사이클시에 특성 곡선 TS2를 나타내는 n 채널 MOS 트랜지스터를 사용하면, 동작시에는 고속으로 동작하고, 대기시에는 그 부문턱값 전류가 충분히 억제되는 n채널 MOS 트랜지스터가 실현된다.
도 29는 종래의 n채널 MOS 트랜지스터의 백 게이트 전압 절환 회로의 구성의 일례를 나타낸 도면이다. 도 29에서, 백 게이트 전압 절환 회로는 전원선(1)상의 전원 전압 Vcc와 접지선(2)상의 접지 전압 Vss를 양 동작 전원 전압으로 하여 동작하고, 입력 신호선(3)상에 주어진 활성화 신호 SNB를 반전하여 출력 신호선(4)상으로 출력하는 인버터(5)와, 이 인버터(5)로부터 출력 신호선(4)상으로 주어진 신호의 전압 레벨을 전원 전압 Vcc와 부전압 VNBL의 레벨로 변환하는 레벨 변환 회로(10)과, 이 레벨 변환 회로(10)의 출력 신호에 따라 접지 전압 Vss 및 부전압 VNBL의 한쪽을 출력하는 백 게이트 구동 회로(15)를 포함한다.
이 백 게이트 구동 회로(15)로부터의 백 게이트 전압 VNB는 신호선(16)을 거쳐 내부 회로(18)에 포함되는 n채널 MOS 트랜지스터 Q의 백 게이트(기판 영역)으로 주어진다. 활성화 신호 SNB는 내부 회로(18)의 활성/비활성을 나타내는 신호로서, H 레벨일 때에는 이 내부 회로(18)이 동작하고, 한편 신호 SNB가 L 레벨일 때에는 내부 회로(18)은 비활성 상태에 있고 대기 상태를 유지한다.
레벨 변환 회로(10)은 출력 신호선(4)상의 신호에 응답하여 도통하고 전원선(1)상의 전원 전압 Vcc를 내부 노드(11a)로 전달하는 p채널 MOS 트랜지스터(10a)와, 활성화 신호 SNB에 응답하여 도통하고 전원선(1)상의 전원 전압 Vcc를 내부 노드(11b)로 전달하는 p채널 MOS 트랜지스터(10b)와, 내부 노드(11b)상의 신호 전위에 응답하여 도통하고 내부 노드(11a)에 백 게이트 전압 공급선(14)상의 백 게이트 전압 VNBL을 전달하는 n채널 MOS 트랜지스터(10c)와, 내부 노드(11a)상의 신호 전위에 응답하여 도통하고 내부 노드(11b)에 저레벨 백 게이트 전압 VNBL을 전달하는 n채널 MOS 트랜지스터(10d)를 포함한다.
백 게이트 구동 회로(15)는 내부 노드(11a)상의 신호 전위에 응답하여 도통하고 고레벨 백 게이트 전압 공급선(17)상의 전압 Vss를 출력 신호선(16)에 전달하는 n채널 MOS 트랜지스터(15a)와, 내부 노드(11b)상의 신호 전위에 응답하여 도통하고 출력 신호선(16)에 저레벨 백 게이트 전압 VNBL을 전달하는 n채널 MOS 트랜지스터(15b)를 포함한다. 고레벨 백 게이트 전압 공급선(17)은 고레벨의 백 게이트 전압, 즉 접지 전압 Vss를 전달하고, 접지선과 등가이다. 접지 전압 Vss는 0V이고, 저레벨 백 게이트 전압 VNBL은 예를 들면 -1.71V이다. 여기에서, 「백 게이트 전압」은 접지 전압을 기준으로 하여 측정한 전압을 나타낸다. 다음에, 이 도 29에 나타낸 백 게이트 전압 절환 회로의 동작에 대해서 간단히 설명한다.
내부 회로(18)이 비활성 상태이고, 대기 상태일 때에는 활성화 신호 SNB가 L 레벨이고, 인버터(5)로부터 출력 신호선(4)로 출력되는 신호는 전원 전압 Vcc 레벨인 H 레벨로 된다. 이 상태에서는 p채널 MOS 트랜지스터(10a)가 비토통 상태, p채널 MOS 트랜지스터(10b)가 도통 상태로 되고, 내부 노드(11b)가 p채널 MOS 트랜지스터(10b)에 의해 충전된다. 이 내부 노드(11b)의 전위 상승에 따라서 n채널 MOS 트랜지스터(10c)가 도통하고, 내부 노드(11a)의 전위 레벨을 부의 백 게이트 전압 VNBL 레벨로 저하시킨다. 이 내부 노드(11a)의 전위 저하에 수반하여 n채널 MOS 트랜지스터(10d)가 비도통 상태로 이행한다. 이에 의해 내부 노드(11b)는 p채널 MOS 트랜지스터(10b)에 의해 전원 전압 Vcc 레벨에까지 충전되고, 한편 내부 노드(11a)는 부의 백 게이트 전압 VNBL 레벨에까지 방전된다.
이 부의 백 게이트 전압 VNBL은 접지 전압 Vss보다도 낮은 전압 레벨이고, n채널 MOS 트랜지스터(15a)가 비도통 상태로 되며, 한편 전원 전압 Vcc를 게이트에서 받는 n채널 MOS 트랜지스터(15b)가 도통하고 내부 회로(18)에 포함되는 n채널 MOS 트랜지스터 Q의 백 게이트에 백 게이트 전압 VNB로서 저레벨의 부의 백 게이트 전압 VNBL기 전달된다. 따라서, 이 내부 회로(18)의 대기상태시에는 n채널 MOS 트랜지스터 Q의 문턱값 전압이 높게 되고, 부문턱값 전류가 억제된다.
한편, 이 내부 회로(18)이 동작하는 활성 사이클에서는 활성화 신호 SNB가 H 레벨로 되고, 인버터(5)로부터 출력 신호선(4)상으로 출력되는 신호는 접지 전압 Vss 레벨로 된다. 이에 의해, p채널 MOS 트랜지스터(10a)가 도통하고, p채널 MOS 트랜지스터(10b)가 비도통 상태로 된다. 이 상태에서는, 앞서의 대기 사이클시와는 역으로 n채널 MOS 트랜지스터(10c)가 비도통 상태, n채널 MOS 트랜지스터(10d)가 도통 상태로 되고, 내부 노드(11a)의 전압 레벨이 전원 전압 Vcc 레벨, 내부 노드(11b)의 전압 레벨이 부의 백 게이트 전압 VNBL 레벨로 된다. 따라서, n채널 MOS 트랜지스터(15b)가 비도통 상태, n채널 MOS 트랜지스터(15a)가 도통 상태로 되고, 백 게이트 전압 VNB로서 접지 전압 Vss가 주어진다. 이에 의해, 내부 회로(18)의 n채널 MOS 트랜지스터 Q의 문턱값 전압이 낮게 되고, n채널 MOS 트랜지스터 Q가 고속으로 스위칭 동작을 한다.
내부 회로(18)에 포함되는 p채널 MOS 트랜지스터의 백 게이트 전압에 대해서도 이 n채널 MOS 트랜지스터 Q에 대한 백 게이트 전압 VNB를 전원 전압 Vcc 및 이보다 높은 전압으로 함으로써 마찬가지의 효과가 얻어진다. p채널 MOS 트랜지스터의 문턱값 전압과 백 게이트-소오스간 전압의 관계는 도 27에 도시한 특성 곡선에서 백 게이트-소오스간 전압 VBS의 부호를 반전시키면 되고, 또한 도 28에 나타낸 게이트 전압 Vgs의 부호를 반전시킴으로써 p채널 MOS 트랜지스터의 부문턱값 전류 특성이 얻어진다.
상술한 바와 같이, 동작 사이클에 맞추어 구성 요소인 MOS 트랜지스터의 백 게이트 전압을 절환함으로써 활성 사이클에서의 고속 동작 및 대기 사이클에서의 저소비 전력을 실현할 수 있다. 그렇지만, 이 백 게이트 전압을 절환하기 위해서 레벨 변환 회로(10)이 사용되고 있지만, 이 레벨 변환 회로(10)은 전원 전압 Vcc와 접지 전압 Vss의 사이에서 변화하는 신호의 레벨을 전원 전압 Vcc와 부의 백 게이트 전압 VNBL의 전압 레벨로 변화시키고 있다. 이 경우, 활성화 신호 SNB가 L 레벨에 있고, 내부 회로(18)의 대기 사이클에서 백 게이트 구동 회로(15)에 포함되는 n채널 MOS 트랜지스터(15b)의 게이트에는 전원 전압 Vcc가 인가된다. 이제, 전원 전압 Vcc를 1.0V로 하면, 이 n채널 MOS 트랜지스터(15b)의 게이트-소오스간 전압은 Vcc - VNBL = 1.0 - (-1.71) = 2.71V로 되고, 예를 들면 인버터(5)에 포함되는 n채널 MOS 트랜지스터의 게이트-소오스간 전압(1.0V)의 2.71배의 크기의 전압이 가해지는 것으로 된다.
레벨 변환 회로(10)에서도 p채널 MOS 트랜지스터(10a 및 10b)에 대해서는 비도통시에 이 2.71V의 전압이 게이트-드레인 사이에 인가되고, 또한 n채널 MOS 트랜지스터(10c 및 10d)에서는 도통시에 그 게이트-소오스 사이에 마찬가지의 2.71V의 전압이 인가된다. 이 결과, 이들 MOS 트랜지스터의 게이트 전극부의 절연막에 큰 전계가 인가되어 절연막의 신뢰성을 저하시킨다는 문제가 생긴다.
도 30은 백 게이트 전압 절환 회로의 다른 종래예를 나타낸 도면으로서, 예를 들면 日經 마이크로디바이스, 1995년 3월호의 제59 페이지에 개시되어 있다. 이 도 30에 나타낸 백 게이트 전압 절환 회로는 n채널 MOS 트랜지스터의 백 게이트로의 백 게이트 전압 VNB를 인가한다.
도 30에서 백 게이트 전압 절환 회로는 전원 전압 Vcc를 전달하는 전원선(20)과 내부 노드(21)의 사이에 접속되고 그 게이트에 활성화 신호/CE를 받는 p채널 MOS 트랜지스터(22)와, 내부 노드(21)과 내부 노드(23)의 사이에 접속되고 그 게이트가 접지 전압 Vss를 전달하는 접지선(25)에 접속되는 p채널 MOS 트랜지스터(24)와, 내부 노드(23)과 내부 노드(24)의 사이에 직렬로 접속되는 다이오드(26a 및 26b)와, 내부 노드(24)와 저레벨 백 게이트 전압 VNBL을 전달하는 백 게이트 전압 전달선(27)의 사이에 접속되고 그 게이트가 접지선(25)에 접속되는 n채널 MOS 트랜지스터(28)을 포함한다. MOS 트랜지스터(22 및 24)의 백 게이트는 전원선(20)에 접속되고, MOS 트랜지스터(28)의 백 게이트는 저레벨 백 게이트 전압 전달선(27)에 접속된다.
백 게이트 전압 절환 회로는 또한 접지선(25)상의 접지 전압 Vss와 저레벨 백 게이트 전압 전달선(27)상의 저레벨 백 게이트 전압 VNBL을 모두 동작 전원 전압으로 하여 동작하고, 내부 노드(24)상의 신호를 반전하는 인버터를 구성하는 p채널 MOS 트랜지스터(29a) 및 MOS 트랜지스터(29b)와, 이 인버터(MOS 트랜지스터(29a 및 29b))로부터 신호선(30)상에 전달된 출력 신호를 반전시켜 신호선(32)상에 백 게이트 전압 VNB를 출력하는 인버터를 구성하는 p채널 MOS 트랜지스터(31a) 및 n채널 MOS 트랜지스터(31b)를 포함한다. p채널 MOS 트랜지스터(29a 및 31a)의 백 게이트는 전원선(20)에 접속되고, n채널 MOS 트랜지스터(29b 및 30b)의 백 게이트는 저레벨 백 게이트 전압 전달선(27)에 접속된다. 다음에 동작에 대해서 간단히 설명한다.
MOS 트랜지스터(24 및 28)은 그 게이트에 접지 전압 Vss를 받으며, 저항 소자로서 동작한다. 여기에서, 전원 전압 Vcc는 저레벨 백 게이트 전압 VNBL의 절대값과 같게 되어 있다. 전원 전압 Vcc는 예를 들면 2.0V이고, 저레벨 백 게이트 전압 VNBL은 -2.0V이다.
활성화 신호/CE가 H레벨에 있고, 내부 회로가 비활성 상태에 있는 대기 상태에서는 MOS 트랜지스터(22)가 비도통 상태이고, 노드(24)는 MOS 트랜지스터(28)에 의해 저레벨 백 게이트 전압 VNBL 레벨로 유지된다. 따라서, MOS 트랜지스터(29a)가 도통 상태, MOS 트랜지스터(29b)가 비도통 상태로 되고, 노드(30)상의 전압은 접지 전압 Vss 레벨로 된다. 이 노드(30)상의 접지 전압 Vss에 응답하여 MOS 트랜지스터(31a)가 비도통 상태, MOS 트랜지스터(31b)가 도통 상태로 되고, 신호선(32)로부터의 백 게이트 전압 VNB는 저레벨 백 게이트 전압 VNBL 레벨로 된다. 이에 의해, 대기 상태에서는 내부 회로에 포함되는 n 채널 MOS 트랜지스터의 백 게이트 전압은 저레벨 백 게이트 전압 VNBL 레벨로 되고, 그 문턱값 전압은 높게 된다.
한편, 활성화 신호/CE가 L 레벨에 있고, 내부 회로가 동작하는 활성 사이클일 때에는 MOS 트랜지스터(22)가 도통하고, 노드(23)에 전원 전압 Vcc가 전달된다. 다이오드(26a 및 26b)에 의한 레벨 시프트에 의해 노드(24)의 전압 레벨이 접지 전압 Vss 이상으로 되고, MOS 트랜지스터(29a)가 비도통 상태, MOS 트랜지스터(29b)가 도통 상태로 되고, 내부 노드(30)상의 전압 레벨은 저레벨 백 게이트 전압 VNBL 레벨로 된다. 따라서, MOS 트랜지스터(31b)가 비도통 상태로 되고, MOS 트랜지스터(31a)가 도통 상태로 되며, 신호선(32)상의 백 게이트 전압 VNB는 접지 전압 Vss 레벨로 된다. 이에 의해, 내부 회로의 n 채널 MOS 트랜지스터의 문턱값 전압이 높게 되고, 고속 동작이 도모된다.
이 도 30에 나타낸 백 게이트 전압 절환 회로에서는 다이오드(26a 및 26b)를 사용한 레벨 시프트 회로에 의해 각 MOS 트랜지스터의 게이트-소오스간에 전원 전압 Vcc와 저레벨 백 게이트 전압 VNBL의 절대값과의 합의 전압이 인가되는 것이 방지되고, 소자의 신뢰성의 확보가 도모되고 있다. 그렇지만, 이 도 30에 도시한 구성에서는 활성화 신호/CE가 L 레벨로 되면 전원선(20)으로부터 저레벨 백 게이트 전압 전달선(27)에 대한 전류 경로가 형성되어 활성 사이클시에 항상 이 전원선(20)으로부터 저레벨 백 게이트 전압 전달선(27)로 전류가 흐른다. 따라서, 이 저레벨 백 게이트 전압 VNBL의 전압 레벨이 상승하기 때문에, 이 전압 상승을 흡수하기 위해서는 저레벨 백 게이트 전압 VNBL을 외부로부터 제공하는 구성이 필요하게 된다. 온 칩(on chip)으로 이 저레벨 백 게이트 전압 VNBL을 발생하는 경우, 이 MOS 트랜지스터(22, 24), 다이오드(26a, 26b) 및 트랜지스터(28)로 구성되는 전류 경로를 흐르는 전류를 흡수하여 백 게이트 전압 VNBL을 일정 전압 레벨로 유지할 필요가 있고, 큰 전류 구동력을 갖는 백 게이트 전압 발생 회로를 사용할 필요가 있으며, 이 백 게이트 전압 발생 회로의 점유 면적이 증가한다. 또한, 이와 같은 큰 구동력의 백 게이트 전압 발생 회로를 이용하는 경우, 회로의 소비 전류가 증가하고 불필요한 전류가 소비되게 된다. 따라서, 이 도 30에 나타낸 백 게이트 전압 절환 회로의 구성은 온 칩의 백 게이트 전압 발생 회로를 이용하는 구성으로는 적합하지 않다.
도 31은 종래의 또다른 바이어스 전압 절환 회로의 구성을 나타낸 도면으로서, 예를 들면 특개평6-21443호 공보에 개시되어 있다. 이 도 31에 나타낸 백 게이트 전압 절환 회로는 정의 전압 Vb와 접지 전압 Vss의 한쪽을 대기 검출 신호 SD에 따라 선택하는 절환 회로(35)를 포함한다. 이 절환 회로(35)에 의해 선택된 전압이 내부 회로(40)에 포함되는 구성 요소인 n채널 MOS 트랜지스터(40a)의 백 게이트에 주어진다.
절환 회로(35)는 대기 검출 신호 SD가 대기 상태를 검출하고 내부 회로(40)이 대기 상태에 있는 것을 나타낼 때에는 접지 전압 Vss를 선택하여 MOS 트랜지스터(40a)의 백 게이트에 제공한다. 한편, 이 대기 검출 신호 SD가 내부 회로(40)의 활성 사이클을 나타낼 때에는 절환 회로(35)는 정의 전압 Vb를 선택하여 MOS 트랜지스터(40a)의 백 게이트에 제공한다.
이 도 31에 나타낸 구성에서는, 백 게이트 전압은 정의 백 게이트 전압 Vb와 접지 전압 Vss이고, 백 게이트 절환시에 큰 전압이 발생되는 일은 없다(전원 전압 Vcc와 백 게이트 전압 Vb의 차는 전원 전압 Vcc보다도 작다). 그렇지만, 이 도 31에 나타낸 절환 회로(35)를 사용하여 백 게이트 전압을 정의 전압 Vb와 접지 전압 Vss로 절환함으로써 MOS 트랜지스터(40a)의 문턱값 전압의 변화를 실현하는 것을 도모하는 경우, 이하에 설명하는 바와 같이 문제가 생긴다.
이제, 도 32에 도시한 바와 같이, 백 게이트-소오스간 전압 VBS가 전압 Vb일 때의 MOS 트랜지스터의문턱값 전압 Vth를 0.1V로 하고, 백 게이트-소오스간 전압 VBS가 0V일 때의 문턱값 전압 Vth를 0.4V로 하는 것을 생각한다. 이 경우, 도 32에 도시한 바와 같이, 이 전압 Vb는 PN 접합의 내장 전압(built-in voltage)(확산 전위) 1V를 넘을 수 없기 때문에, 이 전압 Vb의 값은 1.0V보다도 작다. 따라서, 이 전압 Vb를 사용하는 경우 요구되는 문턱값 전압 조건을 만족시키기 위해서는 특성 곡선 T3에 나타낸 바와 같이 아주 급격한 구배를 갖는 특성 곡선을 실현할 필요가 있다. 이 경우, 상기한 수학식 (1)로부터 기판 효과 정수 K를 크게 할 필요가 있다. 이 기판 효과 정수 K는 통상 다음 수학식으로 표현된다.
Figure 1019970048700_B1_M0001
여기에서, tox는 게이트 절연막의 막 두께를 나타내며, εox는 게이트 절연막의 유전율을 나타내며, εsi는 실리콘 막의 유전율을 나타내며, NB는 기판의 불순물 농도를 나타내며, q는 단위 전하량을 나타낸다. 따라서, 이 기판 효과 정수 K를 크게 하기 위해서는, 기판 영역의 불순물 농도를 높게 할 필요가 있고, 공핍층이 좁게 되며, 따라서 게이트 용량이 크게 되고 고속 동작을 할 수 없게 된다. 또한, 공핍층의 폭이 좁게 되면, 이 PN 접합에서의 전계 강도가 공핍층 폭에 반비례하기 때문에, 이 PN 접합의 전계 강도가 높게 되고, 접합 내압이 낮게 되어 소자의 신뢰성이 손상되는 문제가 생긴다.
또한, 기판 영역의 불순물 농도를 높게 한 경우, 기판 영역의 불순물 농도와 MOS 트랜지스터의 소오스/드레인 불순물 영역의 불순물 농도의 차에 비례하여 확산 전류가 생기고, 따라서 역방향 전류(PN 접합에 역바이어스 전압을 인가할 때에 흐르는 전류)가 증대하고, 예를 들면 이 MOS 트랜지스터가 메모리 셀의 트랜지스터인 경우, 메모리 셀의 기억 데이터가 이 역방향 전류에 의해 파괴되는 문제가 생긴다. 또한, 이 역방향 전류에 의해 누설 전류가 증가하고 소비 전류가 증가한다는 결점이 생긴다.
게다가, 도 32에 도시한 바와 같이 특성 곡선 T3에 따라 문턱값 전압을 설정하는 경우, 백 게이트-소오스간 전압 VBS가 조금 변화했을 뿐이며, 문턱값 전압 Vth가 크게 변화하고, 소망의 문턱값 전압을 정확하게 설정하는 것이 곤란하게 되는 문제가 생긴다. 한편, 종래와 같이, 특성 곡선 T1에 따라 백 게이트 전압 VBS을 인가하는 경우, 이 특성 곡선 T1의 변화는 완만하고, 백 게이트-소오스간 전압 VBS가 조금 변화하여도 그의 문턱값 전압의 변화율은 특성 곡선 T3의 그에 비해 충분히 작고 소망의 문턱값 전압 Vth를 안정되게 생성할 수 있다.
그러므로, 본 발명의 목적은 장치의 신뢰성을 손상시키는 일 없이 안정하고 정확하게 필요로 되는 백 게이트 전압을 동작 사이클에 따라 발생할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 다른 목적은 제조 공정수를 증가시키는 일없이 안정되게 필요로 되는 백 게이트 전압을 온 칩으로 발생할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
청구항 1에 따른 발명은 행렬상으로 배열되고 제1 도전형의 기판 영역에 형성된 복수의 메모리 셀과, 행 각각에 대응하여 배치되고, 각각에 대응하는 행의 메모리 셀이 접속되는 복수의 워드선과, 어드레스 신호에 따라서 어드레스 지정된 행에 대응하는 워드선으로 제1의 전원 전압보다도 절대값이 큰 구동 전압을 전달하여 이 워드선을 선택 상태로 구동하는 행 선택 수단과, 기판 영역으로 바이어스 전압을 인가하는 바이어스 인가 수단을 구비한다. 이 바이어스 인가 수단은 어드레스 신호가 유효로 되어 메모리 셀 선택 동작이 행해지는 활성 사이클(active cycle)시에 제1의 바이어스 전압을 기판 영역으로 인가하고, 행 선택 수단이 비활성 상태로 유지되는 대기 사이클(standby cycle)시에는 제2의 전원 전압을 기준으로 하여 제1의 바이어스 전압과 극성이 다른 제2의 바이어스 전압을 기판 영역으로 인가하는 수단을 포함한다. 제2의 바이어스 전압과 제1의 전원 전압과의 차의 절대값은 구동 전압과 제2의 전원 전압과의 차의 절대값과 실질적으로 같다.
청구항 2에 따른 발명은, 활성화시에 소정의 기능을 실행하는 내부 회로를 포함한다. 이 내부 회로는 제1 도전형의 반도체 기판 영역에 형성되고 소오스가 제1의 참조 전압을 받도록 결합되는 절연 게이트형 전계 효과 트랜지스터를 포함한다.
이 청구항 2에 따른 발명은 또한 내부 회로의 활성/비활성 상태를 나타내는 동작 모드 지시 신호에 따라 내부 회로의 활성화시에 기판 영역으로 제1의 바이어스 전압을 인가하고, 이 내부 회로의 비활성화시에 제1의 참조 전압을 기준으로 하여 제1의 바이어스 전압과 극성이 다른 제2의 바이어스 전압을 인가하는 바이어스 인가 수단을 포함한다. 이 제1의 바이어스 전압과 제1의 바이어스 전압의 산술 평균은 실질적으로 제1의 참조 전압과 같다.
청구항 3에 따른 발명은, 행렬상로 배열되는 복수의 메모리 셀과, 각각의 행에 대응하여 배치되고 각각에 대응하는 행의 메모리 셀이 접속되며 선택시에 제1의 전원 전압보다도 절대값이 큰 구동 전압이 전달되는 복수의 워드선과, 기판 영역에 형성되는 절연 게이트형 전계 효과 트랜지스터를 포함하며 활성화시에 소정의 동작을 행하는 주변 회로와, 이 주변 회로의 기판 영역으로 바이어스 전압을 인가하기 위한 바이어스 인가 수단을 포함한다. 바이어스 인가 수단은 주변 회로의 활성/비활성을 나타내는 동작 모드 지시 신호에 따라 이 주변 회로의 활성화시에 제1의 바이어스 전압을 기판 영역으로 인가하고, 주변 회로의 비활성화시에 제2의 전원 전압을 기준으로 하여 제1의 바이어스 전압과 극성이 다른 제2의 바이어스 전압을 기판 영역으로 인가하는 수단을 포함한다. 이 제2의 바이어스 전압과 제1의 전원 전압과의 차의 절대값은 구동 전압과 제2의 전원 전압과의 차의 절대값과 실질적으로 같게 된다.
청구항 4에 따른 발명은, 행렬상으로 배열되는 복수의 메모리 셀과, 행 각각에 대응하여 배치되고 각각에 대응하는 행의 메모리 셀이 접속되며 선택시에 제1의 참조 전압보다도 절대값이 큰 구동 전압이 전달되는 복수의 워드선과, 기판 영역에 형성되는 절연 게이트형 전계 효과 트랜지스터를 포함하며 활성화시에 소정의 동작을 행하는 주변 회로와, 기판 영역으로 바이어스 전압을 인가하기 위한 바이어스 인가 수단을 포함한다. 이 바이어스 인가 수단은 주변 회로의 활성/비활성을 나타내는 동작 모드 지시 신호에 따라 이 주변 회로의 활성화시에 제1의 바이어스 전압을 기판 영역으로 인가하고 주변 회로의 비활성화시에 제1의 전원 전압을 기준으로 하여 제1의 바이어스 전압과 극성이 다른 제2의 바이어스 전압을 기판 영역으로 인가하는 수단을 포함한다. 이 제2의 바이어스 전압과 제2의 전원 전압과의 차의 절대값은 구동 전압과 제2의 전원 전압과의 차의 절대값과 실질적으로 같게 된다.
도 1은 본 발명의 백 게이트 전압의 인가 조건을 원리적으로 나타낸 도면.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 전체의 구성을 개략적으로 나타낸 도면.
도 3은 도 2에 도시한 반도체 집적 회로 장치의 요부의 구성을 개략적으로 나타낸 도면.
도 4는 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치에서의 p 채널 MOS 트랜지스터의 백 게이트 전압 인가 조건을 개략적으로 나타낸 도면.
도 5는 도 3에 도시한 회로의 동작을 나타낸 신호 파형도.
도 6은 본 발명의 제1 실시 형태에서의 MOS 트랜지스터의 단면 구조를 개략적으로 나타낸 도면.
도 7은 본 발명에 따른 백 게이트 전압 발생 회로의 구성의 일례를 나타낸 도면.
도 8A 내지 도 8C는 도 7에 도시한 백 게이트 전압 발생 회로와 MOS 트랜지스터의 게이트-소오스/드레인 사이의 인가 전압의 형태를 예시적으로 나타낸 도면.
도 9는 본 발명의 제1 실시 형태에서의 백 게이트 전압 발생 회로와 메모리 셀 트랜지스터의 관계를 예시적으로 나타낸 도면.
도 10A 내지 도 10C는 본 발명의 제1 실시 형태에서의 n 채널 MOS 트랜지스터의 백 게이트 전압 VNB의 조건을 나타낸 도면.
도 11은 본 발명에 따른 반도체 집적 회로 장치의 백 게이트 전압 발생 회로의 다른 구성을 나타낸 도면.
도 12는 본 발명에 따른 반도체 집적 회로 장치에서의 p 채널 MOS 트랜지스터의 백 게이트 전압의 관계를 예시적으로 나타낸 도면.
도 13은 p 채널 MOS 트랜지스터를 위한 백 게이트 전압 발생 회로의 구성의 일례를 나타낸 도면.
도 14는 n 채널 MOS 트랜지스터를 위한 백 게이트 전압 생성 회로의 구성의 일례를 나타낸 도면.
도 15는 본 발명에서의 n 채널 MOS 트랜지스터를 위한 백 게이트 전압 생성 회로의 구성을 나타낸 도면.
도 16은 도 15에 나타낸 부전압을 발생하기 위한 회로 구성의 일례를 나타낸 도면.
도 17은 p 채널 MOS 트랜지스터의 백 게이트 전압을 생성하기 위한 회로 구성의 일례를 나타낸 도면.
도 18은 도 17에 도시한 고전압 VPP를 발생하기 위한 회로 구성의 일례를 나타낸 도면.
도 19는 p 채널 MOS 트랜지스터를 위한 백 게이트 전압 생성 회로의 구성을 나타낸 도면.
도 20A는 n 채널 MOS 트랜지스터의 백 게이트 전압 절환시의 회로 동작을 개략적으로 나타낸 도면이고, 도 20B는 도 19에 도시한 회로 동작을 설명하기 위한 도면.
도 21은 백 게이트 전압을 발생하기 위한 기준 전압 발생 회로의 구성의 일례를 나타낸 도면.
도 22A는 도 21에 도시한 가변 저항 소자의 구성의 일례를 나타낸 도면이고, 도 22B는 도 21에 나타낸 전류/전압 변환 소자의 구성의 일례를 나타낸 도면.
도 23은 도 21에 도시한 가변 저항 소자 및 전류/전압 변환 소자에서의 백 게이트 전압 조정 회로를 나타낸 도면.
도 24는 백 게이트 전압을 위한 기준 전압 발생 회로의 다른 구성을 나타낸 도면.
도 25는 도 24에 도시한 전류/전압 변환 회로의 구성의 일례를 나타낸 도면,
도 26은 도 24에 도시한 가변 저항 소자 및 전류/전압 변환 소자에서의 백 게이트 전압의 조정 방향을 나타낸 도면.
도 27은 n 채널 MOS 트랜지스터의 소오스를 기준으로 하는 백 게이트 전압과 문턱값 전압과의 관계를 나타낸 도면.
도 28은 n 채널 MOS 트랜지스터의 소오스를 기준으로 하는 게이트 전압과 드레인 전류의 관계를 나타낸 도면.
도 29는 종래의 백 게이트 전압 발생 회로의 구성을 나타낸 도면.
도 30은 종래의 백 게이트 전압 발생 회로의 다른 구성을 나타낸 도면.
도 31은 종래의 백 게이트 전압 발생 회로의 또다른 구성을 나타낸 도면.
도 32는 도 31에 도시한 백 게이트 전압 인가 회로의 문제점을 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
50 : 메모리 셀 어레이
52 : 행 선택 회로
53 : 열 선택 회로
55 : 구동 전압 발생 회로
56 : 백 게이트 전압 발생 회로
70 : P형 반도체 기판
71 : N형 반도체 기판
72, 73 : P형 웰
80 : N형 웰
74, 75, 76, 84 : N형 불순물 영역
78, 79, 81, 82 : P형 불순물 영역
1 : 전원선
10 : 레벨 변환 회로
15 : 백 게이트 구동 회로
95 : 백 게이트 구동 회로
110 : 레벨 변환 회로
120 : 백 게이트 구동 회로
129 : 전원선
131 : 출력 게이트
QP1∼QP6 : p 채널 MOS 트랜지스터
QN1∼QN3 : n 채널 MOS 트랜지스터
CP : 비교 회로
135 : 부전압 전달선
137 : 출력 노드
QN5∼QN10 : n 채널 MOS 트랜지스터
QP6∼QP8 : p 채널 MOS 트랜지스터
150 : 고전압 전달선
151 : 출력 노드
CPA : 비교 회로
160 : 가변 저항 소자
165 : 전류/전압 변환 소자
170 : 가변 저항 소자
175 : 전류/전압 변환 소자
[발명의 원리적 구성]
도 1은 본 발명에 따른 백 게이트-소오스간 전압과 문턱값 전압의 관계를 나타낸 도면이다. 도 1에서, 종축은 문턱값 전압 Vth를 나타내고, 횡축은 백 게이트-소오스간 전압 VBS를 나타낸다. 이 도 1에는, n채널 MOS 트랜지스터의 특성 곡선이 나타내어져 있다. 특성 곡선 TS1은 도 27에 나타낸 종래의 백 게이트 전압 절환에 사용되었던 특성 곡선을 나타내고, 곡선 TS3는 본 발명에 따른 백 게이트 전압 절환을 나타내는 특성 곡선을 나타낸다. 본 발명에 있어서는, 이 특성 곡선 TS3에 나타낸 바와 같이, 활성 사이클시의 문턱값 전압 Vth로서 0.1V를 실현하는 경우, 백 게이트-소오스간 전압 VBS를 소오스 전위(접지 전위)를 기준으로 하여 정측(正側)으로 설정한다. 이 백 게이트-소오스간 전압 VBS가 약 +0.7V를 넘으면, p형 기판 영역인 백 게이트와 n형 불순물 영역인 소오스로 형성되는 PN 접합의 바이어스 전압이 그 확산 전위 이상으로 되고, 이 PN 접합이 순방향으로 바이어스되어 이 백 게이트를 베이스로 하는 바이폴라 트랜지스터 동작이 일어난다. 이를 방지하기 위하여, 활성 사이클시에 인가되는 백 게이트-소오스간 전압 VBS는 +0.7V 미만으로 한다.
문턱값 전압 Vth로서 0.4V를 얻기 위한 백 게이트 전압은 워드선 구동 전압 Vpp로부터 구한다. 워드선 구동 전압은 후에 설명하지만 선택 워드선으로 전달되고, 통상 내부 전원 전압의 1.5배의 값으로 설정된다. Vcc = 1.0V로 하면, 백 게이트-소오스간 전압 VBS=-0.5V로 된다. 이 조건을 채널로의 이온 주입에 의해 실현한다. 문턱값 전압 Vth가 0.1V가 되는 전압 VBS는 상기의 수학식 (1)로부터 구한다. 이 때, 수학식식 (1)로부터 백 게이트-소오스간 전압 VBS로서 약 +0.5V가 얻어진다. 이 문턱값 전압 Vth는 1/2제곱 특성을 가지고 있으며, 이 구배가 비교적 큰 부분을 이용함으로써 종래보다도 좁은 전압 범위에서 필요로 되는 문턱값 전압 0.1V 및 0.4V를 실현할 수 있다(특성 곡선 TS1에 나타낸 바와 같이, 종래는 백 게이트-소오스간 전압 VBS는 0V와 -1.71V이다). 따라서, 전원 전압 Vcc가 1.0V 이더라도 이 백 게이트 전압 전달부의 MOS 트랜지스터에는 게이트-소오스 사이에는 1 - (0.5) = 1.5V의 전압이 인가될 뿐이다. 이 전압은 전원 전압의 1.5배이다. 상기한 바와 같이, 반도체 기억 장치에 있어서, 예를 들면 DRAM(다이나믹 랜덤 억세스 메모리)의 경우, 선택 워드선은 승압된다. 이 승압 전압은 소자(메모리 트랜지스터)의 신뢰성으로부터 전원 전압 Vcc의 약 1.5배로 된다. 따라서, 이 백 게이트 전압으로서 0.5V보다 약간 낮은 -0.55V 인가시에도 동일한 전원 전압 Vcc의 1.5배 정도의 전압이 인가될 뿐이며, 메모리 셀 트랜지스터와 동일 제조 공정에서 이 MOS 트랜지스터를 생성할 수 있으며 그 게이트 절연막의 신뢰성은 보증된다.
또한, 이 백 게이트-소오스간 전압을 +0.5V와 -0.5V∼-0.55V와 소오스 전위(백 게이트 전압 VBS를 받는 MOS 트랜지스터의 소오스 전위)를 기준으로 하여 그 절대값을 같게 함으로써 이들 백 게이트 전압을 대칭적인 회로를 사용하여 용이하게 생성할 수 있다.
또한, 이 백 게이트-소오스간 전압 VBS의 진폭은 약 1.05V이며, 도 32에 나타낸 접지 전압 0V와 정의 전압 Vb를 인가함으로써, 문턱값 전압 0.1V와 0.4V를 실현하는 구성에 비해 비교적 넓은 전압 범위를 사용하여 문턱값 전압을 설정할 수 있고, 이 특성 곡선 TS3의 구배를 비교적 완만하게 할 수 있다. 이 특성 곡선 TS3의 사용 영역의 구배를 비교적 완만하게 함으로써 백 게이트-소오스간 전압 VBS가 조금 변동하여도 그 문턱값 전압의 변동은 약간 있으며 필요로 되는 문턱값 전압을 안정되고 용이하게 생성할 수 있다. 또한, 이 백 게이트-소오스간 전압 VBS의 전압 범위를 비교적 넓게 취함으로써 기판 효과 정수 K의 절대값을 크게 할 필요가 없고 소자를 안정되고 신뢰성을 가지게 동작시킬 수 있다.
[제1 실시예]
도 2는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 전체의 구성을 개략적으로 도시한 도면이다. 도 2에서, 반도체 집적 회로 장치는 행렬상으로 배열되는 복수의 메모리 셀을 갖는 메모리 셀 어레이(50)과, 외부로부터 주어지는 어드레스 신호 Ad를 받아서 내부 어드레스 신호를 발생하는 어드레스 버퍼(51)과, 이 어드레스 버퍼(51)로부터의 내부 행 어드레스 신호를 받아서 메모리 셀 어레이(50)의 어드레스 지정된 행을 선택 상태로 구동하는 행 선택 회로(52)와, 어드레스 버퍼(51)로부터 주어지는 내부 열 어드레스 신호를 디코드하여 메모리 셀 어레이(50)의 어드레스 지정된 열을 선택하는 열 선택 회로(53)과, 이 열 선택 회로(53)에 의해 선택된 열상의 메모리셀과 장치 외부와의 사이에서 데이터의 주고 받음을 행하는 입출력 회로(54)를 포함한다. 메모리 셀 어레이(50)에서는 이 내부 구성은 후에 설명하지만, 메모리 셀의 각 행에 대응하여 워드선이 배치되고, 각 워드선에는 대응하는 행의 메모리 셀이 접속된다. 또한, 메모리 셀의 각 열에 대응하여 비트선쌍이 배치되고, 각 비트선쌍에는 대응하는 열의 메모리 셀이 접속된다.
반도체 집적 회로 장치는 또한 이 반도체 집적 회로 장치의 동작 전원 전압보다도 높은 구동 전압 Vpp를 발생하여 행 선택 회로(52)에 주는 구동 전압 발생 회로(55)와, n형 웰 영역에 주는 백 게이트 전압 VNB 및 p형 웰 영역에 주는 백 게이트 전압 VPB를 발생하는 백 게이트 전압 발생 회로(56)을 포함한다. 이 반도체 집적 회로 장치는 외부로부터 전원 전압 Vcc 및 접지 전압 Vss를 받는다. 외부로부터의 전원 전압 Vcc를 내부에서 강압하여 내부 강압 전원 전압을 한쪽 동작 전원 전압으로서 이용하는 구성이 이용되어도 좋다. 또한, 외부로부터 전원 전압 Vcc를 동작 전원 전압으로서 이용하여도 좋다. 백 게이트 전압 발생 회로(56)으로부터의 백 게이트 전압 VBN는 메모리 셀 어레이(50)이 형성되는 기판 영역(웰 영역)에 주어지고, 또한 행 선택 회로(52) 및 열 선택 회로(53)등의 주변 회로의 N 웰 영역에도 주어진다. 백 게이트 전압 VPB도 이 메모리 셀 어레이(50)의 주변 회로에 주어진다. 이 반도체 집적 회로 장치는 구성 요소로서 MOS 트랜지스터를 포함한다.
도 3은 도 2에 나타낸 반도체 집적 회로 장치의 요부의 구성을 나타낸 도면이다. 도 3에서는 행 선택 회로(52) 및 메모리 셀 어레이(50)의 1행 및 1열에 관련한 부분을 대표적으로 나타낸다.
도 3에서 메모리 셀 어레이(50)은 행렬상으로 배열되는 복수의 메모리 셀(60)을 포함한다. 도 3에서 1개의 메모리셀을 대표적으로 나타낸다. 메모리 셀의 각 행에 대응하여 워드선 WL이 배치되고, 메모리 셀(60)의 각 열에 대응하여 비트선쌍 BL 및 /BL이 배치된다. 메모리 셀(60)은 워드선 WL과 비트선쌍 BL 및 /BL의 교차부에 대응하여 배치된다. 메모리 셀(60)은 정보를 기억하기 위한 커패시터(60a)와 워드선 WL상의 신호 전위에 응답하여 이 커패시터(60a)를 비트선 BL에 접속하는 n채널 MOS 트랜지스터로 구성되는 억세스 트랜지스터(60b)를 포함한다. 이 메모리 셀 어레이는 「귀환 비트선」 구성을 가지며, 워드선 WL과 비트선 /BL의 교차부에는 메모리 셀은 존재하지 않는다. 억세스 트랜지스터(60b)의 백 게이트에 백 게이트 전압 VNB가 주어진다.
비트선쌍 BL 및 /BL에 대해 이퀄라이즈 지시 신호 EQ의 활성화시에 활성화되어 비트선쌍 BL 및 /BL을 소정의 프리차아지 전압 VBL로 프리차아지하고 이퀄라이즈하는 비트선 이퀄라이즈 회로(62)와, 센스 앰프 구동 신호 SOP 및 SON의 활성화에 응답하여 활성화되어 이 비트선 BL 및 /BL의 전위를 차동적으로 증폭하는 센스 앰프(64)가 설치된다.
비트선 이퀄라이즈 회로(62)는 이퀄라이즈 지시 신호 EQ의 활성화에 응답하여 도통하고, 비트선 BL 및 /BL을 전기적으로 단락하는 n채널 MOS 트랜지스터(62a)와, 이 이퀄라이즈 지시 신호 EQ의 활성화에 응답하여 도통하고 비트선 BL 및 /BL에 각각 프리차아지 전압 VBL을 전달하는 n채널 MOS 트랜지스터(62b 및 62c)를 포함한다. 이들 MOS 트랜지스터(62a∼62c)의 백 게이트에는 백 게이트 전압 BVNB가 주어진다.
센스 앰프(64)는 그 한쪽 도통 단자(드레인)이 비트선 BL에 접속되고 그의 다른쪽 도통 단자(소오스)가 센스 앰프 구동 신호 SOP를 받도록 접속되며 그 게이트가 비트선 /BL에 접속되는 p채널 MOS 트랜지스터(64a)와, 그의 한쪽 도통 단자가 비트선 /BL에 접속되고 그의 다른쪽 도통 단자가 센스 앰프 구동 신호 SOP를 받도록 접속되며 그의 게이트가 비트선 BL에 접속되는 p채널 MOS 트랜지스터(64b)와, 그의 한쪽 도통 단자(드레인)이 비트선 BL에 접속되고 그의 다른쪽 도통 단자(소오스)가 센스 앰프 구동 신호 SON을 받도록 접속되며 그의 게이트가 비트선 /BL에 접속되는 n채널 MOS 트랜지스터(64c)와, 그의 한쪽 도통 단자가 비트선 /BL에 접속되고 그의 게이트가 센스 앰프 구동 신호 SON을 받도록 접속되며 그의 게이트가 비트선 BL에 접속되는 n채널 MOS 트랜지스터(64d)를 포함한다.
센스 앰프 구동 신호 SOP는 비활성화시에 중간 전압(프리차아지 전압 VBL과 동일 전압 레벨)에 유지되고, 활성화시에는 센스 앰프 활성화 신호 /SA에 응답하여 도통하는 센스 앰프 활성화 트랜지스터(65a)에 의해 내부 동작 전원 전압 intVcc 레벨로 풀업(pull up)된다. 센스 앰프 구동 신호 SON은 비활성화시에 중간 전압 레벨(프리차아지 전압 VBL과 동일 전압 레벨)로 유지되어 활성화시에 센스 앰프 활성화 신호 SA에 응답하여 도통하는 센스 앰프 활성화 트랜지스터(65b)에 의해 접지 전압 레벨로 구동된다. MOS 트랜지스터(64a, 64b, 65b)의 백 게이트로는 백 게이트 전압 VPB가 주어지고, MOS 트랜지스터(64c, 64d, 65b)의 백 게이트로는 백 게이트 전압 VNB가 주어진다.
행 선택 회로(52)는 도 2에 나타낸 어드레스 버퍼(51)로부터 주어지는 내부 어드레스 신호를 디코드하고, 대응하는 워드선 WL이 지정되면 H 레벨의 신호를 출력하는 AND 회로(52a)와, 이 AND 회로(52a)의 출력 신호를 반전하는 인버터(52b)와, 그 게이트에 내부 동작 전원 전압 intVcc를 받아서 AND 회로(52a)의 출력 신호를 도통시키는 n채널 MOS 트랜지스터(52c)와, n채널 MOS 트랜지스터(52c)가 출력하는 신호가 H 레벨일 때에 도통하고 구동 전압 Vpp 레벨의 구동 신호 RX를 워드선 WL에 전달하는 n채널 MOS 트랜지스터(52d)와, 인버터(52b)의 출력 신호가 H 레벨일 때에 도통하고 워드선 WL을 접지 전압 레벨로 구동하는 n채널 MOS 트랜지스터(52e)를 포함한다.
MOS 트랜지스터(52c, 52d, 52e)의 백 게이트에 백 게이트 전압 VNB가 주어진다. 이 백 게이트 전압 VNB는 또한 AND 회로(52a) 및 인버터(52b)에 포함되는 n채널 MOS 트랜지스터의 백 게이트에도 주어진다. 백 게이트 전압 VPB는 또한 AND 회로(52a) 및 인버터(52b)에 포함되는 p채널 MOS 트랜지스터의 백 게이트에 주어진다. 내부 동작 전원 전압 intVcc는 도 2에 도시한 외부로부터의 전원 전압 Vcc를 내부에서 강압한 전원 전압이라도 좋고, 또한 외부로부터의 전원 전압 Vcc와 동일 전압 레벨이라도 좋다. 워드선 구동 신호 RX는 주지하는 바와 같이 고전압 Vpp와 타이밍 신호(어드레스 디코드 신호를 포함해도 좋다)로부터 생성된다.
비트선 이퀄라이즈 회로(62)는 대기 사이클시에 활성화되고 억세스 사이클시에 비활성화 상태로 되며, 행 선택 회로(52) 및 센스 앰프(64)등의 주변 회로와 그의 활성 기간이 역으로 된다. 따라서, 이 비트선 이퀄라이즈 회로(62)에 대한 백 게이트 전압 BVNB는 다른 회로 부분의 n채널 MOS 트랜지스터에 주어지는 백 게이트 전압 VNB와 인가 상태가 역으로 된다.
도 4는 p채널 MOS 트랜지스터의 문턱값 전압 Vthp의 절대값과 백 게이트-소오스간 전압 VBS의 관계를 개략적으로 나타낸 도면이다. 이 도 4에 나타낸 바와 같이, p채널 MOS 트랜지스터에서는 소오스 전위를 기준으로 하는 백 게이트 전압 VBS가 높게 되면 문턱값 전압 Vthp의 절대값이 높게 된다. 본 실시예에서는, 내부 전원 전압 intVcc이 1.0V일 때 문턱값 전압의 절대값을 n채널 MOS 트랜지스터의 그것과 일치시키기 때문에, 0.1V 및 0.4V가 이용된다. 이 문턱값 전압의 절대값이 0.1V일 때 백 게이트-소오스간 전압 VBS로서 -0.5V, 문턱값 전압의 절대값으로서 0.4V를 줄 때 백 게이트-소오스간 전압 VBS로서 0.5V를 취한다.
도 5는 이 도 3에 나타낸 반도체 집적 회로 장치의동작을 나타내는 신호 파형도이다. 이하, 도 5를 참조하여 도 3에 나타낸 집적 회로 장치의 동작에 대해서 설명한다.
시각 t0 이전에, 이 반도체 집적 회로 장치는 대기 상태에 있고, 행 어드레스 스트로브 신호 /RAS는 H 레벨의 비활성 상태에 있다. 이 행 어드레스 스트로브 신호 /RAS의 H 레벨의 대기 상태에서는, 백 게이트 전압 VNB는 -0.55V의 전압 레벨로 설정되고, 백 게이트 전압 VPB는 1.55V의 전압 레벨로 설정된다. 여기에서 내부 전원 전압 intVcc는 1.0V를 가정하고 있다. 이 상태에서는 메모리 셀(60)의 억세스 트랜지스터(60b)의 문턱값 전압이 높게 되고, 부문턱값 전류는 억제된다. 또한, 행 선택 회로(52)에서도 MOS 트랜지스터(52d 및 52e)의 문턱값 전압이 높게 되고, 고전압 레벨의 구동 전압 Vpp 인가 노드로부터 접지 전압으로의 누설 전류가 저감되며 또한 AND 회로(52a) 및 인버터(52b)의 누설 전류가 저감된다.
한편, 백 게이트 전압 BVNB는 +0.5V로 설정되고, 비트선 이퀄라이즈 회로(62)에 포함되는 MOS 트랜지스터(62a∼62c)의 문턱값 전압은 작게 된다. 이에 의해, 비트선 BL 및 /BL을 확실히 소정의 중간 전압 레벨의 프리차아지 전압 VBL로 프리차아지 및 이퀄라이즈한다.
또한, 센스 앰프 활성화 트랜지스터(65a, 65b)도 그의 문턱값 전압의 절대값이 크게 된다. 이에 의해, 전원 노드로부터 센스 앰프 구동 신호 SOP를 전달하는 신호선으로의 누설 전류를 억제하고, 또한 센스 앰프 구동 신호 SON을 전달하는 신호선으로부터 접지 노드로의 누설 전류를 억제한다.
시각 t0에서, 행 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하고, 메모리 사이클이 시작한다. 이 행 어드레스 스트로브 신호 /RAS의 하강에 응답하여 백 게이트 전압의 절환이 행해진다. 즉, 백 게이트 전압 VNB는 -0.55V로 상승하고, 한편 백 게이트 전압 VPB는 +1.55V로부터 +0.5V로 저하한다. 이에 의해, 행 선택 회로(52)에서 MOS 트랜지스터(52d, 52e)의 문턱값 전압이 작게 된다. 또한, 센스 앰프 활성화를 위한 MOS 트랜지스터(65a, 65b)도 그의 문턱값 전압의 절대값이 작게 되고, 또한 센스 앰프(64)에 있어서도 마찬가지이고, MOS 트랜지스터(64a∼64c)의 문턱값 전압의 절대값이 작게 된다.
한편, 비트선 이퀄라이즈 회로(62)에서는, 백 게이트 전압 BVNB가 +0.5V로부터 -0.55V로 저하하고, MOS 트랜지스터(62a∼62c)의 문턱값 전압이 크게 된다. 이 시각 t0에서의 행 어드레스 스트로브 신호 /RAS의 하강에 응답하여 이퀄라이즈 지시 신호 EQ는 L 레벨의 비활성 상태로 되고, MOS 트랜지스터(62a∼62c)는 비도통 상태로 된다. 따라서, 이 상태에서 백 게이트 전압 BVNB를 부의 전압 레벨로 설정함으로써 이들의 MOS 트랜지스터(62a∼62c)의 누설 전류가 억제되고, 확실히 비트선 BL 및 /BL을 전기적으로 부유(floating) 상태로 설정한다.
이 행 어드레스 스트로브 신호 /RAS의 하강에 응답하여 도 2에 나타낸 어드레스 버퍼(51)이 활성화되고, 외부로부터 주어지는 어드레스 신호 Ad를 받아 들여 내부 행 어드레스 신호를 발생한다. 행 선택 회로(52)는 이 어드레스 버퍼(51)로부터 주어진 내부 행 어드레스 신호를 디코드하여 그 디코드 결과에 따라 어드레스지정된 워드선을 선택 상태로 구동한다. 이제, 워드선 WL이 선택되었다고 가정하면, AND 회로(52a)의 출력 신호가 H 레벨(내부 전원 전압 intVcc 레벨)로 된다. MOS 트랜지스터(52d)가 MOS 트랜지스터(52c)를 거쳐 H 레벨의 신호를 받아서 도통하고, 워드선 구동 신호 RX를 워드선 WL상에 전달한다. 이 워드선 구동 신호 RX는 구동 전압 Vpp 레벨까지 승압되고, 이 워드선 구동 신호 RX의 전압 레벨이 상승하면 MOS 트랜지스터(52d)의 게이트 전위가 셀프 부트스트랩(self bootstrap) 효과에 의해 상승하고 구동 전압 Vpp 레벨의 구동 신호가 워드선 WL상에 전달된다. MOS 트랜지스터(52c)는 이 MOS 트랜지스터(52d)의 게이트 전위가 상승했을 때, 비도통 상태로 되고, 고전압 Vpp가 AND 회로(52a)에 전달되는 것을 방지한다. MOS 트랜지스터(52e)는 인버터(52b)에 의해 비도통 상태에 있다.
워드선 WL의 전위가 상승하면, 억세스 트랜지스터(60b)가 도통하고, 커패시터(60a)에 저장된 전하를 비트선 BL상에 전달한다. 도 5에서는, 메모리 셀(60)이 H 레벨의 데이터를 저장하고 있을 때의 비트선 BL의 신호 파형을 나타낸다. 억세스 트랜지스터(60b)는 백 게이트 전압 VNB가 높게 되어 그의 문턱값 전압이 낮게 되어 있고, 고속으로 커패시터(60a)에 저장된 전하를 비트선 BL상으로 전달한다.
다음에, 이 비트선 BL에 충분한 크기의 판독 전압이 전달되면, 센스 앰프 활성화 신호 SA 및 /SA가 활성화되어 센스 앰프 활성화 트랜지스터(65a, 65b)가 도통하고, 센스 앰프 구동 신호 SOP가 전원 전압 intVcc 레벨의 H 레벨, 센스 앰프 구동 신호 SON이 접지 전위 레벨로 각각 활성화된다. 이에 의해, 센스 앰프(64)가 활성화되고, 비트선 BL 및 /BL의 전위를 차동 증폭한다. MOS 트랜지스터(64a∼64d)의 문턱값 전압은 절대값이 작게 되어 있고, 센스 앰프(64)는 고속으로 동작하며 비트선 BL 및 /BL의 전위가 빠른 타이밍으로 H 레벨 및 L 레벨로 구동된다.
이 후, 도시하지 않은 경로에 의해 데이터의 기록/판독이 행해진다. 이 기록 동작시 및 데이터의 복원 동작시, 워드선 WL의 전압은 고전압 Vpp 레벨이다. 센스 앰프(64)에 의해 비트선 BL은 전원 전압 intVcc 레벨이고, 메모리 셀 트랜지스터(60a)의 문턱값 전압의 손실을 수반하지 않고 intVcc 레벨의 데이터를 커패시터(60b)에 기록하기 위하여 고전압 Vpp는 전원 전압 intVcc의 약 1.5배의 전압 레벨로 설정되고, 메모리 셀 트랜지스터(60b)의 게이트 절연막은 이 고전압 Vpp에 대한 내압이 보증되고 있다.
시각 t1에서, 하나의 메모리 사이클이 완료하면 행 어드레스 스트로브 신호 /RAS가 H 레벨로 상승한다. 이 행 어드레스 스트로브 신호 /RAS의 상승에 응답하여 백 게이트 전압 VNB가 +0.5V로부터 -0.55V로 저하하고, 한편 백 게이트 전압 VPB가 +0.5V로부터 +1.55V로 상승한다. 이에 의해, 각 구성 요소인 MOS 트랜지스터의 문턱값 전압의 절대값이 크게 된다. 이 행 어드레스 스트로브 신호 /RAS의 하강에 응답하여 또한 워드선 WL이 비선택 상태로 구동되고(AND 회로(54a)의 출력 신호는 L 레벨로 된다), 다음에 센스 앰프 활성화 신호 SA 및 /SA가 비활성 상태로 되며, 센스 앰프 활성화 트랜지스터(65a 및 65b)가 비도통 상태로 되고, 센스 앰프 구동 신호 SOP 및 SON이 도시하지 않은 회로에 의해 소정의 중간 전압 레벨로 프리차아지된다.
이 후, 비트선 이퀄라이즈 지시 신호 EQ가 H 레벨의 활성 상태로 되고, 비트선 이퀄라이즈 회로(62)가 활성화되며, 비트선 BL 및 /BL이 고속으로 소정의 중간 전압 레벨의 프리차아지 전압 VBL 레벨로 프리차아지 및 이퀄라이즈된다.
이 대기 상태에서는, 비트선 이퀄라이즈 회로(62)를 제외한 모든 회로가 비활성 상태에 있고, 각각의 문턱값 전압의 절대값은 크게 되며, 부문턱값 전류는 억제되어 있고, 대기시에 있어서의 소비 전류가 저감된다.
게다가, 도 3에 도시한 구성에서 비트선 이퀄라이즈 회로(62) 및 센스 앰프(64)에 백 게이트 전압 BVNB, VPB 및 VNB를 주지않고 단지 일정의 전압 레벨의 백 게이트 전압(내부 동작 전원 전압 및 접지 전압 레벨)의 전압이 주어지도록 구성되어도 좋다. 이들은 그의 소오스/드레인이 대기 상태시에는 중간 전압 레벨의 프리차아지 전압 VBL로 설정되어 소오스/드레인간 전압이 0V로 되면, 이들 MOS 트랜지스터에는 전류가 흐르지 않는 상태로 되기 때문이다. 문턱값 전압의 절대값을 활성화시에 작게 함으로써 고속 동작은 실현할 수 있다.
도 6은 본 발명의 제1 실시예에서의 반도체 집적 회로 장치의 MOS 트랜지스터의 단면 구조를 개략적으로 도시한 도면이다. 도 6에서는 소오스가 접지 전압 Vss 및 내부 전원 전압 intVcc에 각각 접속되는 주변 회로에 포함되는 n채널 MOS 트랜지스터 및 p채널 MOS 트랜지스터의 단면 구조를 개략적으로 나타낸다.
도 6에서, p형 반도체 기판(70) 표면에 N형 웰(71)이 형성된다. 이 N형 웰(71)은 에피택셜층이라도 좋다. 이 N형 웰(71) 표면에서 서로 분리되어 P형 웰(72 및 73)이 형성된다. N형 웰(71)은 고농도 N형 불순물 영역(74)를 거쳐 내부 전원 전압 intVcc 레벨로 바이어스된다. P형 웰(72) 표면에서 서로 사이를 두고 고농도 N형 불순물 영역(75 및 76)이 형성된다. 이들 불순물 영역(75 및 76)의 사이의 채널 영역상에 도시하지 않은 게이트 절연막을 통해 게이트 전극층(77)이 형성된다. 이 불순물 영역(75 및 76) 및 게이트 전극층(77)에 의해 n채널 MOS 트랜지스터가 형성된다. P형 웰(72)는 고농도 P형 불순물 영역(78)을 거쳐 백 게이트 전압 VNB를 받는다. 불순물 영역(75)는 소오스 영역으로서 작용하고 접지 전압 Vss를 받는다.
p채널 MOS 트랜지스터는 P형 웰(73) 표면에 형성되는 N형 웰(80)내에 형성된다. 이 N형 웰(80) 표면에 서로 사이를 두고 고농도 P형 불순물 영역(81 및 82)가 형성된다. 이 불순물 영역(81 및 82)의 사이의 채널 영역상에 도시하지 않은 게이트 절연막을 통해 게이트 전극층(83)이 형성된다. 불순물 영역(81)은 소오스로서 작용하고, 내부 전원 전압 intVcc을 받는다. N형 웰(80)은 그의 표면에 형성된 N형 불순물 영역(84)를 통해 백 게이트 전압 VPB를 받는다. 한편, P형 웰(73)은 N형 웰(80) 외부의 표면에 형성된 고농도 P형 불순물 영역(79)를 통해 접지 전압 Vss를 받는다.
MOS 트랜지스터가 형성되는 웰(72 및 80)은 반도체 기판(70)으로부터 분리함으로써 고속으로 이들 MOS 트랜지스터의 백 게이트 전압을 동작 사이클(동작 모드)에 따라서 변경할 수 있고, 또한 3중 웰 구조로 함으로써 n채널 MOS 트랜지스터 및 p채널 MOS 트랜지스터 각각의 백 게이트 전압을 서로 독립하여 설정할 수 있다.
이 도 6에 나타낸 MOS 트랜지스터는 도 3에 도시한 센스 앰프 활성화 트랜지스터(65a, 65b)이라도 좋고, 또한 행 선택 회로(52)에 포함되는 인버터(52b) 또는 AND 회로(52a)의 구성 요소이더라도 좋다.
[백 게이트 전압 발생 회로의 구성 1]
도 7은 n채널 MOS 트랜지스터를 위한 백 게이트 전압 VNB를 발생하기 위한 백 게이트 전압 발생 회로의 구성을 나타낸 도면이다. 도 7에서, 백 게이트 전압 발생 회로는 전원선(1)상의 내부 전원 전압 intVcc과 접지선(2)상의 접지 전압 Vss의 두 동작 전원 전압으로서 동작하고 입력 노드(3)에 주어지는 활성화 신호ACT를 반전하여 출력 노드(4)에 전달하는 인버터(5)와, 인버터(5)의 출력 신호의 진폭을 내부 전원 전압 intVcc 및 저레벨 백 게이트 전압 VNBL 사이의 진폭으로 변환하는 레벨 변환 회로(10)과, 이 레벨 변환 회로(10)의 출력 신호에 따라서 저레벨 백 게이트 전압 VNBL 및 고레벨 백 게이트 전압 VNBH의 한쪽을 선택하여 백 게이트 전압 VNB로서 출력하는 백 게이트 구동 회로(15)를 포함한다.
레벨 변환 회로(10)은 인버터(5)의 출력 신호에 응답하여 전원선(1)로부터 내부 노드(11a)에 전류를 공급하는 p채널 MOS 트랜지스터(10a)와, 활성화 신호 ACT에 응답하여 전원선(1)로부터 내부 노드(11b)에 전류를 공급하는 p채널 MOS 트랜지스터(10b)와, 저레벨 백 게이트 전압 공급선(14)와 내부 노드(11a 및 11b)의 사이에 각각 접속되고, 이 내부 노드(11b 및 11a)의 저전위의 내부 노드를 저레벨 백 게이트 전압 VNBL 레벨에까지 방전하는 n채널 MOS 트랜지스터(10c 및 10d)를 포함한다. 이 n채널 MOS 트랜지스터(10c 및 10d)는 교차 결합되어 플립플롭을 구성한다.
백 게이트 구동 회로(15)는 내부 노드(11a)의 전위에 응답하여 도통하고, 노드(90)상에 주어지는 고레벨 백 게이트 전압 VNBH를 선택하여 출력 노드(91)에 전달하는 n채널 MOS 트랜지스터(15a)와, 내부 노드(11b)상의 신호 전위에 응답하여 도통하고 출력 노드(91)에 저레벨 백 게이트 전압 VNBL을 전달하는 n채널 MOS 트랜지스터(15b)를 포함한다.
고레벨 백 게이트 전압 VNBH는 예를 들면 0.5V이고, 저레벨 백 게이트 전압 VNBL은 부의 예를 들면 -1.55V이다. 이들 백 게이트 전압 VNBH 및 VNBL은 후에 상세히 설명하지만, intVcc - VNBL = Vpp, (VNBL + VNBH) / 2 = Vss, ｜VNBH｜ =｜VNBL｜의 관계를 거의 만족한다. 다음에 동작에 대해서 설명한다.
활성화 신호 ACT가 H 레벨인 활성 상태일 때에는 p채널 MOS 트랜지스터(10a)가 도통 상태, p채널 MOS 트랜지스터(10b)가 비도통 상태로 된다. 이 도통 상태의 p채널 MOS 트랜지스터(10a)를 거쳐 노드(11a)에 전달되어 그의 전위 레벨이 상승한다. 이 내부 노드(11a)의 전위 상승에 따라서 n채널 MOS 트랜지스터(10d)가 도통하고, 내부 노드(11b)를 방전하여 그의 전위 레벨을 저하시킨다. p채널 MOS 트랜지스터(10b)는 비도통 상태이고, 이 내부 노드(11b)의 전위 저하에 따라 n채널 MOS 트랜지스터(10c)가 비도통 상태로 이행한다. 최종적으로 n채널 MOS 트랜지스터(10c)가 비도통 상태, n채널 MOS 트랜지스터(10d)가 도통 상태로 되고, 내부 노드(11a)가 p채널 MOS 트랜지스터(10a)에 의해 충전되어 내부 전원 전압 intVcc 레벨(1.0V)로 충전되고, 내부 노드(11b)가 n채널 MOS 트랜지스터(10d)에 의해 저레벨 백 게이트 전압 VNBL 레벨에까지 저하한다. 이 상태에서는 n채널 MOS 트랜지스터(15a)가 도통 상태, n채널 MOS 트랜지스터(15b)가 비도통 상태로 되고, 출력 노드(91)에는 고레벨 백 게이트 전압 VNBH가 선택되어 백 게이트 전압 VNB로서 전달된다. 노드(11b)가 전압 VNBL 레벨로 되면, 이 레벨 변환 회로(10)에서 전원선(1)로부터 공급선(14)로의 전류 경로는 존재하지 않는다.
한편, 활성화 신호 ACT가 L 레벨의 비활성 상태일 때에는, p채널 MOS 트랜지스터(10a)가 비도통 상태, p채널 MOS 트랜지스터(10b)가 도통 상태로 되고, 내부 노드(11b)가 충전되어 그의 전위 레벨이 상승한다. 따라서, 이 경우에는 최종적으로 n채널 MOS 트랜지스터(10c)가 도통하여 내부 노드(11a)를 저레벨 백 게이트 전압 VNBL 레벨에까지 저하되고, 한편 내부 노드(11b)는 p채널 MOS 트랜지스터(10b)에 의해 내부 전원 전압 intVcc 레벨에까지 충전된다. 따라서, 백 게이트 구동 회로(15)에서는 n채널 MOS 트랜지스터(15b)가 도통 상태, n채널 MOS 트랜지스터(15a)가 비도통 상태로 되고, 백 게이트 전압 VNB로서 저레벨 백 게이트 전압 VNBL이 출력된다. 이 경우에도 레벨 변환 회로(10)에서는 안정 상태시, 전류 경로는 존재하지 않는다.
이 도 7에 도시한 바와 같이 종래와 마찬가지의 백 게이트 전압 발생 회로를 사용하여도 이들 구성 요소인 n 채널 MOS 트랜지스터의 게이트-소오스간 전압은 최대, 고전압 Vpp 정도이다. 즉, 최대 전압이 인가되는 것은 도 8A에 도시한 바와 같이, 게이트에 내부 전원 전압 intVcc가 주어지고, 소오스에 저레벨 백 게이트 전압 VNBL이 주어지는 경우, 또는 도 8B에 도시한 바와 같이 게이트에 저레벨 백 게이트 전압 VNBL이 주어지고 드레인에 내부 전원 전압 intVcc가 주어지는 경우(트랜지스터(10c 또는 10d)), 또는 도 8C에 도시한 바와 같이 게이트에 내부 전원 전압 intVcc, 드레인에 저레벨 백 게이트 전압이 주어지는(트랜지스터(10a 또는 10c)) 경우이다.
저레벨 백 게이트 전압 VNBL은 예를 들면 -0.55V로 설정되어 있고, 내부 전원 전압 intVcc은 1.0V이다. 이 조건의 전압은 intVcc +｜VNBL｜ = 1.5 ·intVcc = Vpp의 관계를 거의 만족하고 있다. 따라서, 메모리 셀 트랜지스터의 게이트 절연막의 내압 특성은 예를 들면 5MV/cm이고(게이트 산화막의 막 두께는 50Å 내지 55Å이 조건), 메모리 셀 트랜지스터에 대해서 그의 게이트 절연막의 내압은 보증되고 있다. 따라서, 이 n채널 MOS 트랜지스터를 메모리셀 트랜지스터와 동일 제조 공정에서 생성함으로써 확실히 이들 트랜지스터의 내압 특성은 보증된다.
또한, p채널 MOS 트랜지스터(10a 및 10b)에서도 그의 게이트-드레인간 전압이 최대로 되는 것은 게이트에 내부 전원 전압 intVcc를 받고, 드레인에 저레벨 백 게이트 전압 VNBL을 받을 때이다(도 8C 참조). 이 상태에서도 먼저의 조건이 만족되고 있고, 메모리셀 트랜지스터의 게이트 절연막과 동일 공정에서 이 p채널 MOS 트랜지스터(10a 및 10b)의 게이트 절연막을 생성함으로써 확실히 이 p채널 MOS 트랜지스터(10a 및 10b)의 내압 특성을 보증할 수 있다.
즉, 도 9에 도시한 바와 같이 메모리 셀 트랜지스터(60b)와 백 게이트 전압 발생 회로의 n채널 MOS 트랜지스터(56a)를 동일 공정에서 제작할 수 있고, 또한 이 백 게이트 전압 발생 회로(56)에 포함되는 p채널 MOS 트랜지스터(56b)는 그의 게이트 절연막 제조 공정을 메모리 셀 트랜지스터와 동일 공정으로 할 수 있고(이온 주입은 게이트 전극에 대해 자기 정합적으로 행해진다), 전혀 프로세스 공정수를 증가시키는 일없이 내압 특성이 보증된 백 게이트 전압 발생 회로를 생성할 수 있다.
또한 도 10A에 나타낸 바와 같이, 이 소오스 전위 Vss에 관해서 극성이 다르고 그의 크기(절대값)을 동일하게 함으로써 (｜VNBL｜ = ｜VNBH｜), 도 10B에 도시한 바와 같이 대기 사이클시에 있어서의 백 게이트 전압 VNB(VNBL)에 의한 백 게이트-소오스간의 PN 접합에 인가되는 전압과 도 10C에 도시한 바와 같이 활성 사이클시에 있어서의 백 게이트-소오스간 전압은 그의 극성이 다르고, 크기는 같게 되며, 한쪽의 방향에서의 PN 접합에 대한 전압 응력이 크게 되는 일은 없고, 그의 백 게이트-소오스간의 전압 응력을 대기 사이클시 및 활성 사이클시의 양 사이클에서 최소로 할 수 있다. 이에 의해 PN 접합의 내압 특성이 보증된다.
게다가, 상술한 워드선 구동 전압 Vpp와 내부 전원 전압 intVcc는 통상 Vpp = (3/2)·intVcc의 관계를 만족한다. 따라서, 이 저레벨 백 게이트 전압 VNBL로서 다음 식을 만족하는 전압이 선택되면 좋다.
(intVcc +｜VNLB｜) / intVcc
= Vpp / intVcc = 3/2
따라서, 상술한 백 게이트 전압 VNBH 및 VNBL으로서 +0.5V 및 -0.5V가 선택되어도 좋다.
[백 게이트 전압 발생 회로의 구성 2]
도 11은 백 게이트 전압 발생 회로의 다른 구성을 나타낸 도면이다. 이 도 11에 나타낸 백 게이트 전압 발생 회로는 백 게이트 구동 회로(95)의 구성이 도 7에 나타낸 백 게이트 전압 발생 회로의 구성과 다르다. 이 도 11에 나타낸 백 게이트 전압 발생 회로의 다른 구성은 도 7에 나타낸 백 게이트 전압 발생 회로의 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙여 그 상세 설명은 생략한다.
백 게이트 구동 회로(95)는 고레벨 백 게이트 전압 VNBH를 전달하는 신호선(90)과 내부 노드(96a)의 사이에 접속되고, 그의 게이트에 내부 노드(11a)상의 신호를 받는 p채널 MOS 트랜지스터(95a)와, 신호선(90)과 내부 노드(96b)의 사이에 접속되고, 그의 게이트가 내부 노드(11b)에 접속되는 p채널 MOS 트랜지스터(95b)와, 내부 노드(96a)와 저레벨 백 게이트 전압 VNBL을 전달하는 신호선(14)의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(96b)에 접속되는 n채널 MOS 트랜지스터(95c)와, 내부 노드(96b)와 신호선(4)의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(96a)에 접속되는 n채널 MOS 트랜지스터(96d)를 포함한다. 내부 노드(96b)가 백 게이트 전압 VNB를 출력하는 노드(91)에 접속된다.
이 백 게이트 구동 회로(95)는 레벨 변환 회로(10)으로부터 출력되는 내부 전원 전압 intVcc와 저레벨 백 게이트 전압 VNBL의 전압을 고레벨 백 게이트 전압 VNBH와 저레벨 백 게이트 전압 VNBL의 전압 레벨로 변환하는 변환 회로이다. 즉, 내부 노드(11a)의 전압 레벨이 저레벨 백 게이트 전압 VNBL 레벨일 때, p채널 MOS 트랜지스터(95a)가 도통하고, p채널 MOS 트랜지스터(95b)가 비도통 상태로 된다. 이 상태에서는, 내부 노드(96a)가 고레벨 백 게이트 전압 VNBH 레벨로 충전되어 MOS 트랜지스터(95d)가 도통하고, 내부 노드(96d)의 전압 레벨을 저하시킨다. 최종적으로, n채널 MOS 트랜지스터(95d)가 내부 노드(96b)의 전압 레벨을 저레벨 백 게이트 전압 VNBL 레벨로 저하시키고, MOS 트랜지스터(95c)는 비도통 상태로 된다. 따라서, 백 게이트 전압 VNB로서 저레벨 백 게이트 전압 VNBL이 출력된다.
한편, 내부 노드(11a)가 전원 전압 intVcc 레벨, 내부 노드(11b)가 저레벨 백 게이트 전압 VNBL 레벨일 때에는, p채널 MOS 트랜지스터(95a)가 비도통 상태, p채널 MOS 트랜지스터(95b)가 도통 상태로 되고, 내부 노드(96b)는 고레벨 백 게이트 전압 VNBH로 충전된다. 따라서, 백 게이트 전압 VNB로서 고레벨 백 게이트 전압 VNBH가 출력된다.
이 구성에서도 MOS 트랜지스터(95a 및 95b)의 게이트-드레인간은 최대 intVcc +｜VNBL｜의 전압 레벨이고, 그의 게이트 절연막의 내압 특성은 확실히 보증된다. n채널 MOS 트랜지스터(95c 및 95d)는 그의 게이트-소오스간 또는 게이트-드레인간의 전압은 최대 VNBH +｜VNBL｜의 전압 레벨이고, 실질적으로 내부 전원 전압 intVcc 레벨이며, 충분히 그의 내압 특성은 보증된다. 레벨 변환 회로(10)에서는 이전의 도 7에 나타낸 구성과 마찬가지로 MOS 트랜지스터의 게이트-소오스간 또는 게이트-드레인간 전압은 intVcc +｜VNBL｜의 전압 레벨이고, 확실히 그의 내압 특성은 보증된다.
또한, 이 도 11에 나타낸 백 게이트 구동 회로(95)에서는 p채널 MOS 트랜지스터(96b)의 도통시, 그의 게이트-소오스간 전압은 VNBH +｜VNBL｜로 되고, 도 7에 도시한 n채널 MOS 트랜지스터(15a)의 도통시에 있어서의 게이트-드레인간 전압보다도 크게 되고, 그의 p채널 MOS 트랜지스터(95b)는 비포화 영역에서 동작하며, 고속으로 그의 출력 노드(91)을 충전하여 백 게이트 전압 VNB의 저레벨 백 게이트 전압 VNBL로부터 고레벨 백 게이트 전압 VNBH로의 절환을 빠르게 할 수 있다. 또한, 안정시 MOS 트랜지스터(95a-95d)는 모두 비도통으로 되고 선(90 및 14)간의 전류 경로는 존재하지 않는다.
게다가, 이 도 7 및 도 11에 나타낸 구성은 p채널 MOS 트랜지스터의 기판 영역에 인가하는 백 게이트 전압 VPB를 발생하기 위한 회로 구성에도 용이하게 적용할 수 있다. 전압 극성 및 MOS 트랜지스터의 채널의 도전형을 모두 역으로 하기만 하면 된다.
도 12는 본 발명의 제1 실시예에서의 p채널 MOS 트랜지스터의 백 게이트로 인가되는 백 게이트 전압 VPB의 특성을 개략적으로 나타낸 도면이다. 도 12에 나타낸 바와 같이, p채널 MOS 트랜지스터의 경우, 그의 소오스가 내부 전원 전압 intVcc를 받는다. 따라서, 백 게이트 전압 VPB로서는 그의 내부 전원 전압 intVcc보다도 높은 전압 VPBH 및 내부 전원 전압 intVcc보다도 낮은 전압 VPBL이 사용된다. 이 전압 VPBH, intVcc 및 VPBL은 이하의 관계식을 만족한다.
VPBH - intVcc = intVcc - VPBL
따라서, 이와같은 내부 전원 전압 intVcc에 관해서 대칭적인 고레벨 백 게이트 전압 VPBH 및 저레벨 백 게이트 전압 VPBL을 사용함으로써 이전의 n채널 MOS 트랜지스터의 백 게이트 전압 VNB에 대해서 설명한 것과 동일 작용 효과를 얻을 수 있다.
[백 게이트 전압 발생 회로의 구성 3]
도 13은 백 게이트 전압 발생 회로의 제3의 구성을 나타낸 도면이다. 도 13에 있어서, 백 게이트 전압 발생 회로는 전원선(전원 노드)(1)상의 내부 전원 전압 intVcc과 접지 노드(접지선)(2)상의 접지 전압 Vss를 두 동작 전원 전압으로서 동작하고, 입력 노드(98)에 주어진 활성화 신호 ACT를 반전하여 출력 노드(99)에 전달하는 인버터(100)과, 인버터(100)의 출력 신호의 진폭을 고레벨 백 게이트 전압 VPBH 및 저레벨 백 게이트 전압 VBPL의 전압 레벨로 변환하는 레벨 변환 회로(110)과, 이 레벨 변환 회로(110)의 출력 신호에 따라서 전압 VPBH 및 VPBL의 한쪽을 선택하여 백 게이트 전압 VPB로서 출력하는 백 게이트 구동 회로(120)을 포함한다.
레벨 변환 회로(110)은 고레벨 백 게이트 전압 VPBH를 전달하는 백 게이트 전압 전달선(112)와 내부 노드(111a)의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(111b)에 접속되는 p채널 MOS 트랜지스터(110a)와, 백 게이트 전압 전달선(112)와 내부 노드(111b)의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(111a)에 접속되는 p채널 MOS 트랜지스터(110b)와, 내부 노드(111a)와 접속 노드의 사이에 접속됨과 동시에 그의 게이트에 인버터(100)의 출력 신호를 받는 n채널 MOS 트랜지스터(110c)와, 내부 노드(111b)와 접지 노드의 사이에 접속됨과 동시에 그의 게이트에 활성화 신호 ACT를 받는 n채널 MOS 트랜지스터(110d)를 포함한다.
백 게이트 전압 절환 회로(120)은 백 게이트 전압 전달선(112)와 출력 노드(116)의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(111a)에 접속되는 p채널 MOS 트랜지스터(120a)와, 출력 노드(116)과 저레벨 백 게이트 전압 VPBL을 전달하는 선(114)의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(111a)에 접속되는 n채널 MOS 트랜지스터(120b)를 포함한다. 이 백 게이트 구동 회로(120)은 전압 VPBH 및 VPBL을 두 동작 전원 전압으로서 동작하는 CMOS 인버터로서 기능한다.
VPBH - Vss = Vpp - Vss,
(VPBL + VPBH) / 2 = intVcc
의 관계가 만족된다. 다음에 동작에 대해서 간단히 설명한다.
활성화 신호 ACT가 L 레벨에 있고 대기 상태를 나타낼 때에는, 레벨 변환 회로(110)에서 MOS 트랜지스터(110c)가 도통 상태, n채널 MOS 트랜지스터(110d)가 비도통 상태로 된다. 따라서, 내부 노드(111a)가 MOS 트랜지스터(110c)에 의해 접지 전압 레벨로 방전된다. 이 내부 노드(111a)의 전압 레벨의 저하에 따라서 p채널 MOS 트랜지스터(110b)가 도통하고, 내부 노드(111b)를 충전한다. 이 내부 노드(111b)의 전압 레벨의 상승에 따라 p채널 MOS 트랜지스터(110a)가 비도통 상태로 되고, 그에 따라 내부 노드(111a)가 고속으로 접지 전압 레벨로 방전된다. 최종적으로 p채널 MOS 트랜지스터(110b)가 도통 상태, p채널 MOS 트랜지스터(110a)가 비도통 상태로 되고, 내부 노드(111b)의 전압 레벨은 고레벨 백 게이트 전압 VPBH 레벨로 된다. 한편, 내부 노드(111a)는 접지 전압 레벨로 된다. 따라서, 백 게이트 구동 회로(120)에서, p채널 MOS 트랜지스터(120a)가 도통 상태로 되고, n채널 MOS 트랜지스터(120b)가 비도통 상태로 된다. 이에 의해, 고레벨 백 게이트 전압 VPBH가 출력 노드(116)을 거쳐 백 게이트 전압 VPB로서 출력된다. 이에 의해, 백 게이트 전압 VPB를 백 게이트에 받는 p채널 MOS 트랜지스터의 문턱값 전압의 절대값이 높게 된다.
한편, 활성화 신호 ACT가 H 레벨일 때에는, n채널 MOS 트랜지스터(110d)가 도통 상태, n채널 MOS 트랜지스터(110c)가 비도통 상태로 되고, 내부 노드(111a)가 고레벨 백 게이트 전압 VPBH 레벨로 충전되고, 한편 내부 노드(111b)는 접지 전위 레벨로 방전된다. 이 상태에서는 백 게이트 전압 절환 회로(120)에서는 p채널 MOS 트랜지스터(120a)가 비도통 상태, n채널 MOS 트랜지스터(120b)가 도통 상태로 되고, 저레벨 백 게이트 전압 VPBL이 백 게이트 전압 VPB로서 출력 노드(116)으로부터 출력된다. 이에 의해, 백 게이트 전압 VPB를 백 게이트에 받는 p채널 MOS 트랜지스터의 문턱값 전압의 절대값이 작게 된다.
이 도 13에 도시한 백 게이트 전압 발생 회로의 구성에서 백 게이트 구동 회로(120)에 CMOS 인버터를 사용하고 있다. 따라서, 백 게이트 전압 VPB를 고레벨 백 게이트 전압 VPBH 및 저레벨 백 게이트 전압 VPBL 양자의 사이에서 고속으로 절환할 수 있다.
[백 게이트 전압 생성 회로의 구성 1]
도 14는 고레벨 백 게이트 전압 VNBH를 생성하는 회로의 구성을 나타낸 도면이다. 도 14에서, 백 게이트 전압 발생 회로는 전원선(129)와 내부 노드(130a)의사이에 접속되는 저항 소자 R과, 전원선(129)와 내부 노드(130b)의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(130a)에 접속되는 p채널 MOS 트랜지스터 QP1과, 내부 노드(130b)와 접지 노드의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(130c)에 접속되는 n채널 MOS 트랜지스터 QN1과, 내부 노드(130a)와 내부 노드(130c)의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(130b)에 접속되는 p채널 MOS 트랜지스터 QP2와, 내부 노드(130c)와 접지 노드와의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(130c)에 접속되는 n채널 MOS 트랜지스터 QN2와, 전원선(129)와 내부 노드(130d)의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(130d)에 접속되는 p채널 MOS 트랜지스터 QP3와, 내부 노드(130d)와 접지 노드의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(130c)에 접속되는 n채널 MOS 트랜지스터 QN3와, 전원(129)와 내부 노드(130e)의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(130d)에 접속되는 p채널 MOS 트랜지스터 QP4와, 내부 노드(130e)와 접지 노드의 사이에 접속됨과 동시에 그의 게이트가 접지 노드에 접속되는 p채널 MOS 트랜지스터 QP5를 포함한다. 이들 MOS 트랜지스터 QP1∼QP5 및 QN1∼QN3는 기준 전압 Vref를 발생하는 회로를 구성한다.
백 게이트 전압 생성 회로는 또한 기준 전압 Vref와 출력 노드(131)상의 전압 VNBH를 비교하는 비교 회로 CP와, 비교 회로 CP의 출력 신호에 따라 전원선(129)로부터 출력 노드(131)로 전류를 공급하는 p채널 MOS 트랜지스터 QP6를 포함한다. 이 출력 노드(131)로부터 고레벨 백 게이트 전압 VNBH가 출력된다. 다음에, 이 도 14에 도시한 백 게이트 전압 생성 회로의 동작에 대해서 간단히 설명한다.
이제, n 채널 MOS 트랜지스터 QN1은 전달 계수 βn1을 가지며, 또한 고저항으로서 작용하고, 한편 MOS 트랜지스터 QN2, QN3의 각각은 동일 전달 계수 βn2를 가지며, p채널 MOS 트랜지스터 QP1∼QP5는 각각 전달 계수 βp1, βp2, βp3, βp4 및 βp5를 가지는 것으로 가정한다. 또한, 전달 계수 βp1이 전달 계수 βn2보다도 충분히 크다고 가정한다. 전원선(129)상의 전원 전압 Vcc는 외부로부터 주어지는 전원 전압이라도 좋고, 또한 내부의 전원 전압이라도 좋지만, 여유를 가지고 고레벨 백 게이트 전압 VNBH를 생성하기 위해서는 이 전원선(129)는 외부로부터의 전원 전압 Vcc를 이용하는 것이 바람직하다.
저항 소자 R을 통해 전류 I3가 흐르면, 이 전류 I3는 MOS 트랜지스터 QP2 및 QN2를 통해 흐른다. MOS 트랜지스터 QN2는 MOS 트랜지스터 QN1과 전류 미러(current mirror) 회로를 구성하고 있고, 동일 크기의 전류가 이들 MOS 트랜지스터 QN1 및 QN2로 흐른다. 이 MOS 트랜지스터 QN1으로는 MOS 트랜지스터 QP1으로부터 전류가 공급된다. MOS 트랜지스터 QN1의 전달 계수 βn1은 MOS 트랜지스터 QP1의 전달 계수 βp1보다도 충분히 작게 되어 있고, 따라서 p채널 MOS 트랜지스터 QP1은 이 게이트-소오스간 전압이 문턱값 전압 VTP로 되도록 전류 I4를 공급한다. 전류 I3가 증가하고 노드(130a)의 전압 Vc가 저하하면, p채널 MOS 트랜지스터 QP1을 거쳐 흐르는 전류 I4가 증가하고, 노드(130b)의 전압 VB의전압 레벨을 상승시킨다. 그에 따라 p채널 MOS 트랜지스터 QP2의 전류를 제한하고, 이 증가한 전류 I3를 저하시킨다. 한편, 전류 I3가 저하하고 노드(130a)의 전압 Vc가 상승하면, p채널 MOS 트랜지스터 QP1이 공급하는 전류 I4가 작게 된다. 이에 의해, n채널 MOS 트랜지스터 QN1이 노드(130b)를 방전하고(저항으로서 작용하여 노드(130b)의 전압 VD가 저하한다), 노드(130b)의 전압 VD가 저하하고 MOS 트랜지스터 QP2의 콘덕턴스(conductance)가 크게 되어 전류 I3를 증가시켜 노드(130a)의 전압 Vc의 전압 레벨을 저하시킨다. 따라서, 이 p채널 MOS 트랜지스터 QP1 및 QP2 및 n채널 MOS 트랜지스터 QN1 및 QN2는 정전류 회로로서 기능하고, 전류 I3는 저항 소자 R의 양단의 전압과 저항 소자 R의 저항값 R에 의해 결정된다.
한편, n채널 MOS 트랜지스터 QN2는 n채널 MOS 트랜지스터 QN3와 전류 미러 회로를 구성하고 있고, 이들 MOS 트랜지스터 QN2 및 QN3에 같은 크기의 전류가 흐른다. 노드(130d)의 전압 VA는 MOS 트랜지스터 QP3가 공급하는 전류 I2에 의해 결정된다. MOS 트랜지스터 QP3는 게이트-드레인이 상호 접속되어 있고, 포화 영역에서 동작하며 이 포화 영역의 드레인 전류로부터 노드(130d)의 전압 VA를 구할 수 있다. MOS 트랜지스터 QP3와 MOS 트랜지스터 QP4는 전류 미러 회로를 구성하고 있고, 이 MOS 트랜지스터 QP4에는 MOS 트랜지스터 QP3를 흐르는 전류 I2의 미러 전류 I1이 흐른다. 이 전류 I1과 전류 I2의 비는 전달 계수 βp4와 전달 계수 βp3의 비에 의해 주어진다.
MOS 트랜지스터 QP4가 공급하는 전류 I1은 MOS 트랜지스터 QP5를 통해 흐른다. 이 MOS 트랜지스터 QP5는 그의 게이트가 접지 노드에 접속되어 있고, 포화 영역에서 동작하며 따라서 노드(130e)의 전압, 즉 기준 전압 Vref은 그의 전류 I1과 MOS 트랜지스터 QP5의 포화 영역에서 흐르는 전류값에 의해 결정된다. 이 기준 전압 Vref은 다음 수학식으로 표현된다.
Figure 1019970048700_B1_M0002
이제, βp4 = n·βp3로 하면, 전류 I3는 n·I2로 표현된다. 따라서, 이 경우 기준 전압 Vref은 다음 수학식으로 표시된다.
Figure 1019970048700_B1_M0003
즉, 기준 전압 Vref은 p채널 MOS 트랜지스터 QP1 ∼QP5의 문턱값 전압 VTP(이들의 문턱값 전압을 모두 같게 하고 있다)와, p채널 MOS 트랜지스터 QP5의 전달 계수 βp5와, 저항 소자 R의 저항값과, p채널 MOS 트랜지스터 QP3 및 QP4의 미러 비 n에 의존한다. 즉, 기준 전압 Vref은 전원 전압 Vcc에 의존하지 않는 일정한 전압이다.
비교 회로 CP는 출력 노드(131)상의 전압 VNBH가 기준 전압 Vref보다도 높은 경우에는, H 레벨의 신호를 출력하고, p채널 MOS 트랜지스터 QP6를 비도통 상태로 한다. 한편, 이 출력 노드(131)의 전압 VNBH가 기준 전압 Vref보다도 낮은 경우에는, 비교 회로 CP는 L 레벨의 신호를 출력하고, p채널 MOS 트랜지스터 QP6의 콘덕턴스를 크게 하고, 전원선(129)로부터 출력 노드(131)로 전류를 공급하고, 이 전압 VNBH의 전압 레벨을 상승시킨다. 따라서, 이 고레벨 백 게이트 전압 VNBH는 기준 전압 Vref의 전압 레벨과 거의 같게 된다.
[저레벨 백 게이트 전압 VNBL 생성 회로]
도 15는 n 채널 MOS 트랜지스터에 대한 저레벨 백 게이트 전압 VNBL을 생성하는 회로의 구성을 나타낸 도면이다. 도 15에서, 이 저레벨 백 게이트 전압 발생 회로는 접지선상의 접지 전압 Vss와 부전압 전달선(135)상의 부전압 VBB를 두 동작 전원 전압으로서 부의 저레벨 백 게이트 전압 VNBL을 생성한다. 이 저레벨 백 게이트 전압 생성 회로는 부전압 전달선(135)와 내부 노드(136a)의 사이에 접속되는 저항 소자 Ra와, 부전압 전달선(135)와 내부 노드(136b)의사이에 접속됨과 동시에 그의 게이트가 내부 노드(136a)에 접속되는 n채널 MOS 트랜지스터 QN5와, 내부 노드(136a)와 내부 노드(136c)의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(136b)에 접속되는 n 채널 MOS 트랜지스터 QN6와, 내부 노드(136b)와 접지 노드의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(136c)에 접속되는 p채널 MOS 트랜지스터 QP6와, 내부 노드(136c)와 접지 노드의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(136c)에 접속되는 p채널 MOS 트랜지스터 QP7와, 부전압 전달선(135)와 내부 노드(136d)의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(136d)에 접속되는 n채널 MOS 트랜지스터 QN7과, 내부 노드(136d)와 접지 노드의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(136c)에 접속되는 p채널 MOS 트랜지스터 QP8과, 부전압 전달선(135)와 내부 노드(136e)의 사이에 접속됨과 동시에 그의 게이트가 내부 노드(136d)에 접속되는 n채널 MOS 트랜지스터 QN8과, 내부 노드(136e)와 접지 노드의 사이에 접속됨과 동시에 그의 게이트가 접지 노드에 접속되는 n채널 MOS 트랜지스터 QN9를 포함한다. p채널 MOS 트랜지스터 QP6∼QP8의 전달 계수 β는 n 채널 MOS 트랜지스터 QN5의 전달 계수 β보다도 충분히 작게 된다. 내부 노드(136e)로부터 기준 전압 Vref가 출력된다.
저레벨 백 게이트 전압 생성 회로는 또한 출력 노드(137)상의 백 게이트 전압 VNBL과 기준 전압 Vref를 비교하는 비교 회로 CP와, 출력 노드(137)과 부전압 전달선(135)의 사이에 접속되고 비교 회로 CP의 출력 신호에 따라서 출력 노드(137)로부터 부전압 전달선(135)로 전류를 공급하고 전압 VNBL의 레벨을 조정하는 n채널 MOS 트랜지스터 QN10을 포함한다.
이 기준 전압 Vrefa을 생성하는 회로 부분은 도 14에 나타낸 기준 전압 Vref를 발생하는 회로 부분과, MOS 트랜지스터의 채널의 도전형이 모두 역으로 됨과 동시에 전원 전압 Vcc 대신에 부전압 VBB가 사용되고 있다. 따라서, 이 도 15에 나타낸 기준 전압 발생부는 도 14에 나타낸 기준 전압 발생부와 마찬가지로 동작하고(전류가 흐르는 방향이 역으로 된다), 내부 노드(136e)로부터는 다음 수학식으로 표현되는 기준 전압 Vrefa가 출력된다.
Figure 1019970048700_B1_M0004
여기에서, βn9가 n채널 MOS 트랜지스터 QN9의 전달 계수를 나타내고, VTN은 n채널 MOS 트랜지스터 QN5∼QN8의 문턱값 전압을 나타낸다.
비교 회로 CP는 부전압 VBB를 한쪽 동작 전원 전압으로서 동작하고 있다. 다른쪽 전원 전압은 전원 전압 Vcc 및 접지 전압 Vss 중 어느 것이라도 좋다. 출력 노드(137)상의 전압 VNBL이 기준 전압 Vrefa보다도 높은 경우에는, 비교 회로 CP의 출력 신호가 하이 레벨로 되고, n채널 MOS 트랜지스터 QN10의 콘덕턴스가 크게 되고, 출력 노드(137)로부터 부전압 전달선(135)로 전류가 흐르며, 전압 VNBL의 전압 레벨이 저하한다. 한편, 전압 VNBL이 기준 전압 Vrefa 보다도 낮은 경우에는, 비교 회로 CP는 L 레벨(부전압 VBB 레벨)의 신호를 출력하고, MOS 트랜지스터 QN10을 비도통 상태로 한다. 따라서, 출력 노드로부터의 전압 VNBL은 기준 전압 Vrefa의 전압 레벨로 된다.
도 16은 부전압 VBB를 발생하는 회로의 구성의 일례를 나타낸 도면이다. 도 16에서 부전압 발생 회로는 노드(139a)와 노드(139b)의 사이에 접속되고, 클럭 신호 φ 에 따라 전하 펌프(charge pump) 동작을 행하는 커패시터(140a)와, 노드(139b)와 접지 노드의 사이에 접속됨과 동시에 그의 게이트가 노드(139b)에 접속되는 n채널 MOS 트랜지스터(140b)와, 노드(139b)와 노드(139c)의 사이에 접속됨과 동시에 그의 게이트가 노드(139c)에 접속되는 n채널 MOS 트랜지스터(140c)와, 노드(139c)와 노드(139d)의 사이에 접속되고, 노드(139d)에 주어지는 클럭 신호 / φ 에 따라 전하 펌프 동작을 행하는 커패시터(140d)와, 노드(139c)와 노드(139e)의 사이에 접속됨과 동시에 그의 게이트가 노드(139a)에 접속되는 n채널 MOS 트랜지스터(140e)와, 노드(139e)와 접지 노드의 사이에 접속되는 안정화 용량(140f)와, 노드(139e)와 접지 노드의 사이에 접속되고 노드(139e)로부터 출력되는 부전압 VBB의 전압 레벨을 소정 전압 레벨로 클램프하는 클램프 회로(140g)를 포함한다.
MOS 트랜지스터(140b, 140c, 및 140d)는 다이오드로서 동작하고, 각각의 문턱값 전압은 충분히 작게 된다.
이 도 16에 나타낸 부전압 발생 회로의 구성에서는, 노드(139b)는 MOS 트랜지스터(140b)의 클램프 기능 및 커패시터(140a)의 전하 펌프 동작에 의해 전압 Vt와 전압 Vt-Vcc의 사이에서 변화한다. 여기에서, 클럭 신호 φ 및 / φ 는 접지 전압 Vss와 전원 전압 Vcc의 사이에서 변화한다. 또한, Vt는 MOS 트랜지스터(140b, 140c 및 140e)의 문턱값 전압을 나타낸다.
MOS 트랜지스터(140c)는 노드(139c)의 전압 레벨이 높을 때에 도통한다. 클럭 신호 φ 및 / φ 는 서로 상보인 클럭 신호이고, 노드(139b)의 전압 레벨이 높게 될 때, 노드(139c)의 전압 레벨은 낮게 된다. 따라서, 이 노드(139c)의 전압 레벨은 2·Vth - Vcc와 2·Vt - 2 Vcc의 사이에서 변화한다.
MOS 트랜지스터(140e)는 다이오드로서 동작하고, 노드(139e)의 전압 레벨이 노드(139c)보다도 높을 때에 도통한다. MOS 트랜지스터(140e)는 이 노드(139e)와 노드(139c)의 전위차가 그의 문턱값 전압 Vt 이하로 되면 비도통 상태로 된다. 따라서, 노드(139e)의 전압 레벨은 -(2·Vcc - 3·Vt)로 주어진다. 이 노드(139e)의 전압은 클램프 회로(140g)의 기능에 의해 소정의 전압 레벨로 클램프된다. 이에 의해, 소정의 전압 레벨을 갖는 부전압 VBB가 생성된다. 노드(139e)로부터의 부전압 VBB는 안정화 용량(140f)에 의해 안정화된다. 클램프 회로(140g)는 이 전하 펌프 동작에 의해 발생되는 부전압의 레벨에 따라 특히 설치되지 않아도 좋다.
이 도 14 및 도 15에 도시한 백 게이트 전압 VNBH 및 VNBL 생성 회로를 이용하면, 이전의 식으로부터 MOS 트랜지스터의 채널의 도전형을 역전하여 전원 전압 Vcc 대신에 부전압 VBB를 이용함으로써 접지 전압 Vss을 기준으로 하여 그의 절대값이 같은 백 게이트 전압 VNBH 및 VNBL을 생성할 수 있다. 또한, 기준 전압 Vref 및 Vrefa를 생성하고, 이것과 백 게이트 전압을 비교하여 그의 비교 결과에 따라 전압 레벨을 다시 조정하는 피드백 루프를 사용함으로써 발생되는 백 게이트 전압 VNBH 및 VNBL의 전압 레벨을 안정화시킬 수 있고, 이들 백 게이트 전압 VNBL 및 VNBH를 받는 MOS 트랜지스터의 문턱값 전압을 확실히 소망의 전압 레벨로 설정할 수 있다. 특히, PN 접합의 확산 전위(약 0.7V)에 가까운 전압 레벨로 설정되는 하이 레벨 백 게이트 전압 VNBH의 전압 레벨을 정확히 조정함으로써 이 하이 레벨 백 게이트 전압 VNBH가 확산 전위보다도 높게 되어 PN 접합이 순방향으로 바이어스되고 기판 영역으로부터 불순물 영역으로 전류가 흐르는 것을 확실히 억제할 수 있다.
[p채널 MOS 트랜지스터를 위한 백 게이트 전압 생성 회로]
도 17은 p채널 MOS 트랜지스터의 백 게이트에 주어지는 하이 레벨 백 게이트 전압 VNBH를 생성하는 회로의 구성을 나타낸 도면이다. 이 도 17에 나타낸 백 게이트 전압 생성 회로는 도 14에 나타낸 전압 VNBH를 위한 백 게이트 전압 생성 회로의 구성과, 전원선(129)에 주어지는 내부 전원 전압 intVcc 대신에 이 내부 전원 전압 intVcc보다도 높은 고전압 VPP(워드선 구동 전압과 다르다)를 사용하는 것, 및 접지 전압 대신에 이 내부 전원선(129)상의 내부 전원 전압 intVcc를 이용하는 것이 다를 뿐이며, 다른 회로 구성은 동일하다. 따라서, 대응하는 부분에 동일 참조 번호를 붙여 그의 상세한 설명은 생략한다.
이 도 17에 나타낸 구성에서는 출력 노드(151)로부터 고레벨 백 게이트 전압 VPBH가 출력된다. 이 기준 전압 Vrefb는 내부 전원 전압 intVcc를 기준으로 하여 기준 전압 Vrefb를 측정하면 되기 때문에, 다음 수학식으로 표현할 수 있다.
Figure 1019970048700_B1_M0005
도 18은 도 17에 나타낸 고전압 VPP를 발생하는 회로의 구성의 일례를 나타낸 도면이다. 도 18에서, 고전압 발생 회로는 노드(151a)와 노드(151b)의 사이에 접속되어 노드(151a)에 주어지는 클럭 신호 φ 에 따라 전하 펌프 동작을 행하는 커패시터(152a)와, 전원 노드와 노드(151b)의사이에 접속됨과 동시에 그의 게이트가 전원 노드에 접속되는 n 채널 MOS 트랜지스터(152b)와, 노드(151b)와 노드(151c)의 사이에 접속됨과 동시에 그의 게이트가 노드(151b)에 접속되는 n채널 MOS 트랜지스터(152c)와, 노드(151f)와 노드(151c)의 사이에 접속되어 노드(151f)에 주어지는 클럭 신호 / φ 에 따라 전하 펌프 동작을 행하는 커패시터(152d)와, 노드(151c)와 노드(151e)의 사이에 접속됨과 동시에 그의 게이트가 노드(151c)에 접속되는 n채널 MOS 트랜지스터(152e)와, 노드(151e)와 전원 노드의 사이에 접속되어 노드(151e)의 전위를 안정화시키기 위한 안정화 용량(152f)와, 노드(151e)에 결합되어 이 노드(151e)의 전압 레벨을 소정 전압 레벨로 클램프하는 클램프 회로(152g)를 포함한다. 클램프 회로(152g)는 다른쪽 노드가 전원 노드에 접속된다. 노드(152e)가 출력 노드(152f)에 접속되어 이 출력 노드(152f)로부터 고전압 VPP가 출력된다.
MOS 트랜지스터(152b, 152c 및 152e)는 그의 문턱값 전압이 낮은 로우 Vt 트랜지스터이다. MOS 트랜지스터(152b)는 노드(151b)의 로우 레벨을 Vcc - Vt의 레벨로 클램프한다. 따라서, 노드(151b)의 전압은 Vcc - Vt와 2·Vcc - Vt의 사이에서 변화한다.
MOS 트랜지스터(152c)는 노드(151b)의 전압 레벨이 노드(151c)의 전압 레벨보다도 문턱값 전압 Vt 높을 때에 도통한다. 따라서, 이 MOS 트랜지스터(152c)는 노드(151c)의 로우 레벨을 2·Vcc - 2·Vt로 클램프한다. 노드(151c)는 커패시터(152d)에 의한 전하 펌프 동작에 의해 그의 전압 진폭은 Vcc이다. 따라서, 노드(151c)는 3·Vcc - 2·Vt와 2·Vcc - 2·Vt의 사이에서 변화한다. MOS 트랜지스터(152e)는 노드(151c)와 노드(151e)의 전압차가 그의 문턱값 전압 Vt 이하로 되면 비도통 상태로 된다. 따라서, 노드(151e)의 전압 레벨은 3·Vcc - 3·Vt로 된다. 이 노드(151e)의 전압 레벨이 높은 경우에는, 클램프 회로(152d)에 의해 소정 전압 레벨로 클램프되어 소망의 전압 레벨을 갖는 고전압 VPP가 출력 노드(151f)로부터 출력된다. 이 고전압 VPP는 안정화 용량(152f)에 의해 안정화된다. 클램프 회로(152g)는 이 전하 펌프 동작에 의해 발생되는 전압 레벨에 따라 설치되지 않아도 좋다.
[저레벨 백 게이트 전압 생성 회로]
도 19는 p채널 MOS 트랜지스터의 저레벨 백 게이트 전압 VPBL을 생성하는 회로의 구성을 나타낸 도면이다. 이 도 19에 나타낸 저레벨 백 게이트 전압 생성 회로는 도 15에 나타낸 저레벨 백 게이트 전압 VNBL을 생성하는 회로와 이하의 점에 있어서 다르다. 부전압 전달선(35) 대신에 접지 전압 Vss를 전달하는 접지선(155)가 설치되고, 또한 접지선 대신에 내부 전원 전압 intVcc를 전달하는 전원선(129)가 설치되어 있는 것, 및 출력 노드(157)로부터의 저레벨 백 게이트 전압 VPBL과 기준 전압 Vrefc를 비교하는 비교 회로 CPA와, 노드(158)과 출력 노드(157)의 사이에 이 비교 회로 CPA의 출력 신호에 따라 전류를 공급하는 p채널 MOS 트랜지스터 QP10이 설치되어 있는 것. 노드(158)로는 전원 전압 Vcc 또는 고전압 VPP가 주어진다.
다른 구성은 도 15에 나타낸 저레벨 백 게이트 전압 생성 회로와 동일하며, 대응하는 부분에는 동일 참조 번호를 붙여 그의 설명은 생략한다. 이 도 19에 나타낸 저레벨 백 게이트 전압 생성 회로에서는 따라서 기준 전압 Vrefc는 내부 전원 전압 intVcc를 기준으로 하여 생성되기 때문에, 이 기준 전압 Vrefc는 다음 수학식으로 표현된다.
Figure 1019970048700_B1_M0006
고레벨 백 게이트 전압 VPBH를 발생하기 위한 기준 전압 Vrefb와 저레벨 백 게이트 전압 VPBL을 발생하기 위한 기준 전압 Vrefc라는 것은 따라서 내부 전원 전압 intVcc를 기준으로 하여 그의 극성이 다르고, 또한 그들 기준 전압 Vrefc와 내부 전원 전압 intVcc의 차와 내부 전원 전압 intVcc와 기준 전압 Vrefb의 차도 거의 같다. 또한, 도 19에 도시한 기준 전압 발생 회로는 도 17에 나타낸 기준 전압 발생 회로와 그의 MOS 트랜지스터의 채널의 도전형을 변경하여 고전압 VPP 대신에 접지 전압 Vss를 이용하는 것이 다를 뿐이다. 따라서, 단지 회로의 구성 요소의 치환만으로 정상적으로 필요로 되는 기준 전압을 생성할 수 있다.
비교 회로 CP는 출력 노드(157)을 전압 VPBL이 기준 전압 Vrefc보다도 높을 때는, n 채널 MOS 트랜지스터 QN10의 콘덕턴스를 크게 하여 이 전압 VPBL의 레벨을 저하시킨다. 이 출력 노드(157)의 전압 VPBL이 기준 전압 Vrefc보다도 높은 경우에는 비교 회로 CP의 출력 신호가 로우 레벨로 되고, MOS 트랜지스터 QN10은 비도통 상태로 된다. 한편, 비교 회로 CPA는 기준 전압 Vrefc보다도 전압 VPBL이 높을 때에는 하이 레벨의 신호를 출력하고, MOS 트랜지스터 QP10을 비도통 상태로 한다. 전압 VPBL이 기준 전압 Vrefc보다도 낮을 때에는 비교 회로 CPA의 출력 신호의 레벨이 저하하고, MOS 트랜지스터 QP10의 콘덕턴스를 크게 하고 노드(158)로부터 전류를 공급하여 전압 VPBL의 레벨을 상승시킨다. 이 도 19에 도시한 바와 같이, 비교 회로 CP 및 CPA와 MOS 트랜지스터 QN10 및 QP10를 사용하여 전압 VPBL의 풀 업 및 풀 다운 동작을 행하는 것은 이하의 이유에 의한다.
이제 도 20A에 도시한 바와 같이, n채널 MOS 트랜지스터에 대한 백 게이트 전압 VNB를 주는 경우를 생각하여 고레벨 백 게이트 전압 VNBH로부터 저레벨 백 게이트 전압 VNBL로 변화하는 경우에는, 도 15에 도시한 회로 구성으로부터 명백한 바와 같이 저레벨 백 게이트 전압 VNBL을 생성하는 VNBL계 회로에 의해 이 백 게이트 전압 VNB의 전압 레벨은 소정의 전압 레벨까지 풀 다운된다. 따라서, n채널 MOS 트랜지스터의 백 게이트 전압 VNB는 고속으로 저레벨 백 게이트 전압 VNBL 레벨로 저하한다. 또한, 저레벨 백 게이트 전압 VNBL로부터 고레벨 백 게이트 전압 VNBH로 변화시키는 경우, 도 14에 도시한 회로 구성으로부터 명백한 바와 같이, 이 고레벨 백 게이트 전압 VNBH를 발생하는 VNBH계 회로가 동작하고 MOS 트랜지스터의 백 게이트로 주어지는 전압 레벨을 고속으로 소정의 고레벨 백 게이트 전압 레벨에까지 상승시킨다.
한편, 도 20B에 도시한 바와 같이, p채널 MOS 트랜지스터의 백 게이트 전압 VPB를 고레벨 백 게이트 전압 VPBH로부터 저레벨 백 게이트 전압 VPBL로 절환할 때, 대상이 되는 MOS 트랜지스터의 백 게이트 전압은 이 저레벨 백 게이트 전압 VPBL보다도 높은 전압 레벨에 있다. 따라서, 이 상태에서는 MOS 트랜지스터 QP10이 비도통 상태로 되어 있지만, MOS 트랜지스터 QN10이 비교 회로 CP의 출력 신호에 따라 도통하고, 기판 영역에 주어지고 있는 고레벨 백 게이트 전압 VPBH를 고속으로 방전하여 소정의 저레벨 백 게이트 전압 VPBL까지 저하시킨다. 한편, 백 게이트 전압 VPB를 저레벨 백 게이트 전압 VPBL로부터 고레벨 백 게이트 전압 VPBH로 변화시킬 때에는, 도 17에 도시한 회로로부터 명백한 바와 같이 고레벨 백 게이트 전압 VPBH를 발생하는 VPBH계 회로를 동작하고 이 기판 영역의 저레벨 백 게이트 전압 VPBL을 고속으로 풀 업하여 소정의 고레벨 백 게이트 전압 VPBH 레벨까지 상승시킨다. 따라서, 이 p채널 MOS 트랜지스터의 백 게이트 전압을 발생하는 구성에서, 저레벨 백 게이트 전압을 생성하는 회로에서는, 풀 다운 및 풀 업 양자를 행하는 회로가 필요하게 되고, 이에 의해 고속으로 백 게이트 전압의 절환을 행할 수 있다.
이 p채널 MOS 트랜지스터의 백 게이트 전압 VPBH 및 VPBL을 생성하는 회로에서도, 기준 전압과 백 게이트 전압을 비교하여 그의 비교 결과에 따라 전압 레벨을 조정하는 피드백 루프를 사용함으로써 백 게이트 전압 VPBH 및 VPBL을 정확히 소정의 기준 전압 레벨로 설정할 수 있고, 회로 동작 등의 영향을 받는 일없이 안정되게 일정한 백 게이트 전압 VPB를 생성할 수 있으며, 이에 따라 p채널 MOS 트랜지스터의 문턱값 전압을 소망의 값으로 정확히 설정하는 것이 가능하다.
[기준 전압 발생 회로의 변경예]
도 21은 기준 전압 Vref를 발생하는 회로의 구성을 나타낸 도면이다. 이 도 21에 도시한 기준 전압 발생 회로는 도 14에 도시한 기준 전압 발생 회로의 구성과 저항 소자 R 대신에 그의 저항값이 트리밍(trimming) 가능한 가변 저항 소자(160)로 치환되고, 또한 p채널 MOS 트랜지스터 QP5 대신에 그의 전달 계수 β가 트리밍 가능한 전류/전압 변환 소자(165)로 치환되는 것이 다르며, 다른 구성은 동일하다. 따라서, 도 14에 나타낸 구성과 대응하는 부분에는 동일한 참조 번호를 붙인다. 이 도 21에 도시한 바와 같이, 가변 저항 소자(160)의 저항값 Rv 및 전류/전압 변환 소자(165)의 전달 계수 βp를 트리밍함으로써 노드(130e)로부터의 기준 전압 Vref의 전압 레벨을 조정하고 정확하게 필요로 되는 백 게이트 전압을 생성한다.
도 22A는 도 21에 도시한 가변 저항 소자(160)의 구성의 일례를 나타낸 도면이다. 도 22A에서, 가변 저항 소자(160)은 전원선(129)와 내부 노드(130a)의 사이에 직렬로 접속되는 저항 소자(r0∼rn)과, 저항 소자(r0∼rm) 각각과 병렬로 접속됨과 동시에 서로 직렬로 접속되는 용융 절단 가능한 링크 소자(f0∼fm)을 포함한다. 이들 링크 소자(f0∼fm)은 도통시에는 저저항 소자로서 작용하고 그의 저항값이 저항 소자(r0∼rm)의 그것에 비해 무시할 수 있다. 이 가변 저항 소자(160)에서 링크 소자(f0∼fm)가 모두 도통 상태일 때에는, 저항 소자(rn)만이 전원선(129)와 내부 노드(130a)에 접속되어 그의 저항값은 rn으로 된다. 링크 소자(f0∼fm)을 적당히 예를 들면 레이저 광선을 사용하여 용융 절단함으로써 이 전원선(129)와 저항 소자 rn의 사이에 적당한 수의 저항 소자가 직렬로 접속되고, 그의 가변 저항 소자(160)의저항값이 증대한다. 이전의 기준 전압 Vref의 식으로부터 명백한 바와 같이, 저항값 Rv가 크게 되면, 기준 전압 Vref의 전압 레벨이 저하한다.
도 22B는 도 21에 도시한 전류/전압 변환 소자(165)의 구성의 일례를 나타낸 도면이다. 도 22B에서, 전류/전압 변환 소자(165)는 출력 노드(130e)와 접지 노드의 사이에 직렬로 접속됨과 동시에 각각의 게이트가 접지 노드에 접속되는 p채널 MOS 트랜지스터 TQ0∼TQm과, MOS 트랜지스터 TQ1∼TQm과 병렬로 접속됨과 동시에 서로 직렬로 접속되는 용융 절단 가능한 링크 소자(F0∼Fm)을 포함한다. 링크 소자(F0∼Fm)는 도통시에 저저항 소자로서 작용하고, 대응하는 p채널 MOS 트랜지스터를 전기적으로 단락한다.
이 도 22B에 도시한 전류/전압 변환 소자(165)에서 링크 소자(F0∼Fm)이 모두 도통 상태일 때에는 MOS 트랜지스터 TQ1∼TQm이 모두 단락되고, 출력 노드(130e)와 접지 노드의 사이에는 p채널 MOS 트랜지스터 TQ0가 접속된다. 이제, 링크 소자 F0를 용융 절단하면, 이 MOS 트랜지스터 TQ0 및 TQ1이 출력 노드(130e)와 접지 노드의 사이에 직렬로 접속된다. 이들 MOS 트랜지스터 TQ0∼TQm의 사이즈(게이트 폭과 게이트 길이의 비)가 모두 동일하게 하면 게이트 길이(채널 길이)가 2배로 되고, 이에 따라 전달 계수 βp가 1/2로 된다. 따라서, 이 링크 소자(F0∼Fm)을 적당한 수 용융 절단하면, 이 출력 노드(130e)와 접지 노드의 사이에 접속되는 MOS 트랜지스터에 의해 표현되는 MOS 트랜지스터의 게이트 길이(채널 길이)가 크게 되고, 그에 따라 전달 계수 βp가 작게 된다. 이 전달 계수 βp가 작게 되면, 이전의 식으로부터 명백한 바와 같이 기준 전압 Vref의 전압 레벨이 상승한다. 가변 저항 소자(160) 및 전류/전압 변환 소자(165)의 기준 전압 Vref의 조정 방향을 반대로 함으로써 기준 전압 Vref이 제조 파라메타 등의 원인에 의해 소정의 전압 레벨과 다른 경우에도 링크 소자(f0∼fm 및 F0∼Fm)을 적당히 용융 절단함으로써 최적 레벨의 기준 전압을 생성할 수 있다.
또한, 이 도 22A에서, 저항 소자 rn과 저항 소자 r0∼rm의 저항값이 다르도록 구성하여도 좋고, 또한 도 22B에서 전류/전압 변환 소자에서 MOS 트랜지스터 TQ0와 MOS 트랜지스터 TQ1∼TQm의 사이즈(채널 폭과 채널 길이의 비)가 다르도록 구성하여도 좋다. 저항 소자 rn 및 MOS 트랜지스터 TQ0에 의해 설계값의 기준 전압 Vref을 생성할도록 하고, 실제의 기준 전압의 편차와 설계값의 기준 전압의 편차를 저항 소자 r0∼rm 및 MOS 트랜지스터 TQ1∼TQm에 의해 조정한다. 이에 의해, 기준 전압을 보다 정확히 설정할 수 있다(조정할 때의 전압 스텝을 보다 작게 할 수 있기 때문).
이 기준 전압 Vref의 조정은 p채널 MOS 트랜지스터의 고레벨 백 게이트 전압 VPBH를 발생하는 회로에도 마찬가지로 적용할 수 있다. 도 17에 도시한 회로 구성에서 저항 소자 R 및 p채널 MOS 트랜지스터 QP5를 각각 가변 저항 소자 및 전류/전압 변환 소자로 치환하면 된다. 따라서, 도 23에 도시한 바와 같이, 전달 계수 βp를 전류/전압 변환 소자를 조정함으로써 작게 하면, 기준 전압이 높게 되고, 이에 따라 백 게이트 전압 VNBH 및 VPBH가 높게 된다. 한편 가변 저항 소자를 트리밍에 의해 그의 저항값을 크게 하는 경우에는, 기준 전압이 낮게 되고, 이에 따라 백 게이트 전압 VNBH 및 VPBH가 낮게 된다. 이에 의해, 정확히 소망의 전압 레벨로 백 게이트 전압 VNBH 및 VPBH를 설정할 수 있다.
[저레벨 백 게이트 전압을 위한 기준 전압 발생 회로]
도 24는 n채널 MOS 트랜지스터의 저레벨 백 게이트 전압 VNBL을 발생하기 위한 기준 전압 Vrefa를 생성하는 기준 전압 발생 회로의 구성을 나타낸 도면이다. 이 도 24에 도시한 기준 전압 발생 회로는 도 15에 도시한 기준 전압 발생 회로와 이하의 점에서 다르다. 즉, 정전류를 생성하기 위한 저항 소자 Ra가 그의 저항값이 트리밍 가능한 가변 저항 소자(170)으로 치환되고, 또한 기준 전압을 발생하기 위한 n채널 MOS 트랜지스터 QN9가 그의 전달 계수 βn이 트리밍 가능한 전류/전압 변환 소자(175)로 치환되어 있다. 다른 구성은 도 15에 도시한 구성과 동일하고, 대응하는 부분에는 동일한 참조 번호를 붙인다. 이 전류/전압 변환 소자(175)는 n채널 MOS 트랜지스터를 구성 요소로 하며, 그의 구성은 도 25에 나타낸다.
도 25에서, 전류/전압 변환 소자(175)는 내부 노드(136a)와 접지 노드의 사이에 직렬로 접속됨과 동시에 각각의 게이트가 접지 노드에 접속되는 n채널 MOS 트랜지스터 QT0∼QTn과, MOS 트랜지스터 QT1∼QTm과 병렬로 접속됨과 동시에 서로 직렬로 접속되는 용융 절단 가능한 링크 소자(FL0∼FLm)을 포함한다. 가변 저항 소자(170)은 도 22A에 도시한 가변 저항 소자와 마찬가지의 구성을 갖는다.
이 도 24에 도시한 구성에서는 가변 저항 소자(170)의 저항값은 링크 소자를 용융 절단함으로써 크게 된다. 이 경우, 가변 저항 소자(170)을 흐르는 전류가 작게 되고, 이에 따라 기준 전압 Vrefa는 접지 전압 Vss의 레벨에 가까와진다.
한편, 도 25에 나타낸 바와 같이, 전류/전압 변환 소자(175)에서 링크 소자(FL0∼FLm)을 적당히 용융 절단하면, 이 전류/전압 변환 소자(175)의 전달 계수 βn이 작게 되고, 이 전류/전압 변환 소자(175)에서의 전압 강하가 크게 된다. 따라서, 이 상태에서는 기준 전압 Vrefa의 전압 레벨은 저하한다(보다 부로 된다).
이 도 24에 도시한 가변 저항 소자(170) 및 전류/전압 변환 소자(175)의 구성은 도 19에 도시한 p채널 MOS 트랜지스터를 위한 저레벨 백 게이트 전압 VPBL을 발생하기 위한 회로에도 적용할 수 있다.
따라서, 도 26에 도시한 바와 같이, 저레벨 백 게이트 전압을 위한 기준 전압 조정시에는 링크 소자의 용융 절단에 의해 가변 저항 소자(170)의 저항값을 크게 하는 저항 조정을 행한 경우, 저레벨 백 게이트 전압 VNBL 및 VPBL의 전압 레벨은 높게 되고, 한편 전류/전압 변환 소자(175)에서 링크 소자(FL0∼FLm)을 용융 절단함으로써 전달 계수 βn의 조정을 행하면, 이들의 기준 전압 Vrefa의 전압 레벨의 저하에 따르고, 저레벨 백 게이트 전압 VNBL 및 VPBL의 전압 레벨은 저하한다. 이에 의해, 기준 전압의 조정을 통해 백 게이트 전압 VNBL 및 VPBL을 소망의 전압 레벨로 설정할 수 있다.
이상과 같이, 이 백 게이트 전압을 생성하기 위한 기준 전압 발생 회로에 이 기준 전압 레벨을 조정하기 위한 트리밍 회로를 설치하도록 구성하고 있기 때문에, 제조 파라메타의 변동 등에 의해 기준 전압 레벨이 설계값 보다도 변화한 경우에도 확실히 소망의 전압 레벨의 기준 전압을 발생하고, 이에 따라 소망의 전압 레벨의 백 게이트 전압을 생성할 수 있고, 문턱값 전압의 변동을 억제할 수 있다.
게다가, 저항성 소자로서 저항 소자와 링크 소자의 직렬체를 서로 병렬로 설치하는 구성이 사용되어도 좋고, 또한 전류/전압 변환 회로에서도 MOS 트랜지스터와 링크 소자의 직렬체를 병렬로 설치하는 구성이 사용되어도 좋다.
[다른 적용예]
상술한 설명에서는, 이 반도체 집적 회로 장치로서 선택 워드선의 전압 레벨이 내부 전원 전압보다도 높게 되는 반도체 기억 장치에 대해서 설명하고 있다. 그렇지만, 이 대기 사이클과 활성 사이클을 갖는 반도체 집적 회로 장치이라면, MOS 트랜지스터의 소오스 전위를 기준으로 하여 극성이 다르며 그의 절대값이 같게 되는 백 게이트 전압을 인가하는 구성을 적용할 수 있다. 구성 요소인 MOS 트랜지스터의 신뢰성을 보증할 수 있고, 또한 그 외에 백 게이트 전압 발생을 위한 회로 구성에서 단지 MOS 트랜지스터의 채널의 도전형 및 전압을 반전하는 것만으로 필요로 되는 백 게이트 전압을 생성할 수 있기 때문에 용이하게 백 게이트 전압을 생성할 수 있다.
게다가, 저레벨 백 게이트 전압의 절대값과 전원 전압의 합은 전원 전압의 실질적으로 3/2배로 되는 전압 레벨이면 되고, 특히 내부 전원 전압이 1.0V, 및 소오스를 기준으로 하는 저레벨 백 게이트 전압의 절대값이 0.55 내지 0.5V로 한정할 필요는 없다.
이상과 같이, 본 발명에 따르면, MOS 트랜지스터의 백 게이트에 인가되는 전압은 소오스 전위를 기준으로 하여 극성이 다르도록 구성하였기 때문에, MOS 트랜지스터의 게이트-소오스/드레인 사이에 인가되는 전압을 작게 할 수 있고, 게이트 절연막의 신뢰성을 확보할 수 있다.
청구항 1에 따른 발명에 의하면, 선택 워드선이 제1의 전원 전압보다도 높은 구동 전압 레벨로 구동되는 반도체 집적 회로 장치에 있어서, 메모리 셀이 형성되는 기판 영역에 제2의 전원 전압을 기준으로 하여 극성이 다른 제1 및 제2의 바이어스 전압을 동작 사이클에 따라서 제공하고 있기 때문에, 메모리 셀 트랜지스터를 고속으로 동작시킬 수 있고, 또한 기입시에 확실히 저문턱값 전압화에 의해 H 레벨 데이터를 재기입할 수 있다. 또한, 바이어스 전압 발생 회로에서 MOS 트랜지스터의 게이트-소오스/드레인간의 인가 전압을 낮게 할 수 있고, 게이트 절연막의 신뢰성을 확보할 수 있다. 또한, 이 바이어스 전압과 제1의 전원 전압과의 차의 절대값과 구동 전압과 제2의 전원 전압과의 차의 절대값을 실질적으로 같게 함으로써 이 바이어스 전압 발생 회로의 MOS 트랜지스터를 메모리 셀 MOS 트랜지스터와 동일 제조 공정에서 제작할 수 있다.
청구항 2에 발명에 의하면, 내부 회로 활성화시 및 비활성화시에 있어서, 제1의 참조 전압을 기준으로 하여 서로 극성이 다른 제1 및 제2의 바이어스 전압을 인가하도록 구성하고 있기 때문에, 이들의 바이어스 전압 발생 회로의 게이트-소오스/드레인간 전압을 작게 할 수 있고, 게이트 절연막의 신뢰성이 보증된다. 또한, 이 제1 및 제2의바이어스 전압의 산술 평균을 제1의 참조 전압과 실질적으로 같게 함으로써 제1 및 제2의 바이어스 전압 발생 회로를 단지 그 구성 요소인 MOS 트랜지스터의 채널의 도전 형식 및 참조 전압 극성을 변경함으로써 생성할 수 있고, 대칭적인 회로를 사용하여 이들의 제1 및 제2의 바이어스 전압을 제작할 수 있으며, 안정되게 제1 및 제2의 바이어스 전압을 발생할 수 있다.
또한, 이 바이어스 전압을 받는 내부 회로의 구성 요소의 기판/소오스 영역에 인가되는 전압은 활성화시 및 비활성화시 동일 절대값의 바이어스 전압으로 되고, 이 기판 영역/소오스 영역의 접합부에 인가되는 전압 응력(stress)을 완화할 수 있다.
청구항 3에 따른 발명에 의하면, 워드선 승압 방식의 메모리 장치의 주변 회로의 기판 영역으로 제2의 전원 전압을 기준으로 하여 극성이 다른 제1 및 제2의 바이어스 전압을 인가하도록 구성하고 있기 때문에, 이 주변 회로의 구성 요소를 대기 사이클시에 부문턱값 전류를 억제하면서 활성 사이클시에 고속 동작을 시킬 수 있다. 또한, 이 바이어스 전압 발생 회로의 게이트-소오스/드레인간 인가 전압을 작게 할 수 있으며, 그 게이트 절연막의 신뢰성을 확보할 수 있다.
게다가, 제1의 전원 전압과 제2의 바이어스 전압의 차를 구동 전압과 제2의 전원 전압의 차의 절대값과 실질적으로 같게 함으로써 이 바이어스 전압 발생 회로의 게이트-소오스/드레인간 인가 전압과 메모리 셀 트랜지스터의 그것이 같은 정도로 되고, 메모리 셀 트랜지스터와 동일 제조 공정에서 이 기판 바이어스 발생 회로의 MOS 트랜지스터를 형성할 수 있다.
청구항 4에 따른 발명에 의하면, 워드선 승압 방식의 메모리 장치의 주변 회로가 형성되는 기판 영역으로 동작 모드에 따라서 제1의 전원 전압을 기준으로 하여 극성이 다른 제1 및 제2의 바이어스 전압을 인가함으로써 주변 회로의 MOS 트랜지스터의 대기 사이클시에 있어서의 부문턱값 누설 전류의 억제 및 활성 사이클시에 있어서의 고속 동작을 실현할 수 있다. 또한, 이 극성이 다른 바이어스 전압을 인가함으로써 주변 회로 MOS 트랜지스터의 기판/소오스 영역 사이에 인가되는 전압을 작게 할 수 있고, 이 PN 접합의 전압 응력을 완화시킬 수 있다. 게다가, 제2의 바이어스 전압과 제2의 전원 전압의 차의 절대값을 워드선 구동 전압과 제2의 전원 전압의 차의 절대값과 실질적으로 같게 함으로써 바이어스 전압 발생부에서의 MOS 트랜지스터의 게이트-소오스/드레인 사이에 인가되는 전압의 최대값을 메모리 셀 트랜지스터의 게이트-소오스/드레인간 전압과 같은 정도로 할 수 있으며, 이 바이어스 전압 발생 회로의 구성 요소인 MOS 트랜지스터를 메모리 셀 트랜지스터와 동일 제조 공정에서 제작할 수 있다.

Claims (4)

  1. 제1 및 제2의 전원 전압을 동작 전원 전압으로 하여 동작하는 반도체 집적 회로 장치에 있어서,
    행렬상으로 배열되고 제1 도전형의 기판 영역에 형성된 복수의 메모리 셀과,
    상기 행 각각에 대응하여 배치되고, 각각에 대응하는 행의 메모리 셀이 접속되는 복수의 워드선과,
    어드레스 신호에 따라서 어드레스 지정된 행에 대응하는 워드선으로 상기 제1의 전원 전압보다도 절대값이 큰 구동 전압을 전달하여 당해 워드선을 선택 상태로 구동하는 행 선택 수단, 및
    상기 기판 영역에 바이어스 전압을 인가하기 위한 바이어스 인가 수단을 구비하되,
    상기 바이어스 인가 수단은 상기 어드레스 신호가 유효로 되어 메모리 셀 선택 동작이 행해지는 활성 사이클(active cycle)시에 제1의 바이어스 전압을 상기 기판 영역으로 인가하고, 상기 행 선택 수단이 비활성 상태로 유지되는 대기 사이클(standby cycle)시에는 상기 제2의 전원 전압을 기준으로 하여 상기 제1의 바이어스 전압과 극성이 다른 제2의 바이어스 전압을 상기 기판 영역으로 인가하는 수단을 포함하며, 상기 제2의 바이어스 전압과 상기 제1의 전원 전압과의 차의 절대값은 상기 구동 전압과 상기 제2의 전원 전압과의 차의 절대값과 같은 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1 도전형의 반도체 기판 영역에 형성되고 소오스가 제1의 참조 전압을 받도록 결합되는 절연 게이트형 전계 효과 트랜지스터를 포함하며 활성화시에 소정의 기능을 실행하는 내부 회로와,
    상기 내부 회로의 활성/비활성 상태를 나타내는 동작 모드 지시 신호에 따라 상기 내부 회로의 활성화시에 상기 기판 영역으로 제1의 바이어스 전압을 인가하고, 상기 내부 회로의 비활성화시에 상기 제1의 참조 전압을 기준으로 하여 상기 제1의 바이어스 전압과 극성이 다른 제2의 바이어스 전압을 인가하는 바이어스 인가 수단을 구비하되,
    상기 제1의 바이어스 전압과 상기 제2의 바이어스 전압의 산술 평균은 실질적으로 상기 제1의 참조 전압과 같은 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1 및 제2의 전원 전압을 동작 전원 전압으로서 동작하는 반도체 집적 회로 장치에 있어서,
    행렬상로 배열되는 복수의 메모리 셀과,
    상기 각각의 행에 대응하여 배치되고 각각에 대응하는 행의 메모리 셀이 접속되며 선택시에 상기 제1의 전원 전압보다도 절대값이 큰 구동 전압이 전달되는 복수의 워드선과,
    제1 도전형의 기판 영역에 형성되는 절연 게이트형 전계 효과 트랜지스터를 포함하며 활성화시에 소정의 동작을 행하는 주변 회로, 및
    상기 기판 영역에 바이어스 전압을 인가하기 위한 바이어스 인가 수단을 구비하되,
    상기 바이어스 인가 수단은 상기 주변 회로의 활성/비활성을 지시하는 동작 모드 지시 신호에 따라 상기 주변 회로의 활성화시에 제1의 바이어스 전압을 상기 기판 영역으로 인가하고, 상기 주변 회로의 비활성화시에 상기 제2의 전원 전압을 기준으로 하여 상기 제1의 바이어스 전압과 극성이 다른 제2의 바이어스 전압을 상기 기판 영역으로 인가하는 수단을 포함하며, 상기 제2의 바이어스 전압과 상기 제1의 전원 전압과의 차의 절대값은 상기 구동 전압과 상기 제2의 전원 전압과의 차의 절대값과 실질적으로 같은 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1 및 제2의 전원 전압을 동작 전원 전압으로서 갖는 반도체 집적 회로 장치에 있어서,
    행렬상으로 배열되는 복수의 메모리 셀과,
    상기 행 각각에 대응하여 배치되고 각각에 대응하는 행의 메모리 셀이 접속되며 선택시에 상기 제1의 전원 전압보다도 절대값이 큰 구동 전압이 전달되는 복수의 워드선과,
    기판 영역에 형성되는 절연 게이트형 전계 효과 트랜지스터를 포함하며 활성화시에 소정의 동작을 행하는 주변 회로, 및
    상기 기판 영역으로 바이어스 전압을 인가하기 위한 바이어스 인가 수단을 구비하되,
    상기 바이어스 인가 수단은 상기 주변 회로의 활성/비활성을 지시하는 동작 모드 지시 신호에 따라 상기 주변 회로의 활성화시에 제1의 바이어스 전압을 상기 기판 영역에 인가하고, 상기 주변 회로의 비활성화시에 상기 제1의 전원 전압을 기준으로 하여 상기 제1의 바이어스 전압과 극성이 다른 제2의 바이어스 전압을 상기 기판 영역에 인가하는 수단을 포함하며, 상기 제2의 바이어스 전압과 상기 제2의 전원 전압과의 차의 절대값은 상기 구동 전압과 상기 제2의 전원 전압과의 차의 절대값과 실질적으로 같은 것을 특징으로 하는 반도체 집적 회로 장치.
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