KR100203531B1 - 반도체 집적회로 - Google Patents

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도시키 히사다
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니시무로 타이죠
가부시끼가이샤 도시바
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Abstract

본 발명은, DC적으로도 과도적으로도 안정된 중간전위를 공급할 수 있는 반도체 집적회로를 제공하는 것을 목적으로 하고 있다.
NMOS트랜지스터(N11)의 게이트에는 기준전위가 주어지고, 소오스에는 출력노드(L1)가 접속된다. 이 트랜지스터(N11)의 드레인과 전원(Vcc)의 사이에는 부하소자(P12)가 설치된다. 인버터회로(I11, I12)는 트랜지스터(N11)의 드레인 전위를 PMOS트랜지스터(P13)의 게이트에 순차 반전하여 전송한다. 트랜지스터 (P13)의 소오스는 전원(Vcc)에 접속되고 함께, 드레인은 출력노드에 접속된다. 출력노드의 전위가 참조 전위보다 저하하면, 트랜지스터(P13)는 인버터회로의 출력이 반전하기까지 활성화되어 출력노드를 큰 전류로 충전하는 것을 특징으로 한다. 이에 따라, 중간전위의 변동이 작은 과도적인 변동에 대해서 응답성이 높고, 안정된 중간전위가 얻어진다.

Description

반도체 집적회로
제1도는 본 발명의 제1실시예에 따른 반도체 집적회로를 도시한 회로도.
제2도는 제1도에 도시한 제1실시예에 따른 회로에서 부하소자의 다른 구성예에 대해 설명하기 위한 것으로, 부하소자와 그 주변 일부의 회로를 추출하여 도시한 회로도.
제3도는 제1도에 도시한 제1실시예에 따른 회로의 변형예를 도시한 회로도.
제4도는 본 발명의 제2실시예에 따른 반도체 집적회로를 도시한 회로도.
제5도는 제4도에 도시한 제2실시예에 따른 회로에서의 부하소자의 다른 구성예에 대해 설명하기 위한 것으로, 부하소자와 그 주변의 일부 회로를 추출하여 도시한 회로도.
제6도는 제4도에 도시한 제2실시예에 따른 회로의 변형예를 도시한 회로도.
제7도는 본 발명의 제3실시예에 따른 반도체 집적회로를 도시한 회로도.
제8도는 제7도에 도시한 제3실시예에 따른 회로의 출력노드의 전압-전류특성을 도시한 도면.
제9도는 제7도에 도시한 제3실시예에 따른 회로에서의 전송회로의 다른 구성예를 도시한 회로도.
제10도는 본 발명의 제4실시예에 따른 반도체 집적회로를 도시한 회로도.
제11도는 제10도에 도시한 제4실시예에 따른 회로의 출력노드의 전압-전류 특성을 종래예와 비교하여 도시한 도면.
제12도는 본 발명의 제5실시예에 따른 반도체 집적회로를 도시한 회로도.
제13도는 제12도에 도시한 제5실시예에 따른 회로의 변형예를 도시한 회로도.
제14도는 제12도 및 제13도에 도시한 회로의 변형예에 대해서 설명하기 위한 것으로, 비교회로부의 다른 구성예를 도시한 회로도.
제15도는 제12도 및 제13도에 도시한 회로의 변형예에 대해서 설명하기 위한 것으로, 출력전위를 유지하는 회로부의 다른 구성예를 도시한 회로도.
제16도는 제1내지 제5실시예에서 설명한 반도체 집적회로의 구체적인 응용예에 대해서 설명하기 위한 것으로, DRAM의 셀기판전위 발생회로로서 이용하는 경우의 회로도.
제17도는 제1내지 제5실시예에서 설명한 반도체 집적회로의 구체적인 응용예에 대해서 설명하기 위한 것으로, DRAM의 비트선 프리챠지전위 발생회로로서 이용하는 경우의 회로도.
제18도는 종래의 반도체 집적회로에 대해서 설명하기 위한 것으로, 중간전위 발생회로를 도시한 회로도.
제19도는 제18도에 도시한 중간전위 발생회로의 출력노드의 전압-전류특성을 도시한 회로도.
제20도는 제18도에 도시한 중간전위 발생회로를 DRAM의 셀기판전위 발생회로로서 이용하는 경우의 회로도.
제21도는 제20도에 도시한 회로의 동작을 설명하기 위한 타이밍챠트이다.
* 도면의 주요부분에 대한 부호의 설명
K1 : 기준전위 발생회로
N1∼N3, N11∼N15, N21∼N27, N31, N32 : NMOS트랜지스터
P1∼P3, P11∼P15, P21∼P27, P31, P32 : PMOS트랜지스터
L1 : 출력노드 Vcc : 전원
Vss : 접지점 S3 : 중간전위를 설정하는 회로
S4 : 중간전위의 변동을 검지하는 회로
S5, S6 : 중간전위를 유지하는 회로
R11, R12 : 저항 I11∼I14, I21∼I24 : 인버터회로
NAND11, NAND12, NAND21, NAND22 : NAND게이트회로
NOR11, NOR12, NOR21, NOR22 : NOR게이트회로
[산업상의 이용분야]
본 발명은 DRAM 등의 반도체 집적회로에 관한 것으로, 특히 셀기판전위 발생회로나 비트선 프리챠지전위 발생회로 등으로서 이용되는 중간전위 발생회로에 관한 것이다.
[종래의 기술 및 그 문제점]
종래, 이런 종류의 중간전위 발생회로는, 예컨대 제18도에 도시한 바와 같이 구성되어 있다. 이 회로는, P채널형 MOS트랜지스터(이하, PMOS트랜지스터로 약칭한다. : P1, P2, P3)와, N채널형 MOS트랜지스터(이하, NMOS트랜지스터로 약칭한다. : N1, N2, N3)에 의해 구성된다. PMOS트랜지스터(P2)는, 게이트와 드레인이 노드(L3)에 접속되고, 소오스가 노드(L4)에 접속되어 있다. NMOS트랜지스터(N2)는, 게이트와 드레인이 노드(L2)에 접속되고, 소오스가 노드(L4:PMOS트랜지스터(P2)의 소오스)에 접속되어 있다. 또한, PMOS트랜지스터(P3)의 전류통로는, 전원(Vcc)과 노드(L2) 사이에 삽입되고, 게이트는 접지점(Vss)에 접속된다. NMOS트랜지스터(N3)의 전류통로는, 노드(L3)와 접지점(Vss)간에 삽입되고, 게이트는 전원(Vcc)에 접속된다. 그리고, 이들 4개의 트랜지스터(P3, N2, P2, N3)의 전류통로의 직렬접속에 의해 노드(L2, L3, L4)의 전위 (V2, V3, V4)는 각각 다른 중간전위로서 주어지고, DC적으로는 전원전위(Vcc) 〉V2〉V4〉V3〉접지전위(Vss)라는 관계로 된다.
또한, NMOS트랜지스터(N1)는, 소오스가 노드(L1)에 접속되고, 드레인이 전원(Vcc)에 접속되며, 게이트가 노드(L2)에 접속됨으로써 상기 전위(V2)로 게이트 제어된다. 한편, PMOS트랜지스터(P1)는 소오스가 노드(L1)에 접속되고, 드레인이 접지점(Vss)에 접속되며, 게이트가 노드(L3)에 접속됨으로써 상기 전위(V3)로 게이트 제어된다.
PMOS트랜지스터(P1, P2)와 NMOS트랜지스터(N1, N2)는 각각 게이트가 같은 전위이기 때문에 PMOS트랜지스터(P1) 및 NMOS트랜지스터(N1)의 소오스에 접속되어 있는 노드(L1)의 전위(V1)는, DC적으로는 PMOS트랜지스터(P2)와 NMOS트랜지스터(N2)의 소오스에 접속되어 있는 노드(L4)의 전위(V4)와 같은 전위로 된다. 종래에는 노드(L1)를 출력노드로 하고, 이 전위(V1)를 중간전위로서 이용하고 있다.
이와 같은 구성에 있어서, 중간전위(V1)가 저하되어, 전위(V2)와 전위(V1)의 차(差)가 NMOS트랜지스터(N1)의 임계치전압보다 클 경우에는 NMOS트랜지스터(N1)가 활성상태로 되어 전원(Vcc)으로부터 노드(L1)로 충전이 행해진다. 한편, 중간전위(V1)가 상승하여, 전위(V1)와 전위(V3)의 차가 PMOS트랜지스터(P1)의 임계치전압의 절대값보다 클 경우에는 PMOS트랜지스터(P1)가 활성상태로 되어 노드(L1)로부터 접지점(Vss)으로의 방전이 행해진다. 이로써, 중간전위(V1)가 거의 일정하게 유지된다.
그러나, 제18도에 도시한 종래의 중간전위 발생회로는, 상술한 바와 같은 출력노드(N1)의 충방전에 의해 DC적으로는 안정된 중간전위를 발생시키지만, 과도적인 중간전위의 변동에 대해서는 응답성이 반드시 충분한 것은 아니었다. 그 원인은, 제19도에 도시한 바와 같은 출력노드(L1)의 전압-전류특성에 있다. 즉, 중간전위(V1)의 변동량이 작고, 전위(V1, V2) 또는 전위(V1, V3)의 전위차가 PMOS트랜지스터(P1) 또는 NMOS트랜지스터(N1)의 임계치전압 정도인 경우(제19도 : V=V0-Va, V0+VC부근), PMOS트랜지스터(P1) 및 NMOS트랜지스터(N1)의 트랜지스터 특성 때문에 충방전의 전류는 근소하고, 변동량이 크게 되어 처음에 충분한 전류량으로 충방전이 시작하기 때문이다. (제19도 : V-V0-Vb, V0+ Vd에 있어서 I-±Ib). 따라서, 전위(V1)의 변동량이 작을 경우에 충분한 충방전 전류를 확보하는데에는 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)의 크기를 충분히 크게 하지 않으면 안된다. 그러나, 트랜지스터(P1, N1)의 크기를 크게 하면, 전위(V1)가 크게 변동했을 경우에는 과잉의 전류가 생기고, 전위(V1)가 불안정된 상태로 되기 때문에 트랜지스터(P1, N1)의 크기는 어느 정도 크게 할 수 밖에 없게 된다.
상술한 바와 같이, 제18도에 도시한 종래의 중간전위 발생회로는, 출력전위를 트랜지스터(P1, N1)의 트랜지스터특성을 이용하여 중간전위로 설정하고 있기 때문에, 전위의 변동을 회복할 때의 시정수가 크다. 이 때문에, 전위가 완전하게 회복하지 않은 가운데 새로운 변동이 생기면, 설정전위를 유지할 수 없게 되는 경우가 충분히 일어날 수 있다. 이 일례로서 제18도에 도시한 중간전위 발생회로를 셀기판전위 발생회로로 이용한 경우의 출력전위의 변동에 대해서 제20도 및 제21도를 이용하여 설명한다.
제20도는, DRAM에서의 메모리 셀의 일부와 셀기판전위 발생회로(이하, VPLG로 칭한다)를 추출하여 도시한 회로도이다. 이 VPLG는, 셀기판전위(VPL)를 설정하기 위해 설치되어 있다. Tr1∼Tr3는 셀 트랜지스터, C1∼C3는 셀 캐패시터, CEL1∼CEL3는 셀 저장노드, WL1∼WL3는 워드선, BL는 비트선이다. 또한, 도시되지는 않았지만, 비트선의 앞에는 증폭기와 프리챠지전위를 발생시키는 회로가 구비되어 있다. 초기상태에서는, 전원전위가 4V, 셀기판전위(VPL)가 2V, 워드선(WL1∼WL3)은 L레벨, 비트선(BL)은 프리챠지전위(VBL), 셀저장노드(CEL1∼CEL3)에는 L레벨이 기록되어 있는 것으로 한다.
여기서, 제21도에 도시한 바와 같이, 시각 t1으로부터 시각 t2에 걸쳐 전원전압이 4V에서 6V로 급상승한 경우 셀기판전위(VBL)는 전원전압 의존성에 의해 2V로부터 3V로 상승한다. 이 때, 셀저장노드(CEL1∼CEL3)의 전위는 캐패시터(C1∼C3)를 매개로 한 셀기판전위(VPL)와의 커플링에 의해 역시 L레벨로부터 상승한다. 이 상태에서, 리플래쉬동작이 시작되는 것으로 한다. 먼저, 시각(t3)에서 워드선(WL1)이 상승되어 셀 트렌지스터(Tr1)가 구동되고, 셀 저장 노드(CEL1)의 전위가 비트선(BL)으로 유출되어, 이 비트선(BL)의 전위는 프리챠지전위(VBL)보다 약간 저하한다. 다음에, 시각(t4)에서 도시하지 않은 감지 증폭기가 구동되고, 비트선(BL)은 서서히 L레벨까지 끌어내려진다. 셀 저장 노드(CEL1)도 또한 비트선(BL)의 전위로 추종하여 L레벨까지 끌어내려지고, 리플래쉬된다. 이때, 셀기판전위(VPL)는 캐패시터(C1)를 매개로 한 커플링에 의해 약간이지만 저하한다. 이 후, 워드선(WL1)이 L레벨로 되돌아가고, 비트선(BL)을 프리챠지전위로 되돌려 1사이클이 종료된다.
마찬가지로 해서, 시각(t7)에 워드선(WL2)이 승압되고, 셀 저장노드(CEL2)가 리플래쉬되면, 이번 패패시터(C2)를 매개로 한 커플링에 의해 셀 기판전위(VPL)는 다시 약간 저하한다. 한편, 시각(t11)으로부터 시작하는 셀 저장노드(CEL3)의 리플래쉬에 의해 셀기판전위(VPL)는 저하한다. 이와 같이 하여, 순차 셀 저장노드(CEL1∼CEL3)의 리플래쉬가 행해짐에 따라 셀기판전위(VPL)는 서서히 저하되어 간다.
현재의 DRAM에 있어서는, 1칩에 수 백만∼수 천만개의 메모리 셀이 존재하고, 모든 셀의 리플래쉬를 행할 경우, 그 사이클은 수 백∼수 천회에 미치기 때문에 상기와 같이 하여 생기는 셀기판전위(VPL)의 저하는 무시할 수 없는 것으로 된다.
상술한 셀기판전위(VPL)의 저하에 대하여 VPLG로부터의 충전은 행해지지만, 상기와 같이 셀기판전위(VPL)의 약간의 변동에 대해서는 회복동작의 시정수가 크기 때문에 리플래쉬 1사이클내에서는 VPL의 회복은 거의 보이지 않는다. 그러나, 셀기판전위(VPL)가 서서히 저하하고, VPL의 변동량의 총계가 증가함에 따라 충전전류는 크게 되고, 리플래쉬 1사이클내에서 VPL의 저하와 회복동작에 의한 VPL의 상승이 같게 되는 전위로 VPL은 안정하게 되어 버린다.
다음에, 셀기판전위(VPL)가 설정값으로부터 변동한 경우에 생기는 문제점에 대해서 설명한다. 예컨대, 셀 저장노드에 H데이터로서 4V가 인가되어 있는 경우에 상기와 같은 경과로 셀기판전위(VPL)가 1V 저하한 것으로 하면, 커플링에 의해 셀저장노드는 3V로 저하하고, 독출시의 H데이터로서의 감지마진은 본래의 4V의 경우에 대해서 감소하는 것으로 된다. 또한, 역으로 데이터 기록 후에 셀기판전위(VPL)가 상승한 경우에 L데이터의 감지마진이 감소한다.
이와 같이 하여, 안정된 셀기판전위(VPL)가 공급되지 않는 경우, 데이터독출시의 감지마진이 감소해 버려 최악의 경우에는 기록시와는 다른 데이터로서 독출되는 것도 일어날 수 있다.
상기와 같은 종래의 반도체 집적회로는, DC적으로는 안정된 중간전위를 발생시키지만, 과도적인 중간전위의 변동에 대해서는 응답성이 나쁘다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, DC적으로도 과도적으로도 안정된 중간전위를 공급할 수 있는 반도체 집적회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 반도체 집적회로는, 기준전위를 발생시키기 위한 기준전위 발생회로와 : 게이트가 상기 기준전위 발생회로의 출력단에 접속되고, 제1단이 출력노드에 접속된 제1도전형의 제1MOS트랜지스터 : 제1전위공급원과 상기 제1MOS트랜지스터의 제2단 사이에 설치된 제1부하 : 상기 제1MOS트랜지스터와 상기 제1부하 사이의 접속점의 논리상태를 전송하기 위한 전송회로 및 : 제1단이 상기 제1전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트에 상기 전송회로로부터의 출력이 인가되는 제2도전형의 제2MOS트랜지스터를 구비하여 구성되고 : 상기 출력노드가 상기 제1전위공급원의 전위를 기초로 중간전위를 출력하고, 상기 전송회로는 상기 제1MOS트랜지스터와 상기 제1부하 사이의 접속점에 접속된 입력단을 갖춘 제1인버터회로와, 이 제1인버터회로의 출력단에 접속된 입력단과 상기 제2MOS트랜지터의 상기 게이트에 접속된 출력단을 갖춘 제2인버터회로를 구비하여 구성된 것을 특징으로 한다.
또한 본 발명은, 제1기준전위를 발생시키기 위한 제1기준전위 발생회로와 : 게이트가 상기 제1기준전위 발생회로의 출력단에 접속되고, 제1단이 출력노드에 접속된 제1도전형의 제1MOS트랜지스터; 제1전위공급원과 상기 제1MOS트랜지스터의 제2단 사이에 설치된 제1부하; 상기 제1MOS트랜지스터와 상기 부하 사이의 접속점의 논리상태를 전송하기 위한 제1전송회로 : 제1단이 상기 제1전위 공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트에 상기 제1전송회로의 출력이 공급되는 제2도전형의 제2MOS트랜지스터 : 제2기준전위를 발생시키기 위한 제2기준전위 발생회로 : 게이트가 상기 제2기준전위 발생회로의 출력단에 접속되고, 제1단이 상기 출력노드에 접속된 제2도전형의 제3MOS트랜지스터 : 제2전위공급원과 상기 제3MOS트랜지스터의 제2단 사이에 설치된 제2부하 : 상기 제3MOS트랜지스터와 상기 제2부하 사이의 접속점의 논리상태를 전송하기 위한 제2전송회로 및 : 제1단이 상기 제2전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트에 상기 제2전송회로의 출력이 공급되는 제1도전형의 제4MOS트랜지스터를 구비하여 구성되고 : 상기 출력노드가 상기 제1전위 공급원의 전위와 상기 제2전위 공급원의 전위 사이의 중간전위를 출력하고, 상기 제1전송회로는 입력단이 상기 제1MOS트랜지스터와 상기 제1부하 사이의 접속점에 접속된 제1인버터회로와, 입력단이 상기 제1인버터회로의 출력단에 접속되고, 출력단이 상기 제2MOS트랜지스터의 상기 게이트에 접속된 제2인버터회로를 구비하고, 상기 제2전송회로는 입력단이 상기 제3MOS트랜지스터와 상기 제2부하 사이의 상기 접속점에 접속된 제3인버터회로와, 입력단이 상기 제3인버터회로의 출력단에 접속되고, 출력단이 상기 제4MOS트랜지스터의 상기 게이트에 접속된 제4인버터회로를 구비하는 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 출력노드의 전위가 기준전위 발생회로로부터 출력되는 기준전위와 실질적으로 같을 때에는 제2MOS트랜지스터는 불활성상태, 출력노드의 전위가 기준전위 발생회로로부터 출력되는 기준전위에 의해 저하(또는 상승)되었을 때에는 제2MOS트랜지스터가 전송회로의 출력이 반전하기까지 활성화되어 출력노드를 큰 전류로 충전(또는 방전)하기 때문에 중간전위의 변동이 작은 과도적인 변동에 대해서 응답성이 높고, DC적으로도 과도적으로도 안정된 중간전위가 얻어진다.
또한, 출력노드의 전위가 제1기준전위 발생회로로부터 출력되는 제1기준전위보다 높을 때에는 제2MOS트랜지스터는 불활성상태, 출력노드의 전위가 제1기준전위 발생회로로부터 출력되는 제1기준전위보다 저하했을 때에는 제2MOS트랜지스터가 제1전송회로의 출력이 반전하기까지 활성화되어 출력노드를 큰 전류로 충전하면서 출력노드의 전위가 제2기준전위 발생회로로부터 출력되는 제2기준전위보다 높을 때에는 제4MOS트랜지스터는 불활성상태, 출력노드는 전위가 제2기준전위 발생회로로부터 출력되는 제2기준전위보다 상승했을 때에는 제4MOS트랜지스터가 제2전송회로의 출력이 반전되기까지 활성화되어 출력노드를 큰 전류로 방전하기 때문에 중간전위의 변동이 작은 과도적인 변동에 대해서 응답성이 높고, DC적으로도 과도적으로도 안정된 중간전위가 얻어진다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
[제1실시예]
제1도는 본 발명의 제1실시예에 따른 반도체 집적회로를 도시한 회로도이다. 본 제1실시예의 반도체 집적회로는 N채널형 MOS트랜지스터(NMOS트랜지스터:N11)와, P채널형 MOS트랜지스터(PMOS트랜지스터:P12, P13), 인버터회로(I11, I12) 및, 기준전위 발생회로(K1)로 구성되고 ,기준전위 발생회로(K1)는 NMOS트랜지스터(N2)와 PMOS트랜지스터(P3)로 구성되어 있다. 여기서, NMOS트랜지스터(N2)는 게이트와 드레인이 노드(L2)에 접속되고, 소오스가 노드(L4)에 접속된다. 이 노드(L4)에는 소정의 전위(V4)가 인가, 혹은 다른 회로에 접속되어 동등한 전위가 주어진다. PMOS트랜지스터(P3)는 부하소자로서 기능하는 것으로 전류통로가 전원(Vcc)과 노드(L2) 사이에 삽입되고, 게이트가 접지점(Vss)에 접속되어 있다. 상기 트랜지스터(P3, N2)에 의해 기준전위 발생회로(K1)의 출력노드(L2)의 전위는 전원(Vcc)과 노드(L4)의 전위와의 중간전위(V2)로 설정된다. 또한, NMOS트랜지스터(N11)는 소오스가 출력노드(L1)에 접속되고, 드레인이 노드(L11)에 접속되며, 게이트가 상기 노드(L2)에 접속됨으로써, 상기 전위(V2)에 의해 게이트 제어된다. PMOS트랜지스터(P12)는 부하소자로서 기능하는 것으로 전류통로가 전원(Vcc)과 노드(L11) 사이에 삽입되고, 게이트가 접지점(Vss)에 접속되어 있다. 인버터회로(I11)는 노드(L11)의 전위를 반전하여 노드(L12)로 출력하고, 인버터회로(L12)는 이 노드(L12)의 전위를 반전하여 노드(L13)로 출력한다. PMOS트랜지스터(P31)는 소오스가 전원(Vcc)에 접속되고, 드레인이 출력노드(L1)에 접속되며, 게이트가 노드(L13)에 접속되어 있고, 노드(L13)의 전위에 의해 게이트 제어된다.
다음에, 본 제1실시예의 회로동작을 설명한다. 제1도에 있어서, PMOS트랜지스터(P3)와 NMOS트랜지스터(N2) 및 PMOS트랜지스터(P12)와 NMOS트랜지스터(N11)의 W/L비를 각각 같게 설정하면, NMOS트랜지스터(N2)의 게이트 및 드레인과, NMOS트랜지스터(N11)의 게이트 및 드레인은 같은 전위로 되기 때문에 NMOS트랜지스터(N2)의 소오스가 접속된 노드(L4)의 전위(V4)와, NMOS트랜지스터(N11)의 소오스가 접속된 노드(L1)의 전위(V1)는 DC적으로는 같은 전위로 설정된다. 여기서, 전위(V1)가 저하하고, 전위(V2)와 전위(V1)의 전위차가 NMOS트랜지스터(N11)의 임계치전압보다도 크게 된 경우, NMOS트랜지스터(N11)는 활성상태로 되고, 노드(L11)의 전위(V11)는 저하하기 시작한다. 그리고, 전위(V11)가 인버터회로(I11)의 반전전위까지 저하하면, 인버터회로(I11)는 노드(L12)로 H레벨을 출력하고, 이것을 받아 인버터회로(I12)는 노드(L13)로 L레벨을 출력한다. 이것에 의해 PMOS트랜지스터(P13)는 활성상태로 되고, 출력노드(L1)로의 충전을 행한다.
그 후, 전위(V1)가 회복하고, 이것에 수반하여 전위(V11)가 인버터회로(I11)의 반전전위까지 회복하면, 인버터회로(I11)는 노드(L12)로 L레벨을 출력하고, 이 L레벨이 PMOS트랜지스터(P13)의 게이트로 반전되어 트랜지스터(P13)로부터의 충전은 정지한다.
본 제1실시예에서는, 상기와 같은 회로동작에 의해 전위(V1, V4)를 거의 같은 전위로 유지할 수 있다. 또한, PMOS트랜지스터(P12)의 임피던스에 의해 이 트랜지스터의 전류통로를 흐르는 전류를 제어하고, 노드(L11)의 전위를 조정하는 것 및, 인버터회로(I11)의 회로 임계치를 조정하는 것에 의해 전위(V1)의 변동에 대한 회로의 응답성을 조정할 수 있다.
제2도(a), (b), (c)는 각각 상기 제1도에 도시한 회로에서의 부하소자 (PMOS트랜지스터(P12))의 다른 구성예에 대해서 설명하기 위한 것으로, 부하소자와 NMOS트랜지스터(N11)의 회로부를 추출하여 도시하고 있다. 이들의 회로는 각각 제1도에서의 부하소자, 즉 PMOS트랜지스터(P12)에 대한 소자를 이용해서 제1도에 도시한 구성과 마찬가지인 기능을 실현하는 것이다. 제2도(a)는 PMOS트랜지스터(P12) 대신에 저항치가 비교적 큰 저항(R11)을 이용한 것이다. 제2도(b)에서는 PMOS트랜지스터(P12)의 대신에 게이트와 드레인을 전원(Vcc)에 접속한 NMOS트랜지스터(N14)를 이용하고 있다. 제2도(c)는 PMOS트랜지스터(P12)의 대신에 게이트와 드레인을 노드(L11)에 접속한 PMOS트랜지스터(P15)를 이용한 예이다.
상기 제1도에 도시한 부하소자에 대하여 제2도(a), (b), (c)에 도시한 부하소자를 설치해도 실질적으로 같은 작용, 효과가 얻어진다.
제3도는, 상기 제1도에 도시한 회로의 변형예를 도시하고 있다. 제3도에 도시한 회로는 제1도에 도시한 회로에 드레인을 전원(Vcc), 소오스를 출력노드(L1), 게이트를 노드(L2)에 접속한 NMOS트랜지스터(N1)를 설치하고 있다. 다른 구성은 제1도에 도시한 회로와 마찬가지이기 때문에 동일 부분에 같은 부호를 붙이고 그 상세한 설명은 생략한다.
제3도에 도시한 구성에서는, 상기 PMOS트랜지스터(P13)를 매개로 한 충전에 부가하여 출력노드(L1)의 전위(V1)가 저하하여 노드(L2)의 전위(V2)와 V1의 차가 NMOS트랜지스터(N1)의 임계치전압보다 크게 되면, 이 NMOS트랜지스터(N1)가 활성상태로 되고, 전원(Vcc)으로부터 NMOS트랜지스터(N1)를 매개로 한 노드(L1)으로의 충전이 행해진다. 이 트랜지스터(N1)에 의한 출력노드(L1)의 충전은 제19도에 도시한 바와 같이 전위(V1)의 변동량이 작고, 전위(V1)와 전위(V2)의 전위차가 NMOS트랜지스터(N1)의 임계치전압 정도인 경우(VO-VA 부근)에는 NMOS트랜지스터(N1)의 트랜지스터 특성으로 인한 충전전류는 약간 있지만, 이 영역의 충전전류는 PMOS트랜지스터(P13)로 받아들일 수 있다. 한편, 변동량이 크게 되면 이 트랜지스터(N1)에 의해 충분한 전류량으로 충전을 행할 수 있기 때문에(예컨대, VO-Vb에 있어서 I=-Ib), 제1도에 도시한 회로에 비해 큰 변동에 대한 회복기능을 높게 할 수 있다.
[제2실시예]
제4도는 본 발명의 제2실시예에 따른 반도체 집적회로를 도시한 회로도이다. 본 제2실시예의 반도체 집적회로는 PMOS트랜지스터(P11)와, NMOS트랜지스터(N12, N13), 인버터회로(I13, I14) 및, 기준전위 발생회로(K2)로 구성되고, 상기 기준전위 발생회로(K2)는 PMOS트랜지스터(P2)와 NMOS트랜지스터(N3)로 구성된다. 상기 PMOS트랜지스터(P2)는 게이트와 드레인이 노드(L3)에 접속되고, 소오스가 노드(L4)에 접속되어 있다. 이 노드(L4)에는 소정의 전위(4V)가 인가, 혹은 다른 회로에 접속되어 동등한 전위가 부여된다. NMOS트랜지스터(N3)는 부하소자로서 기능하기 때문에 전류통로가 접지점(Vss)과 노드(L3) 사이에 삽입되고, 게이트가 접지점(Vss)에 접속된다. 이에 따라, 노드 (L3)의 전위는 노드(L4)의 전위(V4 : 예컨대, 전원전위(Vcc))와 접지전위(Vss)의 중간전위(V3)로 설정된다. 또한, PMOS트랜지스터(P11)는 소오스가 출력노드(L1)에 접속되고, 드레인이 노드(L14)에 접속되며, 게이트가 노드 (L3)에 접속되는 것에 의해 전위(V3)에 의해 게이트 제어된다. NMOS트랜지스터(N12)는 부하소자로서 기능하기 때문에 전류통로가 접지점(Vss)과 노드(L14) 사이에 삽입되고, 게이트가 전원 (Vcc)에 접속되어 있다. 인버터회로(I13)는 노드(L14)의 전위를 반전하여 노드(L15)로 출력하고, 인버터회로(I14)는 이 노드 (L15)의 전위를 반전하여 노드(L16)로 출력한다. NMOS트랜지스터(N13)는 소오스가 접지점(Vss)에 접속되고, 드레인이 출력노드(L1)에 접속되어 있으며, 게이트가 노드(L16)에 접속되는 것에 의해 이 노드 (L16)의 전위에 의해 게이트 제어된다.
다음에, 본 실시예의 회로동작을 설명한다. 제4도에 있어서, NMOS트랜지스터(9N3)와 PMOS트랜지스터(P2), NMOS트랜지스터(N12)와 PMOS트랜지스터(P11)의 W/L비를 각각 같게 설정하면, PMOS트랜지스터(P2)의 게이트 및 드레인과, PMOS트랜지스터(P11)의 게이트 및 드레인은 같은 전위로 되기 때문에 PMOS트랜지스터(P2)의 소오스가 접속되는 노드(L4)의 전위(V4), PMOS트랜지스터(P11)의 소오스가 접속되는 노드(L1)의 전위 (V1)는 DC적으로는 같은 전위로 설정된다. 여기서, 전위(V1)가 상승하고, 전위(V1)와 전위(V3)의 전위차가 PMOS트랜지스터(P11)의 임계치전압의 절대값보다 크게 되면, PMOS트랜지스터(P11)가 활성으로 되고, 노드(L14)의 전위(V14)는 상승하기 시작한다. 그리고, 이 전위(V14)가 인버터회로(I13)의 반전전위까지 상승하면, 인버터회로(I13)는 노드(L15)에 L레벨을 출력하고, 이것을 받아 인버터회로(I14)는 노드(L16)에 H레벨을 출력한다. 이것에 의해 NMOS트랜지스터(N13)가 활성으로 되고, 노드(L1)의 방전이 행해진다.
그 후, 전위(V1)가 회복하고, 그와 함께 전위(V14)가 인버터회로(I13)의 반전전위까지 회복되면, 인버터회로(I13)는 노드(L15)에 H레벨을 출력하고, 이 H레벨을 인버터회로(I14)로 반전시켜 NMOS트랜지스터(N13)의 게이트로 전송되어, 트랜지스터(N13)에 의한 방전은 정지한다.
본 제2실시예에서는 상술한 회로동작에 의해 출력전위(V1)를 전위(V4)와 거의 같은 전위로 유지할 수 있다. 또한, NMOS트랜지스터(N12)의 임피던스에 의해 이 트랜지스터의 전류통로를 흐르는 전류를 제어하고, 노드(L14)의 전위를 조정하는 것 및, 인버터회로(I13)의 임계치를 조정하는 것에 의해 출력전위(V1)의 변동에 대한 회로의 응답성을 조정할 수 있다.
제5도(a), (b), (c)는 각각 상기 제4도에 도시한 회로에서의 부하소자 (NMOS트랜지스터(N12))의 다른 구성예에 대해서 설명하기 위한 것으로서, 부하소자와 PMOS트랜지스터(P11)의 회로부를 추출하여 도시하고 있다. 이들의 회로는, 각각 제4도에서의 부하소자, 즉 NMOS트랜지스터(N12)에 대한 소자를 이용하여 제4도에 도시한 구성과 마찬가지의 기능을 실현하는 것이다. 제5도(a)는 NMOS트랜지스터(N12) 대신에 저항값이 비교적 큰 저항(R12)을 이용한 것이다. 제5도(b)는 NMOS트랜지스터(N12)의 대신에 게이트와 드레인을 접지점(Vss)에 접속한 PMOS트랜지스터(P14)를 이용한 것이다. 제6도(c)에서는 NMOS트랜지스터(N12)의 대신에 게이트와 드레인을 노드(L12)에 접속한 NMOS트랜지스터(N15)를 이용하고 있다.
상기 제4도에 도시한 부하소자 대신 제5도(a), (b), (c)에 도시한 부하소자를 설치해도 실질적으로 같은 작용, 효과가 얻어진다.
제6도는 상기 제4도에 도시한 회로의 변형예를 도시하고 있다. 제6도에 도시한 회로는 제4도에 도시한 회로에 드레인을 접속점(Vss), 소오스를 출력노드(L1), 게이트를 노드(L3)에 접속한 PMOS트랜지스터(P1)를 설치하고 있다. 다른 구성은 제4도에 도시한 회로와 마찬가지이기 때문에 동일 부분에 같은 부호를 붙이고, 상세한 설명은 생략한다.
제6도에 도시한 구성에서는 상기 NMOS트랜지스터(N13)를 매개로 한 방전에 더하여 출력노드(L1)의 전위(V1)가 상승하여, 전위(V1)와 노드(L3)의 전위(V3)의 차가 PMOS트랜지스터(P1)의 임계치전압의 절대값보다 크게 되면, 이 PMOS트랜지스터(P1)가 활성상태로 되고, 노드(L1)로부터 PMOS트랜지스터(P1)를 매개로 한 접지점(Vss)으로의 방전이 행해진다. 이 트랜지스터(P1)에 의한 출력노드(L1)의 방전은 제19도에 도시한 바와 같이 전위(V1)의 변동량이 작고, 전위(V1, V3)의 전위차가 PMOS트랜지스터(P1)의 임계치전압 정도인 경우(VO+Vc 부근)에는 PMOS트랜지스터(P1)의 트랜지스터 특성 때문에 방전전류는 약간이지만, 이 영역의 방전전류는 NMOS트랜지스터(N13)로 받아들일 수 있다. 한편, 변동량이 크게 되면 이 트랜지스터(P1)에 의해 충분한 전류량으로 방전을 행할 수 있기 때문에(예컨대, VO+Vd에 있어서 I=-Id), 제4도에 도시한 회로에 비해서 변동에 대한 회복기능을 높게 할 수 있다.
[제3실시예]
제7도는 본 발명의 제3실시예에 따른 반도체 집적회로를 도시한 회로도이다. 본 제3실시예의 반도체 집적회로는 회로(S1)와, 회로(S2)로 구성되고, 회로(S1)는 제1도에 도시한 제1실시예와 마찬가지 회로구성이고, 회로(S2)는 제4도에 도시한 제2실시예와 마찬가지 회로구성이다. 따라서, 각 소자의 접속관계에 대해서 설명은 생략한다.
다음에, 본 제3실시예의 회로동작을 설명한다. 제7도에 있어서, 회로(S1)에서의 NMOS트랜지스터(N11)의 게이트는 NMOS트랜지스터(N2)의 게이트 및 드레인과 같은 전위이고, 또한 회로(S2)의 PMOS트랜지스터(P11)의 게이트는 PMOS트랜지스터(P2)의 게이트 및 드레인과 같은 전위이기 때문에 출력노드(L1)의 중간전위(V1)는 DC적으로는 노드(L4)의 전위(V4)와 같은 전위로 된다.
여기서, 전위(V1)가 저하하여 전위(V2)와 전위(V1)의 전위차가 NMOS트랜지스터(N11)의 임계치전압보다 크게 되면, NMOS트랜지스터(N11)는 활성으로 되고, 노드(L11)의 전위(V11)가 저하하기 시작한다. 그리고, 전위 (V11)가 인버터회로(I11)의 반전전위까지 저하하면, 이 인버터회로(I11)는 노드(L12)에 H레벨을 출력하고, 이것을 받아 인버터회로(I12)는 노드(L13)에 L레벨을 출력한다. 이것에 의해 PMOS트랜지스터(P13)는 활성으로 되고, 노드(L1)으로의 충전이 행해진다.
이 때, 전위(V1)와 전위(V3)의 전위차는, PMOS트랜지스터(P11)가 임계치전압의 절대값보다 작기 때문에 PMOS트랜지스터(P11)는 차단되고, 노드(14)의 전위(V14)는 L레벨로 된다. 이 전위(V14)가 인버터회로(I13), I14)를 매개로 NMOS트랜지스터(N13)의 게이트에 공급되고, 이 NMOS트랜지스터(N13)는 차단된다.
그 후, 전위(V1)가 V4까지 회복되어 전위(V11)가 인버터회로(I11)의 반전 전위까지 되돌아 가면, 인버터회로(I11)는 노드(L12)로 L레벨을 출력하고, 인버터회로(I12)의 출력이 H레벨로 되기 때문에 PMOS트랜지스터(P13)가 차단되어 충전이 정지된다.
반대로, 전위(V1)가 상승하여 전위(V1)와 전위(V3)의 전위차가 PMOS트랜지스터(P11)의 임계치전압의 절대값보다 크게 되면, PMOS트랜지스터(P11)는 활성으로 되고, 전위(V14)가 상승하기 시작한다. 그리고, 전위(V14)가 인버터회로(I13)의 반전전위까지 상승하면, 인버터회로(I13)는 노드(L14)로 L레벨을 출력하고, 이것을 받아 인버터회로(I14)는 노드(L16)로 H레벨을 출력한다. 이것에 의해 NMOS트랜지스터(N13)는 활성으로 되고, 노드(L1)의 방전이 행해진다.
이 때, 전위(V2)와 전위(V1)의 전위차는 NMOS트랜지스터(N11)의 임계치전압보다 작기 때문에 NMOS트랜지스터(N11)는 차단되고, 전위(V11)는 H레벨로 된다. 이에 따라, PMOS트랜지스터(P13)는 차단된다.
그 후, 전위(V1)가 V4 부근까지 회복하고, 전위(V14)가 인버터회로(I13)의 반전전위까지 되돌아 가면 인버터회로(I13)는 노드(L15)로 H레벨을 출력하고, 이것이 인버터회로(I14)로 반전되어 NMOS트랜지스터(N13)의 게이트에 공급되며, 충전은 정지한다.
제8도는 상기 제3실시예에 따른 반도체 집적회로의 출력노드(L1)의 전압-전류특성을 도시하고 있다. 제8도에서의 V1=VO-Va는, 중간전위(V1)의 저하에 의해 충전이 시작하는 전위이고, 제1실시예에서 설명한 바와 같이 노드(L11)의 전위를 조정하는 것 및, 인버터회로(I11)의 회로 임계치를 조정하는 것에 의해 Va의 값, 즉 회로의 불감대폭을 조정할 수 있다. 이 전후에서의 충전의 전류는 제8도에 도시한 바와 같이 스텝모양으로 한번에 증가하고, 만약 전위(V1)의 저하를 회복하는데 필요한 최소 전류가 +Ia인 것으로 하면, 제7도에 도시한 PMOS트랜지스터(P13)의 크기를 최적화하는 것에 의해 V1=VO-Va에 있어서, 충분한 충전을 행할 수 있다.
또한, 전위(V1)의 상승시의 방전에 대해서도 마찬가지로 노드(L14)의 전위를 조정하는 것 및 인버터회로(I13)의 회로 임계치를 조정하는 것에 의해 Vc의 값을 조정할 수 있고, NMOS트랜지스터(N13)의 크기를 최적화하는 것에 의해 V1=VO+Vc에 있어서 충분한 방전을 행할 수 있다.
제9도(a), (b)는 상기 제7도에 도시한 회로의 변형예를 도시한 것으로, 모두 상기 제7도에서의 회로(S1, S2)를 구성하는 인버터회로(I11, I12, I13, I14) 대신 2입력 논리게이트회로를 이용한 것이다. 즉, 제9도(a)에서는 인버터회로(I12) 대신 2입력 NAND회로(NAND1), 인버터회로(I14) 대신 2입력 NOR회로(NOR11)를 이용하고 있다. NAND회로(NAND11) 및 NOR회로(NOR11)는 모두 노드(L12)와 노드(L15)의 전위를 받아 각각 노드(L13)과 노드(L16)에 논리결합을 출력하도록 접속되어 있다. 따라서, PMOS트랜지스터(P13)와 NMOS트랜지스터(N13)의 게이트로 전송되는 신호가 제7도에 도시한 회로의 경우와 마찬가지 뿐만 아니라 PMOS트랜지스터(P13)와 NMOS트랜지스터(N13)가 동시에 활성으로 되지 않아 관통전류가 생기는 것을 회피할 수 있게 된다.
제9도(b)에 도시한 회로에서는 인버터회로(I11) 대신 NOR회로(NOR12), 인버터회로(I13) 대신 NAND회로(NAND12)를 이용하고 있다. NOR회로(NOR12)는 노드(L11, L16)의 전위를 받아 노드(L12)에 논리결과를 출력하도록 접속되고, NAND회로(NAND12)는 노드(L13, L14)의 전위를 받아 노드(L15)에 논리결과를 출력하도록 접속되어 있다. 따라서, 제9도(a)의 경우와 마찬가지로 PMOS트랜지스터(P13) 및 NMOS트랜지스터(N13)의 게이트로 전송되는 신호는 제7도에 도시한 회로의 경우와 마찬가지이고, 또한 관통전류가 생기는 것도 마찬가지로 회피하고 있다. 한편, 이 제9도(b)에 도시한 회로의 경우, PMOS트랜지스터(P13) 또는 NMOS트랜지스터(N13)의 한쪽이 차단된 후, 약간 지연을 유지하여 다른 쪽이 활성으로 되기 때문에 관통전류의 회로는 제9도(a)에 도시한 회로의 경우보다 확실하다.
또한, 상기 제3실시예와 마찬가지로 제9도(a), (b) 어느 회로의 경우도 노드(L11, L14)의 전위를 받는 회로의 임계치를 조정하는 것으로 노드(L1)의 전위(V1)의 변동에 대한 회로의 응답성을 조성할 수 있다.
[제4실시예]
제10도는 본 발명의 제4실시예에 따른 반도체 집적회로의 회로도이다. 본 제4실시예의 반도체 집적회로는 제3실시예에 도시한 회로에 NMOS트랜지스터(N1)와 PMOS트랜지스터(P1)를 부가한 것이다.
즉, NMOS트랜지스터(N1)는 소오스가 노드(L1)에 접속되고, 드레인이 전원(Vcc)에 접속되어 있고, 게이트가 노드(L2)에 접속되는 것에 의해 이 노드(L2)의 전위(V2)에 의해 게이트 제어된다. 또한, PMOS트랜지스터(P1)는 소오스가 노드(L)1에 접속되고, 드레인이 접지점(Vss)에 접속되어 있고, 게이트가 노드(L3)에 접속되는 것에 의해 이 노드(L3)의 전위(V3)에 의해 게이트 제어된다.
다음에, 본 제4실시예의 회로동작에 대해서 설명한다. 제10도에 있어서, 회로(S3)는 제18도에 도시한 종래의 중간전위 발생회로와 마찬가지인 회로구성이기 때문에 본 제4실시예는 종래예와 제3실시예를 합친 회로동작으로 된다. 따라서, 동일부분에 동일 부호를 붙이고 회로구성의 설명은 생략한다.
제11도는 본 제4실시예 및 제18도에 도시한 종래예에서의 노드(L1)의 전압-전류특성을 비교하여 도시하고 있다. 제11도에서의 V1=VO-Va는 중간전위(V1)의 저하에 의해 충전이 시작하는 전위이다. 이 전후에서의 충전의 전류는 제18도에 도시한 회로에서는 NMOS트랜지스터(N1)의 트랜지스터특성을 반영하여 실선(M2)과 같이 지수적으로 서서히 증가하여 행하는 것에 대해, 본 제4실시예에서는 제10도에 도시한 PMOS트랜지스터(P13)로부터의 큰 충전이 더해짐으로써 실선(M1)과 같이 스텝모양으로 일시에 증가한다. 이에 따라, 만약 전위(V1)의 저하를 회복하는데 필요한 최소 전류가 +Ia인 것으로 하면, 제18도에 도시한 회로에서는 전위(V1)가 V1=VO+Vb까지 저하하여 초기에 충분한 충전이 행해지는 것에 대해, 본 제4실시예에서는 V1=VO-Va에 있어서, 충분한 충전이 행해지도록 개선되었다. 또한, 전위(V1)의 저하가 큰 경우에는 종래예와 마찬가지로 본 제4실시예에 있어서도 NMOS트랜지스터(N1)로부터 지수적으로 증대한 충분한 충전이 행해진다.
반대로, 전위(V1)의 상승시에 방전이 시작되는 전위에 대해서도 마찬가지로 종래예에서는 V1=VO+Vd까지 상승하여 초기에 충분한 방전이 행해지는 것에 대해 본 제4실시예에서는 V1=VO+Vc에 있어서 충분한 방전이 행해진다.
즉, 본 제4실시예에서도 상기 제3실시예와 마찬가지로 제9도(a) 또는 제9도(b)에 도시한 바와 같이 변형 구성하는 것에 의해 관통전류의 발생을 확실하게 회피할 수 있다.
[제5실시예]
제12도는 본 발명의 제5실시예에 따른 반도체 집적회로의 회로도이다. 본 제5실시예의 반도체 회로는 중간전위를 설정하는 회로(S3), 중간전위의 변동을 검지하는 회로(S4), 중간전위를 유지하는 회로(S5, S6)로 이루어지고, 회로(S3)는 상기 제4실시예와 마찬가지로 구성되어 있다.
본 제5실시예에서의 중간전위의 변동을 검지하는 회로(S4)는 3개의 PMOS트랜지스터(P21, P22, P23)와, 4개의 NMOS트랜지스터(N21, N22, N23, N24)로 구성된다. PMOS트랜지스터(P1)와 NMOS트랜지스터(N21)는 회로(S3)에서의 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)의 같은 접속관계로 되어 있고, PMOS트랜지스터(P21)는 상기 노드(L3), NMOS트랜지스터(N21)는 상기 노드(L2)에 의한 게이트 제어에 의해 노드(L21)에서 참조 중간전위(V21)를 발생시킨다. PMOS트랜지스터(P22, P23)는 모두 소오스가 전원(Vcc)에, 게이트가 노드(L22)에 접속되어 있고, 트랜지스터(P22)의 드레인은 노드(L22)에, 트랜지스터(P23)의 드레인은 노드(L24)에 각각 접속된다. 또한, NMOS트랜지스터(N22, N23)는 모두 소오스가 노드(L23)에 접속되어 있고, 트랜지스터(N22)의 드레인은 노드(L22)에, 게이트가 상기 노드(L1)에 각각 접속되고, 트랜지스터(L23)의 드레인은 노드(L24)에, 게이트는 노드(L21)에 각각 접속된다. NMOS트랜지스터(N24)는 소오스 접속점(Vcc)에 접속되고, 드레인이 상기 노드(L23)에, 게이트가 상기 노드(L22)에 접속된다.
출력노드(L1)의 충전회로로서 기능하고, 중간전위를 유지하는 회로(S5)는 PMOS트랜지스터(P24)와 2개의 인버터회로(I21, I23)로 구성된다. 인버터회로(I21)는 노드(L24)의 전위를 받아 그 반전신호를 노드 (L25)로 출력한다. 인버터회로(I23)는 상기 인버터회로(I21)의 출력을 받아 노드(L27)로 반전신호를 출력한다. PMOS트랜지스터(P24) 전류통로가 전원(Vcc)과 출력노드(L1) 사이에 접속되고, 게이트가 노드(L27)에 접속되는 것에 의해 노드(L27)의 전위로 게이트 제어된다.
출력노드(L1)의 방전회로로서 기능하고, 중간전위를 유지하는 회로(S26)는 NMOS트랜지스터(N25)와 2개의 인버터회로(I22, I24)로 구성된다. 상기 인버터회로(I22)는 노드(L24)의 전위를 받아 노드(L26)에 반전신호를 출력한다.
인버터회로(I24)는 상기 인버터회로(I22)의 출력을 받아 노드(L28)로 반전신호를 출력한다. NMOS트랜지스터(N25)는 전류통로가 출력노드(L1)와 접속점(Vss)사이에 접속되고, 게이트가 노드(L28)에 접속되는 것에 의해 노드(L28)의 전위로 게이트 제어된다.
다음에, 본 제5실시예의 회로동작을 설명한다. 제12도에 있어서, 출력노드(L1)의 전위가 저하한 경우에는 노드(L21)에 대해서 노드(L1)가 저전위로 되기 때문에 NMOS트랜지스터(N23)의 구동능력보다 NMOS트랜지스터(N22)의 구동능력의 쪽이 저하한다. 이것을 받아 노드(L22)의 전위가 상승하고, PMOS트랜지스터(P22, P23)가 차단된다. 이 결과, 노드(L24)의 레벨이 저하된다. 이것을 받아서 인버터회로(I21)는 노드(L25)로 H레벨을 출력하고, 이것을 받아서 인버터회로(I23)는 노드(L27)로 L레벨을 출력한다. 이것에 의해, PMOS트랜지스터(P24)가 구동되고, 노드(L1)로의 충전이 행해진다. 그리고, 노드(L1)의 전위가 설정값 부근까지 회복되어 노드(L21)와의 전위차가 거의 없게 되면, NMOS트랜지스터(N22, N23)의 구동능력은 같은 정도로 되고, 노드(L24)는 원래의 전위로 되돌아간다. 이것을 받아 PMOS트랜지스터(P24)로부터의 충전은 정지한다.
반대로, 노드(L1)의 전위가 상승한 경우에는 노드(L21)에 대해서 상기 출력노드(L1)가 고전위로 되기 때문에 NMOS트랜지스터(N23)의 구동능력보다도 NMOS트랜지스터(N22)의 구동능력의 쪽이 상승한다. 이것을 받아, 상기 노드(L22)의 전위가 저하하고, PMOS트랜지스터(P22, P23)가 구동된다. 이 결과, 노드(L24)의 레벨이 상승한다. 이것에 의해, 인버터회로(I22)는 노드(L26)로 L레벨을 출력하고, 인버터회로(I24)는 노드(L28)로 H레벨을 출력한다. 이결과, NMOS트랜지스터(N25)가 구동되고, 노드(L1)의 방전이 행해진다. 그리고, 노드(L1)의 전위가 설정값 부근까지 회복되어 노드(L21)와의 전위차가 거의 없게 되면, NMOS트랜지스터(N22, N23)의 구동능력은 같은 정도로 되고, 노드(L24)는 원래의 전위로 되돌아 간다. 이것을 받아 NMOS트랜지스터(N25)에 의한 방전이 정지된다.
본 제5실시예에서는, 노드(L21)의 전위에 대한 출력노드(L1)의 전위의 변동을 NMOS트랜지스터(N22, N23)의 전류의 차이로서 검출하고, 이것을 증폭한 모양으로 노드(L24)의 전위의 변동으로서 출력한다. 그리고, 이 노드(24)의 전위의 저하 또는 상승을 받아 충전 또는 방전을 행하고 있다. 따라서, PMOS트랜지스터(P22, P23, P24), NMOS트랜지스터(N22, N23)의 크기의 균형에 따라 NMOS트랜지스터(N22, N23)의 전류를 조정하고, 노드(L24) 전위의 증폭을 조정하는 것 및 노드(L24)의 전위의 변동을 받는 인버터회로(I21, I22)의 회로 임계치를 조정하는 것으로 노드(L1)의 전위의 변동에 대한 회로의 응답성을 조정할 수 있다.
본 제5실시예에서의 노드(L1)의 전압-전류특성은 정성적(定性的)으로는 제11도에 도시한 실선(M1)과 같이 되어 제4실시예와 마찬가지이다.
제13도는 상기 제12도에 도시한 회로의 변형예를 도시하고 있다. 제12도에 도시한 회로에서는 참조 중간전위(V21)를 NMOS트랜지스터(N21) 및 PMOS트랜지스터(P21)에서 발생시킨 것에 대해서 제13도에 도시한 회로에서는 NMOS트랜지스터(N31, N32)와 PMOS트랜지스터(P31, P32)에서 발생시키고 있다. 이 회로는 중간전위 발생회로(S3)에서의 트랜지스터(P2, P3, N2, N3)의 회로부와 실질적으로 같은 회로로 되어 있다.
제13도에 도시한 바와 같은 구성이어도, 노드(L21)의 전위를 제12도에 도시한 회로에서의 참조 중간전위(V21)로 설정할 수 있고, 실질적으로 같은 작용, 효과가 얻어진다.
제14도는 상기 제12도 및 제13도에 도시한 회로의 변형예로서, 회로(S4)내의 비교회로부의 다른 구성예를 도시하고 있다. 이 회로는 제12도 및 제13도에서의 NMOS트랜지스터(N22, N23) 대신 PMOS트랜지스터(P25, P26)를 설치하고, 각각의 게이트를 노드(L1, L21)에 접속하고 있다. 또한, PMOS트랜지스터(P22, P23) 대신 PMOS트랜지스터(P27)를 설치하고, 이 트랜지스터(P27)의 게이트를 PMOS트랜지스터(P25)의 드레인에 접속하고 있다. 한편, NMOS트랜지스터(N24) 대신에 NMOS트랜지스터(N26, N27)를 설치하고, 이들 트랜지스터의 게이트를 공통 접속함과 동시에 트랜지스터(P25)의 드레인에 접속하고 있다.
이와 같은 구성에 있어서도, 출력전위(V1)와 참조 중간전위 (V21)의 비교동작을 상기 제12도 및 제13도에 도시한 회로와 마찬가지로 행할 수 있고, 출력노드(L1)의 전위변동을 증폭하여 노드(L24)로 출력할 수 있다.
제15도(a), (b)는 상기 제12도 및 제13도에 도시한 회로의 변형예로서, 회로(S5, S6)의 다른 구성예를 도시하고 있다. 제15도 (a), (b)에 도시한 회로에서는, 상기 제12도 및 제13도에 도시한 회로에서의 회로(S5, S6)를 구성하는 인버터회로 대신 입력논리게이트회로를 이용하고 있다. 즉, 제15도(a)에서는 인버터회로(I23) 대신 2입력 NAND회로(NAND21), 인버터회로(I24) 대신 2입력 NOR회로(NOR21)를 이용하고 있다. NAND회로(NAND21) 및 NOR회로(NOR21)는 모두 노드(L25, L26)의 전위를 받아 각각 노드(L27, L28), 즉 PMOS트랜지스터(P24)의 게이트와 NMOS트랜지스터(N25)의 게이트에 각각 논리결과를 출력하도록 접속되어 있다. 이것에 의해, PMOS트랜지스터(P24)와 NMOS트랜지스터(N25)가 동시에 활성화되는 것을 방지할 수 있어 관통전류가 발생되는 것을 막을 수 있다.
제15도(b)에 도시한 회로에서는, 인버터회로(I21) 대신 NOR회로(NOR22), 인버터회로(I22) 대신 NAND회로(NAND22)를 이용하고 있다. NOR회로(NOR22)는 노드(L24, L28)의 전위를 받아 노드(L25)에 출력하도록 접속되고, NAND회로(NAND22)는 노드(L24, L27)의 전위를 받아 노드(L26)에 출력하도록 접속되어 있다. 노드(L25)의 전위가 인버터회로(I23)로 반전되어 PMOS트랜지스터(P24)의 게이트가 구동되고, 노드(L26)의 전위가 인버터회로(I24)로 반전되어 N채널형MOS트랜지스터(N25)의 게이트가 구동된다.
따라서, 제15도(a)의 경우와 마찬가지로 관통전류가 생기는 것을 막을 수 있다. 한편, 이 제15도(b)의 회로의 경우 PMOS트랜지스터(P24) 또는 NMOS트랜지스터(N25)의 한쪽이 차단된 후, 즉 지연을 갖게 되어 다른 쪽이 활성으로 되기 때문에 관통전류의 회로는 제15도(a)에 도시한 회로의 경우보다 확실하다.
또한, 상술한 제5실시예에 관한 어느 회로의 경우에도 노드(L24)의 전위진폭을 조정하는 것 및 노드(L24)의 전위의 변동을 받아 회로의 임계치전압을 조정하는 것으로 출력노드(L1)의 전위의 변동에 대한 회로의 응답성을 조정할 수 있다.
제16도 및 제17도는 각각 상기 제1 내지 제5실시예에서 설명한 반도체 집적회로의 구체적인 응용예를 도시하고 있다. 제16도에 도시한 회로는 DRAM의 셀기판전위 발생회로로서 이용한 것이고, 제17도에 도시한 회로는 같은 DRAM의 비트선 프리챠지전위 발생회로로 이용한 것이다.
제16도에 있어서, Tr1∼Tr3는 셀 트랜지스터, C1∼C3는 셀 캐패시터, CEL1∼CEL3는 셀 저장노드, WL1∼WL3은 워드선, BL은 비트선이다. 셀기판전위 발생회로(100)로서는 상기 각 실시예에서 설명한 어느 회로도 적용할 수 있다. 단, 제1 내지 제6도에 도시한 회로를 이용하는 경우에는 노드(L4)에 Vcc/2를 줄 필요가 있다. 상기 셀플레이트전위 발생회로(100)는 셀기판전위(VPL)의 약간의 변동에 대해서도 충분히 큰 전류로 응답할 수 있기 때문에 셀기판전위(VPL)가 변동한 경우 리플래쉬 1사이클의 시간내에서 VPL을 설정값으로 회복할 수 있다. 그 결과, 셀기판전위(VPL)의 변동에 의한 데이터 독출시의 감지마진의 저하, 독출을 방지할 수 있다.
제17도에 있어서, BL, BL-(-는 반전, 즉 바(BAR)를 의미한다)는 비트선 쌍, WL1∼WLn는 워드선, MC, MC,....는 메모리 셀, EQ는 이퀄라이즈회로, SA는 감지증폭기이다. 비트선 프리챠지전위 발생회로(200)로서는 상기 각 실시예에서 설명한 어느 회로도 적용할 수 있다. 단, 제1도 내지 제6도에 도시한 회로를 이용하는 경우에는 제16도에 도시한 회로와 마찬가지로 노드(L4)에 Vcc/2를 줄 필요가 있다. 상기 비트선 프리챠지전위 발생회로(200)는 Vcc/2레벨의 프리챠지전위를 이퀄라이즈회로(EQ)로 공급한다. 이퀄라이즈회로(EQ)는 이퀄라이즈신호(øEQ)로 게이트 제어되는 3개의 NMOS트랜지스터로 구성되어 있고, 데이터의 독출에 앞서 비트선쌍(BL, BL-)의 전위를 Vcc/2레벨로 설정한다. 상기 비트선 프리챠지전위 발생회로(200)는 출력전위(Vcc/2)의 약간의 변동에 대해서도 충분히 큰 전류로 응답할 수 있고, 이 전위가 변동한 경우, 리플래쉬 1사이클의 시간내에서 설정값으로 회복할 수 있다. 그 결과, 이퀄라이즈전위가 변동하는 것으로 생기는 이퀄라이즈 부족을 방지하고, 이것에 의해 오독출을 막을 수 있다.
또한, 본 발명은 상술한 각 실시예에 한정되는 것이 아니고, 요지를 이탈하지 않는 범위에서 여러 가지 변형하여 실시 가능함은 물론이다. 또한, 상기 제1실시예에서 설명한 회로는 출력레벨의 저하를 보상하고, 상기 제2실시예에서 설명한 회로는 출력레벨의 상승을 보상하며, 상기 제3 내지 제5실시예의 회로는 출력레벨의 저하와 상승의 양쪽을 보상한다. 따라서, 미리 출력레벨의 변동의 방향이 알려져 있는 경우나 한쪽의 보상만으로 되는 경우에는 회로구성이 간단한 제1 또는 제2실시예의 회로를 이용하면 되고, 출력레벨이 저하 및 상승의 양방향으로 변동하는 가능성이 있는 경우에는 제3 내지 제5실시예의 회로를 이용하면 된다.
[발명의 효과]
상기와 같이 본 발명에 의하면, DC적으로도 과도적으로도 안정된 중간전위를 공급할 수 있는 반도체 집적회로가 얻어진다.
또한, DRAM에서의 셀기판전위 밸생회로나 비트선 프리챠지전위 발생회로에 적용한다면, 셀기판전위나 비트선 프리챠지전위의 변동에 의해 생기는 DRAM의 모든 문제를 해소할 수 있다.

Claims (29)

  1. 기준전위를 발생시키기 위한 기준전위 발생회로와 : 게이트가 상기 기준전위 발생회로의 출력단에 접속되고, 제1단이 출력노드에 접속된 제1도전형의 제1MOS트랜지스터; 제1전위공급원과 상기 제1MOS트랜지스터의 제2단 사이에 설치된 제1부하; 상기 제1MOS트랜지스터와 상기 제1부하 사이의 접속점의 논리상태를 전송하기 위한 전송회로 및; 제1단이 상기 제1전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트에 상기 전송회로로부터의 출력이 인가되는 제2도전형의 제2MOS트랜지스터를 구비하여 구성되고; 상기 출력노드가 상기 제1전위공급원의 전위를 기초로 중간전위를 출력하고, 상기 전송회로는 상기 제1MOS트랜지스터와 상기 제1부하 사이의 접속점에 접속된 입력단을 갖춘 제1인버터회로와, 이 제1인버터회로의 출력단에 접속된 입력단과 상기 제2MOS트랜지스터의 상기 게이트에 접속된 출력단을 갖춘 제2인버터회로를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 기준전위 발생회로는 기준전위를 발생시키기 위해 상기 제1전위공급원의 전위와 인가된 소정의 전위 사이의 전위차를 분압하는 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서, 상기 기준전위 발생회로는 게이트 및 제1단이 공통접속되고, 제2단에 소정의 전위가 인가되는 제1도전형의 제3MOS트랜지스터와, 이 제3MOS트랜지스터의 상기 게이트 및 제1단 사이의 접속점과 상기 제1전위공급원 사이에 설치된 제2부하를 구비하고, 상기 제3MOS트랜지스터와 상기 제2부하 사이의 접속점으로부터 기준전위를 출력하는 것을 특징으로 하는 반도체 집적회로.
  4. 제3항에 있어서, 상기 제2부하는 제1단이 상기 제1전위공급원에 접속되고, 제2단이 상기 제3MOS트랜지스터의 상기 제1단 및 게이트에 접속되며, 게이트가 제2전위공급원에 접속된 제2도전형의 제4MOS트랜지스터로 이루어진 것을 특징으로 하는 반도체 집적회로.
  5. 제1항에 있어서, 상기 제1부하는 제1단이 상기 제1전위공급원에 접속되고, 제2단이 상기 제1MOS트랜지스터의 상기 제2단에 접속되며, 게이트가 제2전원공급원에 접속된 제2도전형의 제3MOS트랜지스터를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
  6. 제1항에 있어서, 상기 제1부하는 제1단이 상기 제1전위공급원에 접속되고, 제2단이 상기 제1MOS트랜지스터의 상기 제2단에 접속된 저항으로 이루어진 것을 특징으로 하는 반도체 집적회로.
  7. 제1항에 있어서, 상기 제1부하는 제1단 및 게이트가 상기 제1전위공급원에 접속되고, 제2단이 상기 제1MOS트랜지스터의 상기 제2단에 접속된 제1도전형의 제3MOS트랜지스터로 이루어진 것을 특징으로 하는 반도체 집적회로.
  8. 제1항에 있어서, 상기 제1부하는 제1단이 상기 제1전위공급원에 접속되고, 제2단 및 게이트가 상기 제1MOS트랜지스터의 상기 제2단에 접속된 제2도전형의 제3MOS트랜지스터로 이루어진 것을 특징으로 하는 반도체 집적회로.
  9. 제1항에 있어서, 제1단이 상기 제1전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트가 상기 기준전위 발생회로의 출력단에 접속된 제1도전형의 제3MOS트랜지스터를 더 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  10. 제1항에 있어서, 상기 제1도전형이 N채널형, 상기 제2도전형이 P채널형, 상기 제1전위공급원이 전원, 상기 제2전위공급원이 접지전위이고, 상기 출력노드의 전위가 상기 인가된 소정의 전위와 실질적으로 같을 때에는 상기 제2MOS트랜지스터가 불활성상태로 설정되며, 상기 출력노드의 전위가 상기 인가된 소정의 전위보다 낮을 때에 상기 제2MOS트랜지스터가 상기 전송회로의 출력이 반전하기까지 활성화되어 상기 출력노드를 충전하는 것을 특징으로 하는 반도체 집적회로.
  11. 제1항에 있어서, 상기 제1도전형이 P채널형, 상기 제2도전형이 N채널형, 상기 제1전위공급원이 접지전위, 상기 제2전위공급원이 전원이고, 상기 출력노드의 전위가 상기 인가된 소정의 전위와 실질적으로 같을 때에는 상기 제2MOS트랜지스터는 불활성상태로 되며, 상기 출력노드의 전위가 상기 인가된 소정의 전위보다 높을 때 상기 제2MOS트랜지스터가 상기 전송회로의 출력이 반전하기까지 활성화되어 상기 출력노드를 방전하는 것을 특징으로 하는 반도체 집적회로.
  12. 제1기준전위를 발생시키기 위한 제1기준전위 발생회로와 : 게이트가 상기 제1기준전위 발생회로의 출력단에 접속되고, 제1단이 출력노드에 접속된 제1도전형의 제1MOS트랜지스터; 제1전위공급원과 상기 제1MOS트랜지스터의 제2단 사이에 설치된 제1부하; 상기 제1MOS트랜지스터와 상기 부하 사이의 접속점의 논리상태를 전송하기 위한 제1전송회로; 제1단이 상기 제1전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트에 상기 제1전송회로의 출력이 공급되는 제2도전형의 제2MOS트랜지스터; 제2기준전위를 발생시키기 위한 제2기준전위 발생회로; 게이트가 상기 제2기준전위 발생회로의 출력단에 접속되고, 제1단이 상기 출력노드에 접속된 제2도형의 제3MOS트랜지스터; 제2전위공급원과 상기 제3MOS트랜지스터의 제2단 사이에 설치된 제2부하; 상기 제3MOS트랜지스터와 상기 제2부하 사이의 접속점의 논리상태를 전송하기 위한 제2전송회로 및; 제1단이 상기 제2전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트에 상기 제2전송회로의 출력이 공급되는 제1도전형의 제4MOS트랜지스터를 구비하여 구성되고; 상기 출력노드가 상기 제1전위공급원의 전위와 상기 제2전위공급원의 전위 사이의 중간전위를 출력하고, 상기 제1전송회로는 입력단이 상기 제1MOS트랜지스터와 상기 제1부하 사이의 접속점에 접속된 제1인버터회로와, 입력단이 상기 제1인버터회로의 출력단에 접속되고, 출력단이 상기 제2MOS트랜지스터의 상기 게이트에 접속된 제2인버터회로를 구비하고, 상기 제2전송회로는 입력단이 상기 제3MOS트랜지스터와 상기 제2부하 사이의 상기 접속점에 접속된 제3인버터회로와, 입력단이 상기 제3인버터회로의 출력단에 접속되고, 출력단이 상기 제4MOS트랜지스터의 상기 게이트에 접속된 제4인버터회로를 구비하는 것을 특징으로 하는 반도체 집적회로.
  13. 제12항에 있어서, 상기 제1 및 제2기준전위 발생회로는 상기 제1전위공급원의 전위와 상기 제2전위공급원의 전위 사이의 전위차를 분압하여 상기 제1 및 제2기준전위를 발생시키고, 상기 제1기준전위는 상기 제2기준전위보다도 높은 것을 특징으로 하는 반도체 집적회로.
  14. 제12항에 있어서, 상기 제1기준전위 발생회로는 게이트 및 제1단이 공통 접속된 제1도전형의 제5MOS트랜지스터와, 상기 제5MOS트랜지스터의 게이트 및 드레인 사이의 접속점과 상기 제1전위공급원의 사이에 설치된 제3부하로 이루어지고, 상기 제2기준전위 발생회로는 게이트 및 제1단이 공통접속되고, 제2단이 상기 제5MOS트랜지스터의 제2단에 접속된 제2도전형의 제6MOS트랜지스터와, 상기 제6MOS트랜지스터의 게이트 및 제1단 사이의 접속점과 상기 제2전위공급원 사이에 설치된 제4부하로 이루어지고, 상기 제5MOS트랜지스터와 상기 제3부하 사이의 접속점으로부터 제1기준전위를 출력하고, 상기 제6MOS트랜지스터와 상기 제4부하 사이의 접속점으로부터 제2기준전위를 출력하도록 된 것을 특징으로 하는 반도체 집적회로.
  15. 제14항에 있어서, 상기 제3부하는 제1단이 상기 제1전위공급원에 접속되고, 제2단이 상기 제5MOS트랜지스터의 상기 제1단 및 게이트에 접속되며, 게이트가 상기 제2전위공급원에 접속된 제2도전형의 제7MOS트랜지스터로 이루어지고, 상기 제4부하는 제1단이 상기 제2전위공급원에 접속되고, 제2단이 상기 제6MOS트랜지스터의 상기 제1단 및 게이트에 접속되며, 게이트가 상기 제1전위공급원에 접속된 제1도전형의 제8MOS트랜지스터를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  16. 제12항에 있어서, 상기 제1부하는 제1단이 상기 제1전위공급원에 접속되고, 제2단이 상기 제1MOS트랜지스터의 상기 제2단에 접속되며, 게이트가 상기 제2전위공급원에 접속된 제2도전형의 제5MOS트랜지스터로 이루어지고, 상기 제2부하는 제1단이 상기 제2전위공급원에 접속되고, 제2단이 상기 제3MOS트랜지스터의 상기 제2단에 접속되며, 게이트가 상기 제1전위공급원에 접속된 제1도전형의 제6MOS트랜지스터로 이루어진 것을 특징으로 하는 반도체 집적회로.
  17. 제12항에 있어서, 상기 제1부하는 제1단이 상기 제1전위공급원에 접속되고, 제2단이 상기 제1MOS트랜지스터의 상기 제2단에 접속된 제1저항으로 이루어지고, 상기 제2부하는 제1단이 상기 제2전위공급원에 접속되고, 제2단이 상기 제3MOS트랜지스터의 상기 제2단에 접속된 제2저항으로 이루어진 것을 특징으로 하는 반도체 집적회로.
  18. 제12항에 있어서, 상기 제1부하는 제1단 및 게이트가 상기 제1전위공급원에 접속되고, 제2단이 상기 제1MOS트랜지스터의 제2단에 접속된 제1도전형의 제5MOS트랜지스터로 이루어지고, 상기 제2부하는 제1단 및 게이트가 상기 제2전위공급원에 접속되고, 제2단이 상기 제3MOS트랜지스터의 상기 제2단에 접속된 제2도전형의 제6MOS트랜지스터로 이루어진 것을 특징으로 하는 반도체 집적회로.
  19. 제12항에 있어서, 상기 제1부하는 제1단이 상기 제1전위공급원에 접속되고, 제2단 및 게이트가 상기 제1MOS트랜지스터의 상기 제2단에 접속된 제2도전형의 제5MOS트랜지스터로 이루어지고, 상기 제2부하는 제1단이 상기 제2전위공급원에 접속되고, 제2단 및 게이트가 상기 제3MOS트랜지스터의 상기 제2단에 접속된 제1도전형의 제6MOS트랜지스터로 이루어진 것을 특징으로 하는 반도체 집적회로.
  20. 제12항에 있어서, 제1단이 상기 제1전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트가 상기 제1기준전위 발생회로의 출력단에 접속된 제1도전형의 제5MOS트랜지스터와, 제1단이 상기 제2전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트가 상기 제2기준전위 발생회로의 출력단에 접속된 제2도전형의 제6MOS트랜지스터를 더 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  21. 제12항에 있어서, 상기 제1도전형이 N채널형, 상기 제2도전형이 P채널형, 상기 제1전위공급원이 전원, 상기 제2전위공급원이 접지전위이고, 상기 출력노드의 전위가 상기 제1기준전위 발생회로로부터 출력되는 제1기준전위 보다 높을 때에는 상기 제2MOS트랜지스터는 불활성상태로 되고, 상기 출력노드의 전위가 상기 제1기준전위 발생회로로부터 출력되는 상기 제1기준전위보다 낮을 때에 상기 제2MOS트랜지스터가 상기 제1전송회로의 출력이 반전하기까지 활성화되어 상기 출력노드를 충전하고, 상기 출력노드의 전위가 상기 제2기준전위 발생회로로부터 출력되는 제2기준전위보다 낮을 때에는 상기 제4MOS트랜지스터가 불활성상태로 설정되고, 상기 출력노드의 전위가 상기 제2기준전위 발생회로로부터 출력되는 제2기준전위 보다 높을 때에 상기 제4MOS트랜지스터가 상기 제2전송회로의 출력이 반전하기까지 활성화되어 상기 출력노드를 방전하는 것을 특징으로 하는 반도체 집적회로.
  22. 제1기준전위를 발생시키기 위한 제1기준전위 발생회로와; 게이트가 상기 제1기준전위 발생회로의 출력단에 접속되고, 제1단이 출력노드에 접속된 제1도전형의 제1MOS트랜지스터; 제1전위공급원과 상기 제1MOS트랜지스터의 제2단 사이에 설치된 제1부하; 상기 제1MOS트랜지스터와 상기 부하 사이의 접속점의 논리상태를 전송하기 위한 제1전송회로; 제1단이 상기 제1전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트에 상기 제1전송회로의 출력이 공급되는 제2도전형의 제2MOS트랜지스터; 제2기준전위를 발생시키기 위한 제2기준전위 발생회로; 게이트가 상기 제2기준전위 발생회로의 출력단에 접속되고, 제1단이 상기 출력노드에 접속된 제2도전형의 제3MOS트랜지스터; 제2전위공급원과 상기 제3MOS트랜지스터의 제2단 사이에 설치된 제2부하; 상기 제3MOS트랜지스터와 상기 제2부하 사이의 접속점의 논리상태를 전송하기 위한 제2전송회로 및; 제1단이 상기 제2전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트에 상기 제2전송회로의 출력이 공급되는 제1도전형의 제4MOS트랜지스터를 구비하여 구성되고; 상기 출력노드가 상기 제1전위공급원의 전위와 상기 제2전위공급원의 전위 사이의 중간전위를 출력하고, 상기 제1전송회로는 입력단이 상기 제1MOS트랜지스터와 상기 제1부하 사이의 상기 접속점에 접속된 제1인버터회로와, 제1입력단이 상기 제1인버터회로의 출력단에 접속됨과 더불어 출력단이 상기 제2MOS트랜지스터의 상기 게이트에 접속된 NAND회로로 이루어지고, 상기 제2전송회로는 입력단이 상기 제3MOS트랜지스터와 상기 제2부하 사이의 상기 접속점에 접속됨과 더불어 출력단이 상기 NAND회로의 제2입력단에 접속된 제2인버터회로와, 제1입력단이 상기 제2인버터회로의 상기 출력단에 접속되고, 제2입력단이 상기 제1인버터회로의 상기 출력단에 접속되며, 출력단이 상기 제4MOS트랜지스터의 상기 게이트에 접속된 NOR회로로 이루어진 것을 특징으로 하는 반도체 집적회로.
  23. 제1기준전위를 발생시키기 위한 제1기준전위 발생회로와; 게이트가 상기 제1기준전위 발생회로의 출력단에 접속되고, 제1단이 출력노드에 접속된 제1도전형의 제1MOS트랜지스터; 제1전위공급원과 상기 제1MOS트랜지스터의 제2단 사이에 설치된 제1부하; 상기 제1MOS트랜지스터와 상기 부하 사이의 접속점의 논리상태를 전송하기 위한 제1전송회로; 제1단이 상기 제1전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트에 상기 제1전송회로의 출력이 공급되는 제2도전형의 제2MOS트랜지스터; 제2기준전위를 발생시키기 위한 제2기준전위 발생회로; 게이트가 상기 제2기전위 발생회로의 출력단에 접속되고, 제1단이 상기 출력노드에 접속된 제2도전형의 제3MOS트랜지스터; 제2전위공급원과 상기 제3MOS트랜지스터의 제2단 사이에 설치된 제2부하 : 상기 제3MOS트랜지스터와 상기 제2부하 사이의 접속점의 논리상태를 전송하기 위한 제2전송회로 및; 제1단이 상기 제2전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트가 상기 제2전송회로의 출력이 공급되는 제1도전형의 제4MOS트랜지스터를 구비하여 구성되고; 상기 출력노드가 상기 제1전위공급원의 전위와 상기 제2전위공급원의 전위 사이의 중간을 출력하고, 상기 제1전송회로는 제1입력단이 상기 제1MOS트랜지스터와 상기 제1부하사이의 상기 접속점에 접속되는 NOR회로와, 제1입력단이 상기 NOR회로의 출력단에 접속되고, 출력단이 상기 제2MOS트랜지스터의 상기 게이트에 접속된 제1인버터회로를 구비하여 이루어지고, 상기 제2전송회로는 제1입력단이 상기 제3MOS트랜지스터와 상기 제2부하 사이의 상기 접속점에 접속되고, 제2입력단이 상기 제1인버터회로의 상기 출력단에 접속된 NAND회로와, 입력단이 상기 NAND회로의 상기 출력단에 접속되고, 출력단이 상기 제4MOS트랜지스터의 게이트와 상기 NOR회로의 제2입력단에 접속된 제2인버터회로로 이루어진 것을 특징으로 하는 반도체 집적회로.
  24. 다이나믹 메모리와; 상기 다이나믹 메모리의 셀플레이트에 인가되어지는 전위를 발생시키기 위한 셀플레이트전위 발생회로를 구비하여 구성되고; 상기 다이나믹 메모리가, 제1단이 비트선에 접속되고, 게이트가 워드선에 접속된 셀트랜지스터와; 제1전극이 상기 셀트랜지스터의 제2단에 접속된 캐패시터를 포함하고; 상기 셀플레이트전위 발생회로가, 기준전위를 발생시키기 위한 기준전위 발생회로와; 게이트가 상기 기준전위 발생회로의 출력단에 접속되고, 제1단이 출력노드에 접속된 제1도전형의 제1MOS트랜지스터; 제1전위공급원과 상기 제1MOS트랜지스터의 제2단 사이에 설치된 제1부하; 상기 제1MOS트랜지스터와 상기 제1부하 사이의 접속점의 논리상태를 전송하기 위한 전송회로 및; 제1단이 상기 제1전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트에 상기 전송회로로부터의 출력이 인가되는 제2도전형의 제2MOS트랜지스터를 포함하고; 상기 셀플레이트전위 발생회로의 상기 출력노드가 상기 제1전위공급원의 전위를 기초로 중간전위를 인가하기 위해 상기 캐패시터의 제2전극에 접속되고, 상기 전송회로는 상기 제1MOS트랜지스터와 상기 제1부하 사이의 접속점에 접속된 입력단을 갖춘 제1인버터회로와, 이 제1인버터회로의 출력단에 접속된 입력단과 상기 제2MOS트랜지스터의 상기 게이트에 접속된 출력단을 갖춘 제2인버터회로를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  25. 다이나믹 메모리와; 상기 다이나믹 메모리의 셀플레이트에 인가되어지는 전위를 발생시키기 위한 셀플레이트전위 발생회로를 구비하여 구성되고; 상기 다이나믹 메모리가, 제1단이 비트선에 접속되고, 게이트가 워드선에 접속된 셀트랜지스터와; 제1전극이 상기 셀트랜지스터의 제2단에 접속된 캐패시터를 포함하고; 상기 셀플레이트전위 발생회로가, 제1기준전위를 발생시키기 위한 제1기준전위 발생회로와; 게이트가 상기 제1기준전위 발생회로의 출력단에 접속되고, 제1단이 출력노드에 접속된 제1도전형의 제1MOS트랜지스터; 제1전위공급원과 상기 제1MOS트랜지스터의 제2단 사이에 설치된 제1부하; 상기 제1MOS트랜지스터와 상기 부하 사이의 접속점의 논리상태를 전송하기 위한 제1전송회로; 제1단이 상기 제1전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트에 상기 제1전송회로의 출력이 공급되는 제2도전형의 제2MOS트랜지스터; 제2기준전위를 발생시키기 위한 제2기준전위 발생회로; 게이트가 상기 제2기준전위 발생회로의 출력단에 접속되고, 제1단이 상기 출력노드에 접속된 제2도전형의 제3MOS트랜지스터; 제2전위공급원과 상기 제3MOS트랜지스터의 제2단 사이에 설치된 제2부하; 상기 제3MOS트랜지스터와 상기 제2부하 사이의 접속점의 논리상태를 전송하기 위한 제2전송회로 및; 제1단이 상기 제2전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트에 상기 제2전송회로의 출력이 공급되는 제1도전형의 제4MOS트랜지스터를 포함하고; 상기 셀플레이트전위 발생회로의 상기 출력노드가 상기 제1전위공급원의 전위와 상기 제2전위공급원의 전위 사이의 중간전위를 인가하기 위해 상기 캐패시터의 상기 제2전극에 접속되고, 상기 제1전송회로는 입력단이 상기 제1MOS트랜지스터와 상기 제1부하 사이의 상기 접속점에 접속된 제1인버터회로와, 입력단이 상기 제1인버터회로의 출력단에 접속되고, 출력단이 상기 제2MOS트랜지스터의 상기 게이트에 접속된 제2인버터회로로 이루어지고, 상기 제2전송회로는 입력단이 상기 제3MOS트랜지스터와 상기 제2부하 사이의 상기 접속점에 접속된 제3인버터회로와, 입력단이 상기 제3인버터회로의 출력단에 접속되고, 출력단이 상기 제4MOS트랜지스터의 상기 게이트에 접속된 제4인버터회로로 이루어진 것을 특징으로 하는 반도체 집적회로.
  26. 다이나믹 메모리와; 상기 다이나믹 메모리에 인가되어지는 비트선 프리챠지전위를 발생시키기 위한 비트선 프리챠지전위 발생회로를 구비하여 구성되고; 상기 다이나믹 메모리가, 비트선쌍과; 워드선; 상기 비트선쌍과 상기 워드선에 결합된 다이나믹 메노리셀; 상기 비트선쌍 사이의 전위차를 증폭하기 위한 감지 증폭기 및; 상기 비트선쌍을 이퀄라이징하기 위한 이퀄라이저회로를 포함하고, 상기 비트선 프리챠지전위 발생회로가, 기준전위를 발생시키기 위한 기준전위 발생회로와; 게이트가 상기 기준전위 발생회로의 출력단에 접속되고, 제1단이 출력노드에 접속된 제1도전형의 제1MOS트랜지스터; 제1전위공급원과 상기 제1MOS트랜지스터의 제2단 사이에 설치된 제1부하; 상기 제1MOS트랜지스터와 상기 제1부하 사이의 접속점의 논리상태를 전송하기 위한 전송회로 및; 제1단이 상기 제1전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트에 상기 전송회로로부터의 출력이 인가되는 제2도전형의 제2MOS트랜지스터를 포함하고; 상기 비트선 프리챠지전위 발생회로의 상기 출력노드가 상기 제1전위공급원의 전위를 기초로 상기 이퀄라이저회로에 중간전위를 인가하기 위해 상기 이퀄라이저회로에 접속되고, 상기 전송회로는 상기 제1MOS트랜지스터와 상기 제1부하 사이의 접속점에 접속된 입력단을 갖춘 제1인버터회로와, 이 제1인버터회로의 출력단에 접속된 입력단과 상기 제2MOS트랜지스터의 상기 게이트에 접속된 출력단을 갖춘 제2인버터회로를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  27. 제26항에 있어서, 상기 이퀄라이저회로는 제1 및 제2단이 상기 비트선쌍의 사이에 접속되고, 게이트에 이퀄라이즈신호가 인가되는 제3MOS트랜지스터와, 제1단이 상기 비트선쌍의 일단에 접속되고, 제2단이 상기 비트선 프리차지전위 발생회로에 접속되며, 게이트에 이퀄라이즈신호가 인가되는 제4MOS트랜지스터 및, 제1단이 상기 비트선쌍의 타단에 접속되고, 제2단이 상기 비트선전위 발생회로에 접속되며, 게이트에 이퀄라이즈신호가 인가되는 제5MOS트랜지스터를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  28. 다이나믹 메모리와; 상기 다이나믹 메모리에 인가되어지는 비트선 프리챠지전위를 발생시키기위한 비트선 프리챠지전위 발생회로를 구비하여 구성되고; 상기 다이나믹 메모리가, 비트선쌍과; 워드선; 상기 비트선쌍과 상기 워드선에 결합된 다이나믹 메모리셀; 상기 비트선쌍 사이의 전위차를 증폭하기 위한 감지증폭기 및; 상기 비트선쌍을 이퀄라이징하기 위한 이퀄라이저회로를 포함하고, 상기 비트선 프리챠지전위 발생회로가, 제1기준전위를 발생시키기 위한 제1기준전위 발생회로와; 게이트가 상기 제1기준전위 발생회로의 출력단에 접속되고, 제1단이 출력노드에 접속된 제1도전형의 제1MOS트랜지스터; 제1전위공급원과 상기 제1MOS트랜지스터의 제2단 사이에 설치된 제1부하; 상기 제1MOS트랜지스터와 상기 부하 사이의 접속점의 논리상태를 전송하기 위한 제1전송회로; 제1단이 상기 제1전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트에 상기 제1전송회로의 출력이 공급되는 제2도전형의 제2MOS트랜지스터; 제2기준전위를 발생시키기 위한 제2기준전위 발생회로; 게이트가 상기 제2기준전위 발생회로의 출력단에 접속되고, 제1단이 상기 출력노드에 접속된 제2도전형의 제3MOS트랜지스터; 제2전위공급원과 상기 제3MOS트랜지스터의 제2단 사이에 설치된 제2부하; 상기 제3MOS트랜지스터와 상기 제2부하 사이의 접속점의 논리상태를 전송하기 위한 제2전송회로 및; 제1단이 상기 제2전위공급원에 접속되고, 제2단이 상기 출력노드에 접속되며, 게이트에 상기 제2전송회로의 출력이 공급되는 제1도전형의 제4MOS트랜지스터를 포함하고; 상기 비트선 프리챠지전위 발생회로의 상기 출력노드가 상기 제1전위공급원의 전위와 상기 제2전위공급원의 전위 사이의 중간전위를 인가하기 위해 상기 이퀄라이저회로에 접속되고, 상기 제1전송회로는 입력단이 상기 제1MOS트랜지스터와 상기 제1부하 사이의 상기 접속점에 접속된 제1인버터회로와, 입력단이 상기 제1인버터회로의 출력단에 접속되고, 출력단이 상기 제2MOS트랜지스터의 상기 게이트에 접속된 제2인버터회로로 이루어지고, 상기 제2전송회로는 입력단이 상기 제3MOS트랜지스터와 상기 제2부하 사이의 상기 접속점에 접속된 제3인버터회로와 입력단이 상기 제3인버터회로의 출력단에 접속되고, 출력단이 상기 제4MOS트랜지스터의 상기 게이트에 접속된 제4인버터회로로 이루어진 것을 특징으로 하는 반도체 집적회로.
  29. 제28항에 있어서, 상기 이퀄라이저회로는 제1 및 제2단이 상기 비트선쌍의 사이에 접속되고, 게이트에 이퀄라이즈신호가 인가되는 제5MOS트랜지스터와, 제1단이 상기 비트선쌍의 일단에 접속되고, 제2단이 상기 비트선 프리차지전위 발생회로에 접속되며, 게이트에 이퀄라이즈신호가 인가되는 제6MOS트랜지스터 및 제1단이 상기 비트선쌍의 타단에 접속되고, 제2단이 상기 비트전위 발생회로에 접속되며, 게이트에 이퀄라이즈신호가 인가되는 제7MOS트랜지스터를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
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